JPS6235180B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、磁気記録に関し、特に２重遷移記録
技術により記録されたデータの回復に使用される
装置に関する。

磁気媒体に２進情報を表示したり記録する為に
多くの技術が開発されて来た。この要因は特に、
データ処理速度が増加するに従つて更に高密度の
磁気記録の必要が増大するので妥当する事であ
る。この様な技術の１つは、一般に位相コード化
方式および２重周波数コード化方式を含む２重遷
移記録と呼ばれる。２重周波数コード化方式にお
いては、クロツクビツトとデータビツトは、情報
ビツトのストリームにおいて交番する。データビ
ツトの存在は第１の２進数を示し、データビツト
がない事は第２の２進数を示すものである。クロ
ツクビツトは通学存在する。位相コード化方式に
おいては、各々の記録された遷移の極性があるデ
ータセルに記憶されたビツトを示し、付加的な遷
移が同種のビツトの対の間に夫々必要となる。ク
ロツクビツトの不存在は、連続するデータビツト
の２進数における変化を示す。

クロツクビツトとデータビツトの読出しを容易
にする為には、各ビツト間の最大限の分離即ち１
期間の半分を得る事が望ましい。期間はその始め
におけるクロツク・セルと、データ・セルとの両
方を含んでいる。然し、この様な高密度の記録シ
ステムにおいては、磁気飽和、機械的ジツタ、お
よびデータの記録および検出のプロセスにおける
電気回路により生じる諸作用の為、記録されたク
ロツクおよびデータビツトにひどいシフトが生じ
る。記録されたビツトのこのシフトは、情報ビツ
トのストリーム中の名目上の位置にあるクロツク
ビツトおよびデータビツトを変位させ、誤つたデ
コーデイング、即ちデータビツト又はクロツクビ
ツトの誤生成又はデータビツトに対する応答の失
敗を生じさせ得る。

２重遷移技術により記録された情報を検出する
為の多くの装置が従来技術にある。この様な従来
技術による一装置は、データを示す信号波形と同
じ周波数で同期した一定のフエーズ基準信号を生
成する為の回路を使用する。このデータ信号およ
び基準信号は合成されて名目的なビツト期間中全
体にわたつて、意味のある遷移をサンプリングす
るための信号を生じる。この様な従来技術による
別の装置は、ランプ・ジエネレータ等を用いて固
定された時間長さを決定することによつて、意味
のある遷移の存在に対するサンプリングの為の固
定された時間長さを確保する方式を用いる。別の
周知の技術では読出しの間周波数追跡フエーズ・
ロツク発振器を用いる。読出されたパルスにより
連続的に同期されて、この俗にライイホイール発
振器と呼ばれる発振器は、瞬間的なタイミング変
動にさらされる読出されたパルス自体の代りに、
タイミング基準として使用される。別の技術が、
ビツトのストリームにおける情報の不在を主に検
出する為の遅延装置をその装置内に含む米国特許
第3652943号に示されている。

従つて、本発明の主な目的は、２種遷移記録技
術により記録された情報ビツトのストリームにお
けるデータビツトをサンプリングする為の、デイ
ジタル技術を用いる改善された装置の提供にあ
る。

本発明の目的は、情報ストリームが第１の周波
数を有する。クロツク・ビツトおよびデータ・ビ
ツトの情報ストリームからデータをサンプリング
する為の装置の提供により満たされる。この様な
装置は、それぞれが、入出力を有し、第１の遅延
要素の出力が第２の遅延要素の入力に接続され、
第１の遅延要素の入力が前述の様なビツトのスト
リームを受取る様に接続される第１と第２の遅延
要素を有する。第１の周波数のＮ倍の周波数を有
するシステム・クロツク・パルスのストリームを
生成する装置と、情報ストリームのクロツク・ビ
ツトとデータ・ビツトをいかなる時でも第１又は
第２の要素のいずれかに通過させる為この様なシ
ステム・クロツク・パルスに応答する別の装置も
含まれている。又、パルスの内の１つが第２の要
素の通過中略々中ほどにある事を示す為の装置
と、これに応答して、ビツトの別の１つが第１の
要素により受取られた位置でサンプリングする為
の別の装置が含まれる。更に、本発明において
は、データ処理システム等において使用する為の
データ内容を与える様にデータ・ビツトとクロツ
ク・ビツトを分離する為の別の装置が設けられ
る。

本発明の前記の目的およびその他の目的は、添
付図面に関して記述される例示的な実施態様にお
いて達成されるものである。

本発明の装置は、一般的に２重遷移記録と呼ば
れる技術により記録された情報のクロツクとデー
タ情報のサンプリングおよび分離を行う為に使用
される。本発明の装置は、特に、一般に２重周波
数記録と呼ばれる２種遷移記録方式の１種と共に
用いるのに適している。２重周波数記録方式にお
いては、クロツク・ビツトとデータ・ビツトはこ
の様なビツトのストリームにおいて交番する。デ
ータ・ビツトの存在は第１の２進数を示し、デー
タ・ビツトの不在は第２の２進数を示す。デー
タ・ビツト又はクロツク・ビツトの存在は、第２
図に関して記述される如く、正又は負の方向への
遷移により表示される。クロツクビツトは、通常
情報ビツトのストリーム中に存在する。

第１図は、サンプルされ回復される典型的なデ
ータのストリームを示す。通常、これにはギヤツ
プが含まれ、ギヤツプに続いてアドレス・マー
ク・フイールドが有り、更にこれにデータ・フイ
ールドが続く。このギヤツプは、以下に記述する
如く、システムに同期を与えるのに十分な長さで
あるが、アドレス・マーク・フイールドおよびデ
ータ・フイールドはどんな長さでも良い。アドレ
ス・マークは、データ・フイールドにおいてデー
タを含む記録を識別する。前に述べた如く、クロ
ツク・ビツトは通常存在し、即ち通常２進数の１
である。例えば、ビツト落ち等の誤り状態がある
時を除いて、このギヤツプとデータ・フイールド
は常に２進数１のクロツク・ビツトを含む。然
し、アドレス・マーク・フイールドにおいては、
２進数零のクロツク・ビツトが、クロツク・ビツ
ト並びにデータ・ビツトの独自のアドレス・コー
ドを設ける為に与えられている。第１図に示され
る如き情報ビツトのストリームの表示波形が一般
的に第２図に示されている。データ・ビツトにつ
いて示されるように、この様なデータ・ビツト
は、正又は負方向への遷移がある時２進数１の状
態であり、又この波形の中央付近に見られる様に
遷移が行われない時２進数零の状態である。クロ
ツク・ビツトも同じパターンに従い、即ち、この
様なクロツクビツトはもし遷移が行われる時は２
進数１であり、この波形の後部に見られる様に遷
移が行われない場合は２進数零である。第２図の
上部の波形に示される如きビツトのストリーム
は、第２図の下部の波形に見られる如く、正又は
負方向への遷移が行われる毎にパルスが生成され
る周知の方法でパルスに変換される。この様なパ
ルスは第３図のロジツクの入力に与えられる。

次に第３図に関して、本発明の装置の詳細な記
述を行う。前述の様な２進情報を記憶する媒体か
らの入力は回線２０で受取られる。回線２０上の
この様な入力は、２つのラツチ用フリツプフロツ
プ２２，２４により受取られる。フリツプフロツ
プ２２は、第３図の水平の点線より上の略々殆ん
どの部分に対して一般的に示されるデータ／クロ
ツク分離回路２６に対して入力を与える。フリツ
プフロツプ２４は、第３図の水平の点線より下方
の右下側に示されるデータ／クロツクサンプリン
グ回路２８に対して入力を与える。サンプリン
グ・ロジツク２８は、一実施態様においては、そ
のフリツプフロツプにより表示されるような、そ
れぞれ８位置即ち８つの長さのタイム・スライス
で示される３つのシフト・レジスタ３０，３２，
３４を含んでいる。シフト・レジスタ３０は、ゲ
ート・ロジツク３６と３８を介してシフト・レジ
スタ３２，３４の入力に接続されている。ゲー
ト・ロジツク３６はANDゲート４０とORゲート
４２を含み、ゲート・ロジツク３８はANDゲー
ト４４，４６およびORゲート４８を含んでい
る。明らかな様に、又以下に更に詳細に説明する
様に、この様なレジスタの予め定められた位置の
データ・ビツト又はクロツク・ビツトの存在が各
種の動作を可能にする。シフト・レジスタ３０，
３２，３４は、一実施態様においては、サンプル
される媒体の名目上の磁束遷移の最も高い周波数
の８倍の速度で使用可能である。クロツク５０
は、以下に述べる如く、これらのレジスタに、ま
たフリツプフロツプ２４をリセツトする目的で
ANDゲート５２に対してPDA信号を与える。

クロツク／データ分離回路２６は、フリツプフ
ロツプ２２からその入力を受取り、クロツク・サ
ンプリング・フリツプフロツプ６０とデータサン
プリング・フリツプフロツプ６２を基本的に含
む。フリツプフロツプ６０はフリツプ・フロツプ
２２の出力にその入力を直接接続され、フリツ
プ・フロツプ６２は、ANDゲート６６，６８お
よびORゲート７０を含むゲート・ロジツク６４
を介してフリツプ・フロツプ２２から出力を受取
る。信号DAT１＋、DAT１−およびCLK１−は
分離回路２８の動作を制御する為に与えられ、信
号DAT１＋およびCLK１＋は２段シフト・レジ
スタ７２，７４のそれぞれの入力に接続されてい
る。出力側に接続されたANDゲート７６と、こ
れらのシフト・レジスタ７２，７４の構成は、記
録されたデータ構成即ち、アドレス・マーク・フ
イールドの始めが４つの１を含むことに基づいて
いる。従つて、組合されたシフト・レジスタ７
２，７４の４つの記憶場所が全て２進数１になる
と、ANDゲート７６を介して可能化信号を与え
てフリツプ・フロツプ７８をセツトし、このフリ
ツプ・フロツプは次に部分的にANDゲート８０
を使用可能状態にしてアドレスおよびデータ情報
を回復させる。レジスタ７２と７４は、そのＴ入
力でA17信号を受取ることにより、その内容を受
取りかつこれをシフトするように接続されてい
る。

ラツチ用フリツプフロツプ２４を介して送信信
号を受取る為のサンプリング・ロジツク２８内の
径路は、第３図に関して論議されるが本発明の説
明を簡単にする為に第４図乃至第７図においても
異なるデータ／クロツクビツトの組合せに対して
示される。クロツクの送信が入力回線２０から受
取られたとすれば、この送信は、その入力におけ
るREAD信号の存在によりフリツプ・フロツプ２
２と２４のトグル入力を介してラツチされ、前記
READ信号は本発明の装置により与えられるデー
タ回復動作の間存在する。クロツク遷移（２進数
１のクロツク・ビツトを示す）は、レジスタ３０
の入力に与えられ、PDA信号に応答してそこを
通過する様シフトされる。レジスタ３０の位置
A1におけるこの様なクロツク遷移又はデータ遷
移の存在によつて、PDA信号によりその他方の
入力が可能化されていたANDゲート５２が完全
に可能化状態となりフリツプ・フロツプ２４をリ
セツトする、その結果別の遷移が入力回線２０で
受取られる迄、レジスタ３０の入力にはこれ以上
の遷移は与えられない。この最初のクロツク遷移
は、隣接するクロツク遷移とデータ遷移との間の
期間により示される周波数である回線２０の入力
遷移の周波数の少くとも８倍にセツトされる
PDA速度でレジスタ３０の各段をシフトされ
る。このクロツク５０の周波数がより低ければ、
前述の様なデータ回復する為のこの様な構成は、
こゝに示した周波数におけるほどは適していな
い。このPDA速度における更に高い周波数の使
用はサンプリングを改善するが、この様なサンプ
リングの精度の面での利益とはならない。

フリツプ・フロツプ２４が前記のクロツク遷移
をレジスタ３０の入力に与えるのと同時に、フリ
ツプ・フロツプ２２は、ロジツク６４の入力とフ
リツプ・フロツプ６０の入力に前記のクロツク遷
移を与える。然し、ロジツク６４もフリツプ・フ
ロツプも、表示されているような信号が出現する
迄前記のクロツク遷移をラツチしない。明らかな
様に、クロツク遷移は、時間A20迄、即ち遷移が
レジスタ３２の位置A20に受取られる迄、フリツ
プ・フロツプ２２でラツチされた状態を維持す
る。

こうして、クロツク遷移は８つのPDAパルス
が与えられた後レジスタ３０の出力にシフトさ
れ、ANDゲート４６の一入力と共にORゲート４
２の一入力に与えられる。フリツプフロツプ６２
がセツトされていず、従つて信号DAT１＋が
ANDゲート４６の他の入力に存在しないものと
すれば、このクロツク遷移は、レジスタ３２によ
り受取られずにORゲート４２を経てシフト・レ
ジスタ３４の第１の位置A9に進行する。クロツ
ク遷移がレジスタ３４の位置A12で受取られる
時、従つてフリツプ・フロツプ２２はORゲート
２３によりリセツトされる。この様に、最初のク
ロツク遷移はフリツプ・フロツプ２２においてラ
ツチされず、従つてこの様なクロツク遷移はデー
タ／クロツク分離ロジツク２６に対して何の作用
も与えない。前記の遷移はレジスタ３４を経て信
号DAT１−が存在する為、ANDゲート４４から
レジスタ３２に進行する。これは、信号CLK＋
１も信号FONE＋も生成されず、即ち２進数１に
ならない為、フリツプ・フロツプ６２がそのＤ入
力で信号を受取らなかつた為である。従つて、
ORゲート４８を経る前記の遷移は、位置A17か
らA24を経て進行し、実際にANDゲート４０が可
能化されなければ、ダンプされる、即ち消滅す
る。

この様に、前述のクロツク遷移は、これ以後の
２つ又は３つの遷移の受信後、その適正な動作を
可能にする為に第３図の装置を初期設定する以外
には、回路に対し何の作用も与えない事が判ろ
う。従つて、第３図の装置は２つ又は３つの遷移
の受信の後自己初期設定を行う事が判るであろ
う。

前記のクロツク遷移がレジスタ３４の位置A9
で受取られると同時に、別の遷移、即ちデータ遷
移がレジスタ３０の位置Ａ１で受信され得る。こ
れは、実際に、アドレス・マーク・フイールド又
はデータ・フイールドが本発明の装置により受取
られた時の典型的な状態であり、この様な動作に
ついては以下に述べる。遷移が生じない、即ち第
１図のギヤツプ・フイールドにおける２番目の位
置で判る様に、データ・ビツトが２進数零である
ものとすると、位置A1における後続の遷移の受
信も可能性がある時前述のシフト・レジスタ３４
の位置A9にある最初のクロツク遷移を除いて、
後続の遷移がシフト・レジスタを進行する事はな
い。入力回線２０で受取られ得る次の可能な遷移
は、レジスタ３２の入力位置A17で最初のクロツ
ク遷移が受信される様な時点であり、この様な目
的に対するゲートの遅延は重要ではない。クロツ
クが２進数１であり従つて遷移がフリツプフロツ
プ２４により受取られるものとすれば、このよう
な第２のクロツク遷移はフリツプ・フロツプ２２
と２４にラツチされる。これは、第１の即ち最初
のクロツク遷移が位置A17で受取られるのと同時
に、レジスタ３０の位置A1で受取られる。もし
サンプリング・フリツプフロツプ６０に記憶され
たクロツク・パルス即ち遷移が存在すれば、これ
は、信号Ａ１７により与えられるトグル動作の
為、２段シフト・レジスタ７４の第１段に与えら
れる事になろう。前記の最初のクロツク遷移がレ
ジスタ３２の位置A18で受信される時、両方のフ
リツプ・フロツプ６０，６２はリセツトされる。
前記の最初のクロツク遷移が位置A20で受信され
た時、ORゲート２３を介してフリツプ・フロツ
プ２２も又リセツトされる。更に、主としてOR
ゲート２３により生じる遅延の為、フリツプ・フ
ロツプ２２をリセツトする信号Ａ２０の前に、フ
リツプ・フロツプ２２に記憶された情報内容は、
信号Ａ２０によるトグル動作によりＤ入力を経て
サンプリング用フリツプ・フロツプ６０に与えら
れる。

この様に、２番目のクロツク遷移がフリツプ・
フロツプ２２に、そのリセツト動作に先立つてラ
ツチされるので、信号Ａ２０がフリツプ・フロツ
プ６０のトグル入力で受取られる時、フリツプ・
フロツプ６０は、信号CLK１＋が２進数１とし
てその出力に存在する様にセツトされる。こうし
て、この時点、即ち最初のクロツク遷移が位置
A20で受取られかつ２番目のクロツク遷移が位置
A4にある時、フリツプ・フロツプ６２と同様に
両方のフリツプ・フロツプ２２，２４はリセツト
されており、フリツプ・フロツプ６０はセツトさ
れてこれにより信号CLK１＋を生じる状態とな
る。

第１図に示されたビツトのストリームによれ
ば、これは、入力回線２０で受取られた次の信号
が実際に２進数零のデータである事を意味する。
従つて、フリツプ・フロツプ２２，２４は同じリ
セツト状態を維持し、２番目のクロツク遷移は、
シフト・レジスタ３４内を進行し、次に可能性の
ある遷移がレジスタ３０の位置A4にある時その
位置A12にある。フリツプ・フロツプ２２がリセ
ツトされる為、フリツプ・フロツプ６２は、時点
A12においてはその状態をリセツト状態から変化
させず、従つて信号DAT１−は２進数１として
依然として存在している。従つて、２番目のクロ
ツク遷移は、レジスタ３２の最初の位置A17で受
信される迄、レジスタ３４中をシフトされ続け
る。この時、信号CLK１＋は、レジスタ７４の
第１段にトグル入力され、従つてその一出力は
ANDゲート７６の１番下の入力に対して２進数
１となる。他の全ての入力は依然として２進数零
である為、ANDゲート７６は可能化されない。
この様に２番目のクロツク遷移が位置A17にある
時位置A9はリセツトされ、位置A18にある時フ
リツプ・フロツプ６０と６２はリセツトされる。
２番目のクロツク遷移が位置A17にある時、３番
目のクロツク遷移が位置A1にあるものとする。
従つて、フリツプ・フロツプ２２と２４はその出
力が２進数１となる様にトグルされ、クロツク遷
移かデータ遷移のいずれかの、２進数１の状態を
有する情報がそこでラツチされた事を示す。従つ
て、２番目のクロツク遷移が位置A20にあり、３
番目のクロツク遷移が位置A4にある時、クロツ
ク・フリツプ・フロツプ６０はトグルされる。明
らかな様に、この信号は、入力段に既に含まれて
いた２進数１の信号を第２段にシフトさせた２段
シフト・レジスタ７４の第１段にシフトされ、そ
の結果レジスタ７４の両端はANDゲート７６の
下部の２入力に対して２進数１の出力を与える。
従つて、明らかな様に、この様なシフト動作は、
３番目のクロツク遷移がレジスタ３２の位置A17
にある時、レジスタ７４内で生じる。前述の如
く、遷移が位置A17に有る時、以下に述べる様に
レジスタ３４における位置A9の内容がリセツト
される事が判るであろう。又明らかな様に、フリ
ツプ・フロツプ６２は、決してサンプリングの為
のクロツク遷移は受取らず、データ遷移のみを受
取る様に接続されている。これは、遷移が位置
A12又はA20にある時、レジスタ３０内の遷移が
位置A12で受信されフリツプフロツプ６２がトグ
ルされてフリツプ・フロツプ２２の内容を記憶す
る前に、与えられた信号がORゲート２３を経て
フリツプ・フロツプ２２をリセツトする様に接続
される為である。この様に遷移が位置A12にある
時フリツプ・フロツプ２２はリセツトされて、ク
ロツク遷移はフリツプフロツプ６２ではサンプル
されない。

この様に、レジスタ７４の両位置が２進数１で
あると、２進数１は、この様な状態がANDゲー
ト７６の下部の２つの入力に維持される様にシフ
トされ続ける。一たんフリツプフロツプ７８がセ
ツトされると装置は初期設定されて使用出来るデ
ータを回復し、レジスタ７４によりANDゲート
７６に与えられる２進数状態はもはや関係ない事
が判るであろう。

長さがどんな数のクロツクパルスでも良いがこ
れ迄に判つた様に僅かに３つのクロツクビツトお
よびデータ・ビツトで良いこのギヤツプ区域に続
いて、アドレス・マーク・フイールドが検出され
る。アドレス・マーク・フイールドは、最初の４
つのビツト、即ち第１と第２のクロツク・ビツト
及びデータ・ビツトが遷移即ち２進数１により表
示される事により認識される。この様な４つの連
続する２進数１に続いて、データ・ビツトの任意
の組合せで良いアドレスが受取られる。次に、第
３図の装置の動作について、特にアドレス・マー
クが受取られた時の動作について更に論議する。
ギヤツプにおける最後のクロツク遷移が位置A17
にある時、アドレス・マークの最初のクロツク遷
移が一般に位置A1にある。ギヤツプにおけるこ
の様な最後のクロツク遷移が位置A20にある時、
フリツプ・フロツプ６０がセツトされる。フリツ
プ・フロツプ６２は、アドレス・マークにおける
最初のクロツク遷移が位置A12であり又アドレ
ス・マークにおける最初のデータ遷移が位置A4
にある時、セツトされる。アドレスマークにおけ
る最初のデータ遷移は、必らずORゲート４２を
介してその位置A9においてレジスタ３４で受信
される。然し、フリツプ・フロツプ６２がこの時
セツトされており、従つて信号DAT１＋が２進
数１である為、ANDゲート４６が完全に可能化
されてORゲート４８を介して、位置A9により受
信されるのと同じ遷移をレジスタ３２の位置A17
に通し、前記レジスタはこれにより位置A9のパ
ルスをリセツトする。従つて、レジスタ３４にお
ける最初のクロツク遷移即ちパルスはレジスタ３
２により受取られないが、その理由は信号DAT
１−が２進数１でなく従つてANDゲート４４が
可能化されない為である。従つて、最初のデータ
遷移が位置A17にある時、両方のフリツプフロツ
プ６０，６２がセツトされている為、レジスタ７
２，７４はその両方の位置において２進数１を受
取らされる。前記の最初のデータ遷移が位置A18
において受取られる時、両方のフリツプフロツプ
６０，６２はリセツトされる。フリツプ・フロツ
プ６０は、最初のデータ遷移が位置A20にあり、
２番目のクロツク遷移が位置A4にある時、再び
セツトされる。これに続いて、２番目のクロツク
遷移が位置A12にあり、２番目のデータ遷移が位
置A4にある時、フリツプフロツプ６２が再びセ
ツトされる。フリツプフロツプ６２がセツトされ
ると、２番目のデータ遷移に対して前記の動作が
反復される。即ち、レジスタ３２により２番目の
データ遷移が受信され、位置A9におけるこの遷
移即ちパルスがリセツトされ、従つてこの２番目
のデータ遷移が位置A17にある時、２番目のクロ
ツク遷移はANDゲート４４によりレジスタ３２
での受信を禁止され、この時レジスタ７２と７４
は再びシフトされてその各入力は２進数１の状態
を含む事が判る。この時、ANDゲート７６は完
全に可能化され、これによりフリツプフロツプ７
８をセツトして、レジスタ７２の第２段から回路
８３上で受取るどんなデータでもANDゲート８
０を通すように、２進数１の状態の信号FONE＋
を生成する。フリツプフロツプ７８はセツトされ
た後、ANDゲート７６により受取られた信号の
２進数の状態と無関係にその状態を維持する。従
つて、どんな状態、例えば信号CLK１＋が入力
されても関係ない。フリツプフロツプ７８は、例
えば、誤り状態に応答してリセツト出来る事が判
る。

一たんフリツプフロツプ７８がセツトされる
と、もし信号CLK１−が２進数１即ちフリツプ
フロツプ６０がリセツト状態にあれば、ANDゲ
ート４０が可能化され、レジスタ３２の位置A24
の出力を受取ることができる。アドレス・マーク
においては、一たん４つの２進数１の信号が最初
の一対のクロツクおよびデータ遷移についてサン
プルされると、次の表示は、クロツク零、即ちア
ドレス・マーク・フイールドにのみ挿入されるか
誤り状態下であるクロツク遷移の不在である。こ
のクロツク零は、少くともクロツク零ビツトに関
しては、ハードウエア・ロジツクのみが書込む事
の出来るシステムにおいて、コンピユータ・プロ
グラムによつては変更不可能な独特のパターンを
クロツク・ビツトおよびデータビツトに与える為
に、アドレス・マークにおかれる。

第３図の装置の動作の記述を続けると、第２の
データ遷移は、クロツク遷移の欠除即ちクロツ
ク・ビツトが２進数零に等しい事が位置A4で示
される時、位置A20で受取られる。これに続い
て、フリツプフロツプ６０は２番目のデータ遷移
が位置A18にある時リセツトされ、クロツク遷移
が受取られない為リセツトの状態を維持している
ので、２番目のデータ遷移は位置A24の出力から
ANDゲート４０とORゲート４２を経て位置A9に
より受信される。こうして、２番目のデータ遷移
が位置A9にある時、３番目のデータ遷移は位置
A1に有り、この遷移はこの場合、例えば第１図
においては２進数１である。２番目のデータ遷移
が位置A12で、又３番目のデータ遷移が位置A4
にある時、フリツプフロツプ６２がセツトされ
る。２番目のデータ遷移が位置A17で受取られる
時、レジスタ７２は、データ出力を回線８１に与
える様トグル即ちシフトされる。更に、この時、
レジスタ３４の位置A9がリセツトされ、従つて
２番目のデータ遷移は位置A17にあり、３番目の
データ遷移は位置A9から除去即ちリセツトされ
る。又、アドレス・マーク・フイールドにおける
２進数零である２番目のクロツク・ビツトが位置
A1に表示され、言い換えれば位置A1には遷移は
表示されない。２番目のデータ遷移は再び位置
A9に戻り、位置A12で受取られた時、アドレ
ス・マークの４番目データ遷移が位置A4にあ
る。フリツプフロツプ６２はこの時セツトされ、
２番目のデータ遷移が位置A17ある時、再びレジ
スタ７２のシフト即ちトグル動作が生じ、これに
よりデータ出力を回線８１に与える。２番目のデ
ータ遷移が位置A20で受取られた時、クロツク遷
移が位置A4にあるものとすると、フリツプフロ
ツプ６０がセツトされ、前記のクロツク遷移が位
置A12にある時次のデータ遷移が位置A4にある
ものとすれば、フリツプフロツプ６２がセツトさ
れる。この様なデータ遷移が位置A17にある時、
両方のレジスタ７２と７４はシフトされ、これに
よりレジスタ７２を介して回線８１にデータ出力
を与える。前述の動作は、データ・ビツトが２進
数１であるか２進数零であるかに従つて続行さ
れ、この表示は回線８１のデータ出力で受取られ
る。クロツク・ビツトが２進数１であるか２進数
零であるかによつて、ANDゲート４０を経て位
置A24の出力から与えられるループに関する動作
が与えられ、即ちクロツク・ビツトが２進数１で
ある場合、レジスタ３２又はレジスタ３４はデー
タ・サンプリング・フリツプフロツプ６２の状態
によつて使用される。即ち、フリツプフロツプ６
２の状態に従つて、ANDゲート４４又は４６の
いずれかが可能化される。もしANDゲート４６
が可能化されると、レジスタ３２が用いられ、遷
移は常にレジスタ３４の位置A9により受取られ
るが、レジスタ３２の位置A17でも受取られるの
で位置A9の遷移はリセツト即ちクリヤされる。

次に第４図乃至第７図においては、あるデータ
のシーケンス条件の下での遷移の流れが、第３図
の装置の略図に示されている。フリツプフロツプ
のセツテイングおよび可能化、およびゲートの可
能化状態に関する詳細な内容については、前の説
明を参照され度い。第４図においては、クロツク
遷移（クロツク１）が後続するデータ遷移（デー
タ１）によりとられる経路を示し、これはフリツ
プフロツプ２４からゲート・ロジツク３８を経由
し次いでレジスタ３２を経て流れ、レジスタ３２
からダンプされてこれ以上の作用を行わない様に
示される。又第４図は、第２の事例として、もし
フリツプフロツプ７８がセツトされなかつたなら
ば、クロツク零（クロツク遷移の欠除）が後続す
るデータ１の経路を示す。よつて、第４図の経路
は、サンプリング・フリツプフロツプ６２により
データ１が検出され、従つて信号DAT＋をして
ANDゲート４６を可能化する２進数１にさせる
為、第１の例に従う。前述の第一の例に対しては
データ１はレジスタ３２から落失し、レジスタ３
４で受取られないが、これは続くビツトが２進数
１であり、従つて、クロツク・サンプリング・フ
リツプフロツプ６０がデータ１が位置A20にあつ
た時セツトされた事実の為、信号CLK１−が２
進数零であるからである。前述の第２例に関して
は、第４図の同じ経路が続くが、これは信号
DAT1＋が２進数１でありフリツプフロツプ７８
がセツトされなかつた為である。これにより、
ANDゲート４０は不可能化される。

第５図において、これは、クロツク１にデータ
１が続く時のデータ経路を示す。データ１と同
様、クロツク１は常に他の信号条件の如何に関わ
らずレジスタ３４の位置A9により受取られる
が、もし同時に位置A17でも受取られる場合には
位置A9でリセツトされる事を最初に留意すべき
である。然し、フリツプフロツプ６２が時点A18
でリセツトされる為信号DAT１＋は２進数零で
ある。従つて、クロツク１は、レジスタ３４内を
シフトされて、このクロツク１の後にデータ１が
続く場合はシフトアウトする。もしこのクロツク
１の後に第６図のフローに示す如くデータ零が続
く場合、フリツプフロツプ６２がこのデータ零で
セツトされない為、信号DAT１−は２進数１と
なり、ANDゲート４４は、位置A16からこのクロ
ツク１を受取る様可能化され、レジスタ３２の位
置A17に転送される。前記のクロツク１は次いで
レジスタ３２からシフトアウトされる。クロツク
１の後にデータ１が続く第５図に示される場合に
は、位置A16からA17への経路の後には実際には
データ１がフリツプフロツプ６２をセツトさせた
為に前記のクロツク１は続かない。

第７図においては、フリツプフロツプ７８がセ
ツトされ、データ１の後にクロツク１が続く時の
データ１のフローを示す。位置A24から位置A9
に設けられた帰還経路が与えられるが、これは、
フリツプフロツプ７８がセツトされFONE＋信号
が２進数１となり、サンプルされたクロツク零が
フリツプフロツプ６０をしてセツトさせずこれに
より信号CLK1−を２進数１にさせる為である。
これによりANDゲート４０を完全に可能化し
て、その結果このデータ１は位置A24からレジス
タ３４の位置A9の入力に受取られる。この様
に、第６図および第７図により示される如く、レ
ジスタ３４の出力からレジスタ３２の入力への経
路は、クロツク１の後にデータ１が続く時適当な
タイミング信号が与えられる様に設けられる。こ
れによつて、フリツプフロツプ６０を介してクロ
ツク遷移のサンプリングを行う事が出来る様に遷
移が位置A20において受信可能になる。もしこの
経路が設けられなければ、データ遷移が行われな
かつた、即ちこれがデータ零であつた為、この様
なデータ零は位置A20において遷移即ちパルスと
して存在せず、従つてレジスタ３０の位置A4に
存在するべき次に生じ得るクロツク遷移はサンプ
ルされ得なかつた。レジスタ３２の出力からレジ
スタ３４の入力に設けた経路に関して、その機能
は、クロツク１が後続しないデータ１を位置A12
で受信可能にする事によりクロツク零が、この様
なデータ１の後に続くと云う事を補償し、これに
よりフリツプフロツプ６２を介して次のデータ１
のサンプリングを可能にする事である。さもなけ
れば、クロツク零により示される如きクロツク１
の欠除は、次のデータ遷移をサンプルする為の遷
移を位置A12に惹起させない事になる。

明らかな様に、本発明の装置は、データ遷移又
はその欠除のサンプリング、クロツク遷移又はそ
の欠除のサンプリング、およびこの様なクロツク
およびデータ遷移の分離が可能である。この様な
クロツクおよびデータ情報の分離はロジツク２６
により行われ、そのサンプリングはロジツク２８
により行われる。本発明を更に説明すれば、この
様なデータ遷移又はクロツク遷移が理想的条件下
におけるよりも早いか遅いかに拘わらず、サンプ
リングができる事が判るであろう。例えば、デー
タ遷移のサンプリングに関して、理想的条件では
クロツク遷移即ちクロツク１が位置A12にある
時、データ遷移は位置A4にある。フリツプフロ
ツプ２２は、前記の遷移がレジスタ３０の全ての
位置A1からA8を通過する全時間中、位置A4にお
ける前記の遷移によりセツトされた状態を維持す
る。フリツプフロツプ２２は、遷移が位置A12又
は位置A20で受取られた後のゲート遅延迄、リセ
ツトされない。従つて、理想的状況下で位置A4
にある時、前記のデータ遷移は、レジスタ３４の
位置A12からの信号によりトグルされたフリツプ
フロツプ６２でサンプルされる。もしこのデータ
遷移が遅い場合、即ちクロツク遷移が位置A12に
存在し、かつ例えばデータ遷移が丁度フリツプフ
ロツプ２２をセツトした許りか、あるいは例え
ば、このデータ遷移を位置A1で受取つた許りで
ある時、レジスタ３０の巾の半分丈遅れたとして
も、データ遷移はサンプルされる。もしこのデー
タ遷移が早い場合、即ちもしデータ遷移が例えば
これに先行するクロツク遷移が位置A12にある
時、レジスタ３０の位置A8に存在していたとし
ても、このデータ遷移はそれにも拘わらずサンプ
ルされる。前に示した如く、レジスタ３０の巾
は、連続するクロツクおよびデータ遷移の間の時
間と等しい。換言すれば、これは、レジスタ３０
により与えられるウインドーに関するこの様なタ
イミングが、２つの連続するデータ遷移の間の時
間に等しいデータ・セルの大きさの半分に等しい
と云う事である。この様に、本システムの許容限
界は、全データ・セルの巾の25％である事が判
る。

本発明は特定の実施態様に関して記述したが、
この実施態様は、例えば各種のロジツク要素やタ
イミング構成を変更する事により、本発明の範囲
から逸脱する事なく変更可能である。例えば、各
レジスタ３０，３２，３４における８つの段の増
減も本発明の範囲から逸脱する事なく可能であ
る。更に、明らかな様に、レジスタ３４は、さも
なければレジスタ３４に設けられる筈のレジスタ
３２における機能を提供する為単に十分なゲート
作用ロジツクを使用することにより、省く事が出
来る。この事は、例えば、第４図乃至第７図に関
して、実際にレジスタ３２又は３４のみがある特
定の時間に使用される必要がある事が判つている
為可能である。例えば、第４図においてはデータ
１遷移は常にレジスタ３２を通る様示されてお
り、第５図においてはクロツク１はレジスタ３４
を通る様示されている。この事は又、クロツク又
はデータ零を補償する為更に別のフローを示す第
６図および第７図のフローについても妥当する。
この様に、本発明に関して示される実施態様につ
いて他の変更もその範囲から逸脱する事なく可能
である事が判る。

【図面の簡単な説明】

第１図は本発明の装置により回復されるべきデ
ータ・ビツトとクロツク・ビツトの典型的なスト
リームを示す図、第２図は回復されるべきストリ
ームの代表的波形を示す図、第３図は本発明の装
置の論理図、および第４図乃至第７図はビツトの
ストリームにおける種々のビツトの組合せに応答
して本発明の装置の各種の要素を経るクロツク・
ビツト又はデータ・ビツトの流れを示す図であ
る。 ２０……回線、２２，２４……フリツプ・フロ
ツプ、２６……データ／クロツク分離回路、２８
……データ／クロツク・サンプリング回路、３
０，３２，３４……シフト・レジスタ、３６，３
８……ゲート・ロジツク、４０，４４，４６……
ANDゲート、４２，４８……ORゲート、５０…
…クロツク、５２……ANDゲート、６０，６２
……フリツプ・フロツプ、６４……ゲート・ロジ
ツク、６６，６８……ANDゲート、７０……OR
ゲート、７２，７４……シフトレジスタ、７６，
８０……ANDゲート、７８……フリツプ・フロ
ツプ、８１……回線。

Claims (1)

1. 【特許請求の範囲】 １ ２重周波数コード化によつて磁気媒体上に記
   録された情報を読み出して得られる電気信号のス
   トリームを変換することによつて発生された、混
   合されたクロツクビツト及びデータビツトを表わ
   すパルスのストリームから、データを回復する装
   置において、 (イ) 同じシフト段数を有する第１、第２及び第３
   のシフトレジスタ３０，３４，３２であつて、
   該第２及び第３のシフトレジスタは夫々そのほ
   ぼ中央に出力信号端子Ａ１２，Ａ２０を有し、
   前記第１のシフトレジスタは前記パルスストリ
   ームのパルスを受信するように接続されている
   ものと、 (ロ) 前記第２のシフトレジスタ３４の入力段Ａ９
   と前記第１のシフトレジスタ３０及び第３のシ
   フトレジスタ３２の出力段Ａ８，Ａ２４とを接
   続する第１のゲート回路３６であつて、前記第
   １と第３のシフトレジスタの前記出力段のいず
   れかから得られたパルスを前記第２のシフトレ
   ジスタの前記入力段Ａ９へ結合するものと、 (ハ) 前記第３のシフトレジスタ３２の入力段Ａ１
   ７と前記第１のシフトレジスタ３０及び第２の
   シフトレジスタ３４の出力段Ａ８，Ａ１６とを
   接続する第２のゲート回路３８であつて、前記
   第１又は第２のシフトレジスタの内の選択され
   た１つを前記第３のシフトレジスタの前記入力
   段Ａ１７へパルスを与えるように結合するもの
   と、 (ニ) 前記パルスストリームの連続的に生ずるクロ
   ツク及びデータビツトの周波数のＮ倍の周波数
   のクロツクパルスを発生するクロツク発生装置
   ５０であつて、前記Ｎが、前記第１のシフトレ
   ジスタのシフト段数と等しい値であるものと、 (ホ) 前記シフトレジスタに入力されたパルスが、
   そのシフトレジスタの各段を前記クロツクパル
   スの周波数で伝播するように前記シフトレジス
   タの夫々に前記クロツクパルスを結合する手段
   と、 (ヘ) 前記パルスストリームのパルスを受信するよ
   うに接続された第１のフリツプフロツプ２２
   と、 (ト) 前記第１のフリツプフロツプの出力端子に接
   続され、前記第２のシフトレジスタの前記出力
   信号端子Ａ１２へのパルスの出現に応答して前
   記第１のフリツプフロツプの状態に対応する状
   態を転送する第２のフリツプフロツプ６２と、 (チ) 前記第１のフリツプフロツプの出力端子に接
   続され、前記第３のシフトレジスタの前記出力
   信号端子Ａ２０へのパルスの出現に応答して前
   記第１のフリツプフロツプの状態に対応する状
   態を転送する第３のフリツプフロツプ６０と、 (リ) 前記第３のシフトレジスタから得られたパル
   スを通過させるように前記第１のゲート回路を
   制御するために、前記第３のフリツプフロツプ
   の出力を前記第１のゲート回路に接続する回路
   と、 (ヌ) 前記第１と第２のシフトレジスタの内のどち
   らの出力パルスが前記第２のゲート回路を通過
   すべきかを選択するために、前記第２のフリツ
   プフロツプの出力を前記第２のゲート回路に接
   続する回路と、 (ル) 前記第３のシフトレジスタの入力段Ａ１７
   にパルスが在るとき前記第２のシフトレジスタ
   の入力段Ａ９をリセツトする手段と、 (ヲ) 前記第２と第３のフリツプフロツプの両方
   の出力端子に接続され、それらの内容に応答し
   て、前記第２と第３のフリツプフロツプが前記
   パルスストリームの予め定められたパターンの
   パルスを受信したことを表わす信号を発生する
   ための回路７２，７４，７６と、及び、 (ワ) 前記予め定められたパターンのパルスを受
   信したことを表わす信号に応答して、データビ
   ツトを出力する回路７８，８０と、 から成ることを特徴とするデータのサンプリング
   及び回復装置。