JPH04180256A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH04180256A JPH04180256A JP2307023A JP30702390A JPH04180256A JP H04180256 A JPH04180256 A JP H04180256A JP 2307023 A JP2307023 A JP 2307023A JP 30702390 A JP30702390 A JP 30702390A JP H04180256 A JPH04180256 A JP H04180256A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 description 14
- 229920005989 resin Polymers 0.000 description 14
- 239000011347 resin Substances 0.000 description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000000725 suspension Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 210000002257 embryonic structure Anatomy 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、半導体素子内の電源配線の電位変動を小さく
した樹脂封止型半導体装置の配線構造に関するものであ
る。
した樹脂封止型半導体装置の配線構造に関するものであ
る。
(従来の技術)
IC,LSIなどの多端子もしくは多ピンを有する半導
体装置において、半導体素子(以下、チップという)と
外部リード間を電気的に接続する手段としては、ワイヤ
ボンディング法とワイヤレスボンディング法が知られて
いる。ボンディングワイヤは、チップ上のボンディング
パッドと外部リードとの間を20〜30μm径の、たと
えば、金。
体装置において、半導体素子(以下、チップという)と
外部リード間を電気的に接続する手段としては、ワイヤ
ボンディング法とワイヤレスボンディング法が知られて
いる。ボンディングワイヤは、チップ上のボンディング
パッドと外部リードとの間を20〜30μm径の、たと
えば、金。
アルミなどの金属細線により結線する方法であり、接合
手段としては、たとえば、熱圧着法、超音波ボンディン
グ法およびその併用法などがある。ワイヤレスボンディ
ング法では、チップ上の金パツドを特定のバンプや金属
−リードによって外部リードに一度に接続する方法であ
り、テープキャリア方式、フリップチップ方式、−ビー
ムリード方式などが知られている。そして、チップを外
周雰囲気からの汚染や破損から保護するためにチップお
よびその周辺を樹脂で取り囲む樹脂封止する方式が一般
的に行われている封止技術である。
手段としては、たとえば、熱圧着法、超音波ボンディン
グ法およびその併用法などがある。ワイヤレスボンディ
ング法では、チップ上の金パツドを特定のバンプや金属
−リードによって外部リードに一度に接続する方法であ
り、テープキャリア方式、フリップチップ方式、−ビー
ムリード方式などが知られている。そして、チップを外
周雰囲気からの汚染や破損から保護するためにチップお
よびその周辺を樹脂で取り囲む樹脂封止する方式が一般
的に行われている封止技術である。
一般に知られている樹脂封止型半導体装置であるZ I
P (xigxag 1n−line packag
e)に用いるチツブの平面図を第4図に示す。図におい
てチップ1の周辺部には、ZIPのリードレイアウトに
合せてボンディングパッド2、Vss電位ボンディング
パッド3およびVcc電位ボンディングパッド4が形成
されている。Vss電位ボンディングパッド3には、チ
ップ1の周辺に形成されたクローズされたVss電位配
線20が接続している。Vcc電位配線もこのVss電
位配線に沿って形成されているのであるが、本発明を説
明するには直接関係はないので省略する。このように、
チップには、入出力信号や電源を供給する電極(ボンデ
ィングパッド)が混在している。とくに、電源の配線は
、配線部分の大きな面積を占めており、半導体装置の高
集積化の障害の一つになっている。
P (xigxag 1n−line packag
e)に用いるチツブの平面図を第4図に示す。図におい
てチップ1の周辺部には、ZIPのリードレイアウトに
合せてボンディングパッド2、Vss電位ボンディング
パッド3およびVcc電位ボンディングパッド4が形成
されている。Vss電位ボンディングパッド3には、チ
ップ1の周辺に形成されたクローズされたVss電位配
線20が接続している。Vcc電位配線もこのVss電
位配線に沿って形成されているのであるが、本発明を説
明するには直接関係はないので省略する。このように、
チップには、入出力信号や電源を供給する電極(ボンデ
ィングパッド)が混在している。とくに、電源の配線は
、配線部分の大きな面積を占めており、半導体装置の高
集積化の障害の一つになっている。
第5図に、第4図に示した従来のチップを載置するリー
ドフレームの平面図を示す。中央部に半導体装置部5(
以下、ベツドという)、その周辺にリードが形成されて
いる。リードは、ボンディングパッドと直接接続される
インナーリード9とこれにつながるアウターリード8か
らなっている。
ドフレームの平面図を示す。中央部に半導体装置部5(
以下、ベツドという)、その周辺にリードが形成されて
いる。リードは、ボンディングパッドと直接接続される
インナーリード9とこれにつながるアウターリード8か
らなっている。
インナーリード9の一部は、■SS電位リード10およ
びVcc電位リード13として利用される。このベツド
5は、リードフレーム外側のフレーム枠7とつりぴん6
によって接続され、フレーム枠に支えられている。ベツ
ドおよびリードのボンディングワイヤが接続される周辺
には、金や銀などのメツキ層が形成されている。
びVcc電位リード13として利用される。このベツド
5は、リードフレーム外側のフレーム枠7とつりぴん6
によって接続され、フレーム枠に支えられている。ベツ
ドおよびリードのボンディングワイヤが接続される周辺
には、金や銀などのメツキ層が形成されている。
第6図は、第4図のチップ1を搭載して樹脂封止した状
態を示す、樹脂封止部分を透視した平面図である。チッ
プ1は、ベツド5上にマウントペーストで接着される。
態を示す、樹脂封止部分を透視した平面図である。チッ
プ1は、ベツド5上にマウントペーストで接着される。
次に、チップ1上のボンディングパッド2、Vss電位
ボンディングパッド3、Vcc電位ボンディングパッド
4と各リード9、 10. 13とをボンディングワイ
ヤ11で接続する。
ボンディングパッド3、Vcc電位ボンディングパッド
4と各リード9、 10. 13とをボンディングワイ
ヤ11で接続する。
その後、エポキシ樹脂などのモールド樹脂12で樹脂封
止し、リードの切離し、曲げ加工を施すことによってフ
レーム枠7から分離させた状態の樹脂封止型半導体装置
を形成する。
止し、リードの切離し、曲げ加工を施すことによってフ
レーム枠7から分離させた状態の樹脂封止型半導体装置
を形成する。
第7図は、従来の他の例であるT S OP (thi
nsfflall out−linepackage
)タイプの樹脂封止型半導体装置のモールド樹脂12を
透視した平面図を示す。リードが対向する二辺から導出
されており、つりピン6がリードの導出されない辺に形
成されているのが第5図、第6図に示すものと異なると
ころである。
nsfflall out−linepackage
)タイプの樹脂封止型半導体装置のモールド樹脂12を
透視した平面図を示す。リードが対向する二辺から導出
されており、つりピン6がリードの導出されない辺に形
成されているのが第5図、第6図に示すものと異なると
ころである。
ところが、近年、ICやLSIなどの半導体装置の高集
積化が進むにつれて、入出力信号や電源を供給するため
のチップ上のパッド数は益々増え、さらに、チップサイ
ズの縮小化によって設計ルールの微細化が進められた結
果、配線抵抗が高くなり、信号のノイズ問題が発生する
ようになった。
積化が進むにつれて、入出力信号や電源を供給するため
のチップ上のパッド数は益々増え、さらに、チップサイ
ズの縮小化によって設計ルールの微細化が進められた結
果、配線抵抗が高くなり、信号のノイズ問題が発生する
ようになった。
とくに、チップの電源配線は、チップの配線部分の大部
分を占めているため微細化が著しく、電源配線が原因と
なるノイズの発生が顕著になっている。例をあげると、
第4図のチップ1には、■ss電位ボンディングパッド
3がA側にあり、これがVss電位(グランド電位)に
導通されていると、斜線で示されたVss電位配線20
はもちろんVss電位を与えられるが、実際には、半導
体装置の高集積化に伴ってVss電位配線も微細化して
いるのでVss電位配線20の抵抗は大きくなり、A側
と反対に位置するB側の電位はVss電位より高くなる
傾向にある。具体的には、配線幅が約100μm以下に
なると、Vss電位はO■から0.1V程度に上がる。
分を占めているため微細化が著しく、電源配線が原因と
なるノイズの発生が顕著になっている。例をあげると、
第4図のチップ1には、■ss電位ボンディングパッド
3がA側にあり、これがVss電位(グランド電位)に
導通されていると、斜線で示されたVss電位配線20
はもちろんVss電位を与えられるが、実際には、半導
体装置の高集積化に伴ってVss電位配線も微細化して
いるのでVss電位配線20の抵抗は大きくなり、A側
と反対に位置するB側の電位はVss電位より高くなる
傾向にある。具体的には、配線幅が約100μm以下に
なると、Vss電位はO■から0.1V程度に上がる。
そのため、チップ内の入出力信号にノイズが発生し、動
作スピードを上げることができないという問題が発生す
る。
作スピードを上げることができないという問題が発生す
る。
上記の問題に対しては、チップの両端、たとえばAとB
付近にVss電位を供給すれば解決可能であるが、各々
のパッケージのフレーム設計上VSS電位リードのみを
増やすことは不可能である。
付近にVss電位を供給すれば解決可能であるが、各々
のパッケージのフレーム設計上VSS電位リードのみを
増やすことは不可能である。
(発明が解決しようとする課題)
以上のように、半導体装置の高集積化が進むにつれて設
計ルールの微細化が著しくなり、その結果配線抵抗が高
くなり、信号ノイズが発生するという問題が認められる
ようになった。
計ルールの微細化が著しくなり、その結果配線抵抗が高
くなり、信号ノイズが発生するという問題が認められる
ようになった。
本発明は、上記事情によってなされたものであり、電源
電位の変動が少な(、したがってノイズ発生のない配線
構造を有する半導体装置を提供することを目的をしてい
る。
電位の変動が少な(、したがってノイズ発生のない配線
構造を有する半導体装置を提供することを目的をしてい
る。
[発明の構成]
(課題を解決するための手段)
本発明は、半導体素子と、前記半導体素子の周辺に配置
され、素子の内部回路と電気的に接続されるリードと、
前記半導体素子に形成されたボンディングパッドとこの
リードを電気的に接続する手段とを備えた樹脂封止型半
導体装置に関するものであり、半導体素子周辺に、素子
内の電源配線の電位を迂回させるバイパスリードを形成
したことを特徴としている。
され、素子の内部回路と電気的に接続されるリードと、
前記半導体素子に形成されたボンディングパッドとこの
リードを電気的に接続する手段とを備えた樹脂封止型半
導体装置に関するものであり、半導体素子周辺に、素子
内の電源配線の電位を迂回させるバイパスリードを形成
したことを特徴としている。
(作 用)
バイパスリードを設けることによってチップ内の電位変
動を効果的に押さえることができるのでノイズの発生を
著しく減少させることができる。
動を効果的に押さえることができるのでノイズの発生を
著しく減少させることができる。
(実施例)
以下、本発明の一実施例を図面を参照して説明する。
実施例1
第1図は、本発明に係るZIP用リードフレームの部分
平面図、第2図(a)は、第1図のIJ−ドフレームに
チップを搭載して樹脂封止した例を示すモールド樹脂を
透視した平面図であり、第2図(b)は、第2図(a)
のモールド樹脂を透視した側面図である。
平面図、第2図(a)は、第1図のIJ−ドフレームに
チップを搭載して樹脂封止した例を示すモールド樹脂を
透視した平面図であり、第2図(b)は、第2図(a)
のモールド樹脂を透視した側面図である。
第1図のリードフレームは、第5図に示す従来のものと
同様に、フレーム枠7の内側にベツド5゜リードが形成
され、これらはつりピン6によってフレーム枠7に支持
されている。リードは、べ、。
同様に、フレーム枠7の内側にベツド5゜リードが形成
され、これらはつりピン6によってフレーム枠7に支持
されている。リードは、べ、。
ド5に近いインナーリード9と外側のアウタリード8か
らなっている。インナーリードのうち、−部は、VSS
電位リード10およびVcc電位り−ド13として利用
される。フレーム枠7は、リードフレームの長手方向の
両側に配置されており、−定間隔に円または角形の貫通
孔が形成されており、リードフレームを搬送する送り孔
として用いられる。ベツド5およびその周辺のリードな
どには、たとえば、金や銀などからなるメツキ層が形成
されており、ボンディングワイヤによる接続を容易にし
ている。
らなっている。インナーリードのうち、−部は、VSS
電位リード10およびVcc電位り−ド13として利用
される。フレーム枠7は、リードフレームの長手方向の
両側に配置されており、−定間隔に円または角形の貫通
孔が形成されており、リードフレームを搬送する送り孔
として用いられる。ベツド5およびその周辺のリードな
どには、たとえば、金や銀などからなるメツキ層が形成
されており、ボンディングワイヤによる接続を容易にし
ている。
図の上方には、本発明の特徴であるバイパスリード10
0が形成されている。バイパスリードにも中央部分にメ
ツキ層が形成されており、二つの接続部分は幅広になっ
ている。このリードの幅は、およそ0.2■である。通
常的0.1〜2胚の幅のリードを用いる。
0が形成されている。バイパスリードにも中央部分にメ
ツキ層が形成されており、二つの接続部分は幅広になっ
ている。このリードの幅は、およそ0.2■である。通
常的0.1〜2胚の幅のリードを用いる。
このリードフレームにチップを搭載し、樹脂封止を行う
。まず、チップ1を、たとえばエポキシ樹脂に銀を混合
した導電性接着剤+50でベツド1にマウントする。接
着剤は導電性である必要はなく、たとえば、エポキシ樹
脂のみのような絶縁性のものでもよい。搭載するチップ
1は、従来のものとは若干異なり、Vss電位配線20
上にバイパスリードと接続されるボンディングパッド9
0. 91を設けている。リードとチップ1との電気的
接続には、金やアルミなどのボンディングワイヤ11を
用いる。すなわち、バイパスリード100とVss電位
配線20のボンディングパッド90.91間、チップ1
上のボンディングパッド2とインナーリード9間、■S
S電位ボンディングパッド3とVss電位リーす間、V
cc電位ボンディングパッド4とVcc電位リード13
間は、それぞれ前記金もしくはアルミなどからなるボン
ディングワイヤ11で接続される。ボンディング技術に
は、超音波や熱圧着など任意の周知の手段を用いる。そ
の後は、エポキシ樹脂など通常のモールド樹脂12など
で樹脂封止する。さらに、リード切り離し、曲げ加工な
どを施すことによってフレーム枠7から分離した状態の
樹脂封止型半導体装置をつくることができる。
。まず、チップ1を、たとえばエポキシ樹脂に銀を混合
した導電性接着剤+50でベツド1にマウントする。接
着剤は導電性である必要はなく、たとえば、エポキシ樹
脂のみのような絶縁性のものでもよい。搭載するチップ
1は、従来のものとは若干異なり、Vss電位配線20
上にバイパスリードと接続されるボンディングパッド9
0. 91を設けている。リードとチップ1との電気的
接続には、金やアルミなどのボンディングワイヤ11を
用いる。すなわち、バイパスリード100とVss電位
配線20のボンディングパッド90.91間、チップ1
上のボンディングパッド2とインナーリード9間、■S
S電位ボンディングパッド3とVss電位リーす間、V
cc電位ボンディングパッド4とVcc電位リード13
間は、それぞれ前記金もしくはアルミなどからなるボン
ディングワイヤ11で接続される。ボンディング技術に
は、超音波や熱圧着など任意の周知の手段を用いる。そ
の後は、エポキシ樹脂など通常のモールド樹脂12など
で樹脂封止する。さらに、リード切り離し、曲げ加工な
どを施すことによってフレーム枠7から分離した状態の
樹脂封止型半導体装置をつくることができる。
このように、ベツド5の上方に平行してバイパスリード
lQQを設けることによって、Vss電位リード10か
らボンディングワイヤ11を介してVsS電位ボンディ
ングパッド3に供給されたVss電位は、Vss電位配
線20.Vss電位配線20上のボンディングパッド9
0、ボンディングワイヤILバイパスリード100、再
びボンディングワイヤ11、Vss電位配線20上のボ
ンディングパッド91を介して、Vss電位ボンディン
グパッド3の反対側、すなわち、第4図に示すB側にも
配線抵抗の問題を考慮する必要もなく供給することがで
きる。したがって、従来問題になったようなチップ内の
電位変動は発生しない。また、バイパスリード100は
、リードフレームのマージン部に形成すればよいので、
このリートの存在によって微細化傾向が妨げられるよう
なおそれはない。
lQQを設けることによって、Vss電位リード10か
らボンディングワイヤ11を介してVsS電位ボンディ
ングパッド3に供給されたVss電位は、Vss電位配
線20.Vss電位配線20上のボンディングパッド9
0、ボンディングワイヤILバイパスリード100、再
びボンディングワイヤ11、Vss電位配線20上のボ
ンディングパッド91を介して、Vss電位ボンディン
グパッド3の反対側、すなわち、第4図に示すB側にも
配線抵抗の問題を考慮する必要もなく供給することがで
きる。したがって、従来問題になったようなチップ内の
電位変動は発生しない。また、バイパスリード100は
、リードフレームのマージン部に形成すればよいので、
このリートの存在によって微細化傾向が妨げられるよう
なおそれはない。
実施例2
第3図(a)は、TSOP (thin small
out−1ine package)タイプの樹脂封止
型半導体装置のチップを搭載し、樹脂封止を施した透視
平面図、第3図(b)は、前回の側面から見た透視側面
図である。このタイプのリードフレームは、図に示すよ
うにリードは両側面に形成されているので、つりピン6
は、上下方向に一対ずつ形成されている。この例ではバ
イパスリードは、つりピン6の間に二本形成されている
。Vss電位リード1Gから供給されるVss電位の供
給経路は、前実施例と同じである。このように、バイパ
スリードはとくにその数が限定されるものではなく必要
な本数用いることができる。
out−1ine package)タイプの樹脂封止
型半導体装置のチップを搭載し、樹脂封止を施した透視
平面図、第3図(b)は、前回の側面から見た透視側面
図である。このタイプのリードフレームは、図に示すよ
うにリードは両側面に形成されているので、つりピン6
は、上下方向に一対ずつ形成されている。この例ではバ
イパスリードは、つりピン6の間に二本形成されている
。Vss電位リード1Gから供給されるVss電位の供
給経路は、前実施例と同じである。このように、バイパ
スリードはとくにその数が限定されるものではなく必要
な本数用いることができる。
リードフレームは、実施例ではF e −42N i合
金(4270イ)を用いるか、他に、たとえば、銅を用
いることもでき、特定の材料に限定されるべきではない
。
金(4270イ)を用いるか、他に、たとえば、銅を用
いることもでき、特定の材料に限定されるべきではない
。
チップに用いる半導体もシリコン(Sl)以外に、Ge
’PGaAs、InPなどの化合物半導体も利用できる
。
’PGaAs、InPなどの化合物半導体も利用できる
。
バイパスリードの幅および長さも任意であり、発明の効
果などを考慮しながら利用することかできる。たとえば
、実施例1では、バイパスリートは、半導体装置とほぼ
同じ長さである(この装置の大きさは、およそ5XI5
mmである)。
果などを考慮しながら利用することかできる。たとえば
、実施例1では、バイパスリートは、半導体装置とほぼ
同じ長さである(この装置の大きさは、およそ5XI5
mmである)。
実施例1.2においては、インナーリードとチップ内の
ボンディングパッドを電気的に接続する手段としてボン
ディングワイヤを用いたリードフレームを利用したが、
この例に限るものではなく、たとえばフィルムキャリア
方式のようにインナーリードを直接チップのボンディン
グパッドに接続する手段も当然本発明に含まれる。
ボンディングパッドを電気的に接続する手段としてボン
ディングワイヤを用いたリードフレームを利用したが、
この例に限るものではなく、たとえばフィルムキャリア
方式のようにインナーリードを直接チップのボンディン
グパッドに接続する手段も当然本発明に含まれる。
本発明によれば、チップの設計段階から電源配線の微細
化が図れるためにチップサイズの縮小化に有効である。
化が図れるためにチップサイズの縮小化に有効である。
チップのタイプもTSOP、ZIPに限らず、たとえば
、DIPタイプやSOJタイプなど他のものを利用する
ことは可能である。
、DIPタイプやSOJタイプなど他のものを利用する
ことは可能である。
[発明の効果J
本発明は、チップ外部に電源配線の電位を迂回させるリ
ードを設けることにより、チップ内の電源配線の微細化
に伴って発生する配線抵抗によるチップ内の電位変動を
押さえノイズ発生の問題を解消し、チップ本来の性能を
引き出すことを可能にする。
ードを設けることにより、チップ内の電源配線の微細化
に伴って発生する配線抵抗によるチップ内の電位変動を
押さえノイズ発生の問題を解消し、チップ本来の性能を
引き出すことを可能にする。
第1図は、本発明における実施例1のリードフレーム平
面図、第2図(a)は、実施例1における樹脂封止型半
導体装置のモールド樹脂を透視した平面図、第2図(b
)は、同図(a)の側面図、第3図Ca)は、実施例2
のリードフレーム平面図、第3図(b)は、同図(a)
の側面図、第4図は、従来のZIPタイプのチップの平
面図、第5図は、従来のZIPタイプの半導体装置に用
いるリードフレーム平面図、第6図は、従来のZIPタ
イプの樹脂封止型半導体装置のモールド樹脂を透視した
平面図、第7図は、従来のTSOPタイプの樹脂型半導
体装置のモールド樹脂を透視した平面図である。 1・・・チップ、 2・・・ボンディングパッド、 3・・・Vss電位ボンディングパッド、4・・・Vc
c電位ボンディングパッド、5・・・ベツド、 6・・・つりピン、 7・・・フレーム枠、 8・・・アウターリード、 9・・・インナーリード、 10・・・Vss電位リード、 11・・・ポンディングワイヤ、 12・・・モールド樹脂、 13・・・Vcc電位リード、 20・・・Vss電位配線、 90、91・・・Vss電位配線上のホンディングパッ
ド、+00 ・・・バイパスリート、 150・・・接着剤。 (8733)代理人 弁理士 猪 股 祥 晃(ほか
1名) (b) 第3図 第4図 D CD 第5図 第6図 第7図
面図、第2図(a)は、実施例1における樹脂封止型半
導体装置のモールド樹脂を透視した平面図、第2図(b
)は、同図(a)の側面図、第3図Ca)は、実施例2
のリードフレーム平面図、第3図(b)は、同図(a)
の側面図、第4図は、従来のZIPタイプのチップの平
面図、第5図は、従来のZIPタイプの半導体装置に用
いるリードフレーム平面図、第6図は、従来のZIPタ
イプの樹脂封止型半導体装置のモールド樹脂を透視した
平面図、第7図は、従来のTSOPタイプの樹脂型半導
体装置のモールド樹脂を透視した平面図である。 1・・・チップ、 2・・・ボンディングパッド、 3・・・Vss電位ボンディングパッド、4・・・Vc
c電位ボンディングパッド、5・・・ベツド、 6・・・つりピン、 7・・・フレーム枠、 8・・・アウターリード、 9・・・インナーリード、 10・・・Vss電位リード、 11・・・ポンディングワイヤ、 12・・・モールド樹脂、 13・・・Vcc電位リード、 20・・・Vss電位配線、 90、91・・・Vss電位配線上のホンディングパッ
ド、+00 ・・・バイパスリート、 150・・・接着剤。 (8733)代理人 弁理士 猪 股 祥 晃(ほか
1名) (b) 第3図 第4図 D CD 第5図 第6図 第7図
Claims (1)
- 半導体素子と、前記半導体素子の周辺に配置され、素
子の内部回路と電気的に接続されるリードと、前記半導
体素子に形成されたボンディングパッドとこのリードを
電気的に接続する手段とを備えた樹脂封止型半導体装置
において、前記半導体素子周辺に、前記手段によって前
記ボンディングパッドに接続された半導体素子内の電源
配線の電位を迂回させるバイパスリードを形成したこと
を特徴とする樹脂封止型半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2307023A JP2896223B2 (ja) | 1990-11-15 | 1990-11-15 | 樹脂封止型半導体装置 |
EP91119460A EP0486027B1 (en) | 1990-11-15 | 1991-11-14 | Resin sealed semiconductor device |
DE69124198T DE69124198T2 (de) | 1990-11-15 | 1991-11-14 | In Harz versiegelte Halbleitervorrichtung |
KR1019910020239A KR950014121B1 (ko) | 1990-11-15 | 1991-11-14 | 반도체 장치 |
US08/022,761 US5276352A (en) | 1990-11-15 | 1993-02-22 | Resin sealed semiconductor device having power source by-pass connecting line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2307023A JP2896223B2 (ja) | 1990-11-15 | 1990-11-15 | 樹脂封止型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04180256A true JPH04180256A (ja) | 1992-06-26 |
JP2896223B2 JP2896223B2 (ja) | 1999-05-31 |
Family
ID=17964099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2307023A Expired - Fee Related JP2896223B2 (ja) | 1990-11-15 | 1990-11-15 | 樹脂封止型半導体装置 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0486027B1 (ja) |
JP (1) | JP2896223B2 (ja) |
KR (1) | KR950014121B1 (ja) |
DE (1) | DE69124198T2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3048496B2 (ja) * | 1993-04-16 | 2000-06-05 | 株式会社東芝 | 半導体装置 |
US5592020A (en) * | 1993-04-16 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package having leads with alternating offset projections |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
JPS61248456A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 混成集積回路装置及びそれに使用するリ−ドフレ−ム |
JPS6352457A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体装置 |
JPS63253635A (ja) * | 1987-04-10 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
JPH0754841B2 (ja) * | 1987-04-13 | 1995-06-07 | サンケン電気株式会社 | 絶縁物封止型回路装置 |
JPH077816B2 (ja) * | 1988-11-24 | 1995-01-30 | 株式会社東芝 | 半導体封止容器 |
-
1990
- 1990-11-15 JP JP2307023A patent/JP2896223B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-14 EP EP91119460A patent/EP0486027B1/en not_active Expired - Lifetime
- 1991-11-14 DE DE69124198T patent/DE69124198T2/de not_active Expired - Fee Related
- 1991-11-14 KR KR1019910020239A patent/KR950014121B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69124198D1 (de) | 1997-02-27 |
EP0486027A2 (en) | 1992-05-20 |
DE69124198T2 (de) | 1997-05-28 |
KR920010863A (ko) | 1992-06-27 |
KR950014121B1 (ko) | 1995-11-21 |
EP0486027A3 (en) | 1993-02-24 |
JP2896223B2 (ja) | 1999-05-31 |
EP0486027B1 (en) | 1997-01-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |