JPH04142765A - Ｌｓｉパッケージ - Google Patents
ＬｓｉパッケージInfo
- Publication number
- JPH04142765A JPH04142765A JP26674790A JP26674790A JPH04142765A JP H04142765 A JPH04142765 A JP H04142765A JP 26674790 A JP26674790 A JP 26674790A JP 26674790 A JP26674790 A JP 26674790A JP H04142765 A JPH04142765 A JP H04142765A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- solder
- organic resin
- lsi chip
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000919 ceramic Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000011347 resin Substances 0.000 claims abstract description 11
- 229920005989 resin Polymers 0.000 claims abstract description 11
- 239000004593 Epoxy Substances 0.000 claims abstract description 4
- 239000004642 Polyimide Substances 0.000 claims abstract description 4
- 229920001721 polyimide Polymers 0.000 claims abstract description 4
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000005476 soldering Methods 0.000 claims description 8
- 229910000679 solder Inorganic materials 0.000 abstract description 18
- 229910000881 Cu alloy Inorganic materials 0.000 abstract description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータ等に実装されるＬＳＩパッケージ
に関し、特に表面実装用ＰＧＡ（ピンクリッドアレイ）
の構造を有するＬ’ＳＩパッケージに関する。
に関し、特に表面実装用ＰＧＡ（ピンクリッドアレイ）
の構造を有するＬ’ＳＩパッケージに関する。
従来、この種のＬＳＩパッケージは第３図に示すように
、内部にＬＳＩを有するセラミック基板１１の一つの面
に、入出力用の複数のＩ／Ｏビン１３が垂設されて形成
されただけの構造となっており、プリント基板／Ｏ０に
はんだ付けした場合、はんだウィッキング２１やだんご
状はんだ２２が生じやすくなっていた。
、内部にＬＳＩを有するセラミック基板１１の一つの面
に、入出力用の複数のＩ／Ｏビン１３が垂設されて形成
されただけの構造となっており、プリント基板／Ｏ０に
はんだ付けした場合、はんだウィッキング２１やだんご
状はんだ２２が生じやすくなっていた。
上述した従来のＬＳＩパッケージは、プリント基板には
んだ付けする際、セラミック基板部とＩ／Ｏビン部とプ
リント基板部の昇温及び降温条件が不安定になると、例
えばＩ／Ｏビン部の方がプリント基板部より早く温度が
上がってしまうような場合は、はんだはすべてＩ／Ｏビ
ン側に流れてしまい、正常なはんだフィレットが形成さ
れず、しばしばはんだ接続不良を起こすという欠点があ
った。
んだ付けする際、セラミック基板部とＩ／Ｏビン部とプ
リント基板部の昇温及び降温条件が不安定になると、例
えばＩ／Ｏビン部の方がプリント基板部より早く温度が
上がってしまうような場合は、はんだはすべてＩ／Ｏビ
ン側に流れてしまい、正常なはんだフィレットが形成さ
れず、しばしばはんだ接続不良を起こすという欠点があ
った。
本発明のＬＳＩパッケージは、内部にＬＳＩチップ及び
配線層を有するセラミック基板と、このセラミック基板
の一つの面に垂設して形成された複数のＩ／Ｏビンと、
このＩ／Ｏピンの予め設計された部分のみに形成された
はんだ防止用の有機樹脂被膜とを備え、また前記有機樹
脂被膜がポリイミド又はエポキシからなっている。
配線層を有するセラミック基板と、このセラミック基板
の一つの面に垂設して形成された複数のＩ／Ｏビンと、
このＩ／Ｏピンの予め設計された部分のみに形成された
はんだ防止用の有機樹脂被膜とを備え、また前記有機樹
脂被膜がポリイミド又はエポキシからなっている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図は本実施例
をプリント基板にはんだ付けした状態を示す断面図であ
る。
をプリント基板にはんだ付けした状態を示す断面図であ
る。
本実施例は内部にＬＳＩチップ及び配線層を有するセラ
ミック基板１と、このセラミック基板１の一つの面に形
成され接続用パッド２から垂設する複数のＩ／Ｏピン３
と、このＩ／Ｏピン３の予め設計された部分のみに形成
されたはんだ防止用の有機樹脂被膜４とを有してなる。
ミック基板１と、このセラミック基板１の一つの面に形
成され接続用パッド２から垂設する複数のＩ／Ｏピン３
と、このＩ／Ｏピン３の予め設計された部分のみに形成
されたはんだ防止用の有機樹脂被膜４とを有してなる。
即ち第１図において、内部にＬＳＩチ・ツブ（図示され
てない）及びこのＬＳＩチ・ツブから接続されている配
線層（図示されてない）を有するセラミック基板１の一
つの面の接続用ノ（・ンド２の表面に、Ｉ／Ｏピン３が
垂設するように形成されて６する。このＩ／Ｏピン３は
ＬＳＩチ・ツブの外部アクセス信号、及び電源、ＧＮＤ
供給用の入出力ピンであり、通常、コバールあるいは４
２アロイあるいは銅合金等が使用される。ピン径はＱ、
Ｑ５＋＊ｍ〜３．５ｍｍφ、またピン長は１．０ｍ＋ｉ
〜５＋ａｍぐらいが一般的で、表面ははんだめっき又
はＡｕめつきが施こされる。そしてこのＩ／Ｏビン３の
セラミック基板１側から、予め定められた長さの領域の
みにポリイミド又はエポキシの有機樹脂被膜４が形成さ
れる。この被膜の厚さは、５μ〜２０μが普通である。
てない）及びこのＬＳＩチ・ツブから接続されている配
線層（図示されてない）を有するセラミック基板１の一
つの面の接続用ノ（・ンド２の表面に、Ｉ／Ｏピン３が
垂設するように形成されて６する。このＩ／Ｏピン３は
ＬＳＩチ・ツブの外部アクセス信号、及び電源、ＧＮＤ
供給用の入出力ピンであり、通常、コバールあるいは４
２アロイあるいは銅合金等が使用される。ピン径はＱ、
Ｑ５＋＊ｍ〜３．５ｍｍφ、またピン長は１．０ｍ＋ｉ
〜５＋ａｍぐらいが一般的で、表面ははんだめっき又
はＡｕめつきが施こされる。そしてこのＩ／Ｏビン３の
セラミック基板１側から、予め定められた長さの領域の
みにポリイミド又はエポキシの有機樹脂被膜４が形成さ
れる。この被膜の厚さは、５μ〜２０μが普通である。
例えばＩ／Ｏピン３の長さ力（２１の場合は、セラミ・
ンク基板１側から１．０＋＊ｍ〜１．５ｍｍの領域に被
膜が形成される。
ンク基板１側から１．０＋＊ｍ〜１．５ｍｍの領域に被
膜が形成される。
このような本実施例をプリント基板／Ｏ０４こ４．ｔん
だ付けする場合、はんだはこの有機樹脂被膜４がソルダ
ーダムとなってこれ以上Ｉ／Ｏピン３側には流れていか
ないから、第２図で示すよう（こ＆よんだの正常なフィ
シ・ント／Ｏが、多少の温度条件変動にも影響されるこ
となく、形成可能となり、はんだ付は接続信頼性が向上
する。
だ付けする場合、はんだはこの有機樹脂被膜４がソルダ
ーダムとなってこれ以上Ｉ／Ｏピン３側には流れていか
ないから、第２図で示すよう（こ＆よんだの正常なフィ
シ・ント／Ｏが、多少の温度条件変動にも影響されるこ
となく、形成可能となり、はんだ付は接続信頼性が向上
する。
以上説明したように本発明は、Ｌｓ Ｉ／＜・ソケージ
のＩ／Ｏピンを有機樹脂被膜で部分的Ｇこおおうことに
より、はんだライ・ツキングあるし）（よだんご状はん
だの発生を防止し、品質及び信頼性の高し）はんだ付け
が可能になるという効果がある。
のＩ／Ｏピンを有機樹脂被膜で部分的Ｇこおおうことに
より、はんだライ・ツキングあるし）（よだんご状はん
だの発生を防止し、品質及び信頼性の高し）はんだ付け
が可能になるという効果がある。
第１図は本発明の一実施例の断面図、第２図４．を本実
施例をプリント基板にはんだ付けした状態を示す断面図
、第３図は従来のＬ Ｓ Ｉ Ｂ・７ケージの実装時の
断面図である。 １．１１・・・セラミック基板、２，１２・・・接続用
パッド、３．１３・・・■／○ピン、４・・・有機樹脂
被膜、／Ｏ・・・正常なはんだフィシ・ント、２１・・
・六イッキングしたはんだ、 ２・・・だんご状はんだ、 ０・・・プリント基板。
施例をプリント基板にはんだ付けした状態を示す断面図
、第３図は従来のＬ Ｓ Ｉ Ｂ・７ケージの実装時の
断面図である。 １．１１・・・セラミック基板、２，１２・・・接続用
パッド、３．１３・・・■／○ピン、４・・・有機樹脂
被膜、／Ｏ・・・正常なはんだフィシ・ント、２１・・
・六イッキングしたはんだ、 ２・・・だんご状はんだ、 ０・・・プリント基板。
Claims (2)
- １．内部にＬＳＩチップ及び配線層を有するセラミック
基板と、このセラミック基板の一つの面に垂設して形成
された複数のＩ／Ｏピンと、このＩ／Ｏピンの予め設計
された部分のみに形成されたはんだ防止用の有機樹脂被
膜とを備えることを特徴とするＬＳＩパッケージ。 - ２．前記有機樹脂被膜がポリイミド又はエポキシからな
ることを特徴とする請求項１記載のＬＳＩパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26674790A JPH04142765A (ja) | 1990-10-04 | 1990-10-04 | Ｌｓｉパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26674790A JPH04142765A (ja) | 1990-10-04 | 1990-10-04 | Ｌｓｉパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142765A true JPH04142765A (ja) | 1992-05-15 |
Family
ID=17435150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26674790A Pending JPH04142765A (ja) | 1990-10-04 | 1990-10-04 | Ｌｓｉパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142765A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335437A (ja) * | 1992-06-04 | 1993-12-17 | Nec Corp | 半導体装置 |
| JPH05343593A (ja) * | 1992-06-11 | 1993-12-24 | Nec Corp | 接続端子 |
| US6259155B1 (en) * | 1999-04-12 | 2001-07-10 | International Business Machines Corporation | Polymer enhanced column grid array |
| KR100461012B1 (ko) * | 2001-12-28 | 2004-12-13 | 동부전자 주식회사 | 초 경량 박핀 반도체 패키지 |
| CN105719978A (zh) * | 2016-05-09 | 2016-06-29 | 中芯长电半导体（江阴）有限公司 | 一种近间距铜针封装结构及其制备方法 |
| US9991220B2 (en) | 2013-06-19 | 2018-06-05 | Fuji Electric Co., Ltd. | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247146B2 (ja) * | 1979-01-09 | 1987-10-06 | Toray Industries | |
| JPS6419756A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Electronic component having copper alloy lead |
| JPH0113152B2 (ja) * | 1987-01-26 | 1989-03-03 | Tetsudo Sogo Gijutsu Kenkyusho | |
| JPH0234798A (ja) * | 1988-07-26 | 1990-02-05 | Fujitsu Ltd | ピンのめっき方法 |
-
1990
- 1990-10-04 JP JP26674790A patent/JPH04142765A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247146B2 (ja) * | 1979-01-09 | 1987-10-06 | Toray Industries | |
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| JPH05343593A (ja) * | 1992-06-11 | 1993-12-24 | Nec Corp | 接続端子 |
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| US9991220B2 (en) | 2013-06-19 | 2018-06-05 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN105719978A (zh) * | 2016-05-09 | 2016-06-29 | 中芯长电半导体（江阴）有限公司 | 一种近间距铜针封装结构及其制备方法 |
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