JPH01137662A - 半導体装置 - Google Patents

半導体装置

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JPH01137662A JP62295243A JP29524387A JPH01137662A JP H01137662 A JPH01137662 A JP H01137662A JP 62295243 A JP62295243 A JP 62295243A JP 29524387 A JP29524387 A JP 29524387A JP H01137662 A JPH01137662 A JP H01137662A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、動作が高速で、実
装に際してインピーダンス整合を必要とする半導体装置
に適用して有効な技術に関する。
〔従来の技術〕
たとえば、動作が極めて高速な論理集積回路素子などか
らなる半導体装置においては、半導体装置が実装される
実装基板との間でのインピーダンス整合を図るなどの目
的で、信号伝送路と接地線などの間に、いわゆる終端抵
抗を介設することが必要となる。
従来、このような終端抵抗は、半導体装置とは別個に当
該半導体装置が実装される実装基板の一部に設けること
が一般的である。
なお、このような半導体装置の実装技術などについては
、株式会社サイエンスフォーラム、昭和５８年１１月２
８日発行、「超ＬＳＩデバイスハンドブックＪ、Ｐ２３
２〜Ｐ２３８に記載されている。
〔発明が解決しようとする問題点〕
ところが、上記の従来技術のように、半導体装置とは別
個に実装基板などの一部に終端抵抗を設けた場合には、
当該終端抵抗の配置に要する分だけ半導体装置の実装に
要する面積が増加し、実装密度の低下を招くという問題
がある。
さらに、半導体装置から離れた位置に終端抵抗が設けら
れるため、半導体装置とＫｌ抵抗との間に介在するボン
ディング・ワイヤや入出力ビンなどの伝送路におけるイ
ンピーダンスのばらつきなどによって、せっかく終端抵
抗を設けても、所期のインピーダンス整合を得ることが
できない場合があるなど、種々の問題があることを本発
明者は見出した。
本発明の目的は、実装密度を向上させることが可能な半
導体装置を提供することにある。
本発明の他の目的は、人出力ピンなどの特性のばらつき
に影響されることなく、インピーダンス整合を効果的に
実現することが可能な半導体装置を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述右よび添付図面から明らかになるであろう
。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、能動素子が形成された第１のペレットの上に
受動素子が形成された第２のペレットを搭載した構造の
半導体装置を提供するものである。
〔作用〕
上記した手段によれば、たとえば、終端抵抗などの受動
素子が形成された第２のペレットが、能動素子が形成さ
れた第１のペレットの上に配置されるので全体の投影面
積が大幅に減少し、従来のように外部に終端抵抗を別個
に設ける場合に比較して、実装に要する面積が低減され
、半導体装置の実装密度を向上させることができる。
また、終端抵抗などの受動素子が形成された第２のペレ
ットと能動素子が形成された第１のペレットとの距離が
近いので、両者の間に介在する信号伝送路などにおける
特性のばらつきの影響が最小限に押さえられ、終端抵抗
などの受動素子が形成された第２のペレットによる、能
動素子が形成された第１のペレットと外部とのインピー
ダンス整合を効果的に行わせることができる。
〔実施例〕
第１図は本発明の一実施例である半導体装置の断面図で
ある。
本実施例の半導体装置は、いわゆるピン・グリッド・ア
レイ型の封止形態を呈している。
すなわち、セラミックスやガラス繊維強化樹脂などから
なり、底面に複数の人出力ピン１ａが垂直に突設された
パッケージベース１の上部中央には、第１のペレット２
が、たとえば、樹脂や低融点金属およびそれらの合金な
どからなる接合材層３を介して固着されている。
パッケージベース１において第１のペレット２を取り囲
む領域には、個々の人出力ビン１ａに個別に接続された
複数の配線構造１ｂが形成されている。
この配線構造１ｂは、たとえば高融点金属のペーストを
スクリーン印刷した後に焼成したり、金属箔をフォトリ
ングラフィによって所定のパターンにすることにより形
成されている。
第１のペレット２は、たとえばンリフンなどの半導体で
構成されており、その内部には、フォトリングラフィな
どによって形成された図示しないトランジスタなどの能
動素子などを組み合わせることによって図示しない論理
集積回路などが形成されている。
さらに、第１のベレット２の上面の周辺部には、内部に
形成された図示しないトランジスタなどの能動素子から
なる論理集積回路と外部との人出力信号の授受を行うた
めの複数の入出力電極２ａが配設されており、各々の入
出力電極２ａは、たとえば金属などの導体からなる複数
のボンディング・ワイヤ４を介してパッケージベース１
の複数の配線構造１ｂに、すなわち人出力ピン１ａに電
気的に接続されている。
この場合、第１のベレット１の上面には、複数の前記人
出力２ａの各々に接続され同電位にされた図示しない複
数の接続電極が設けられ、この接続電極の各々には、複
数の導体バンブ５が必要に応じて突設されており、対向
面に図示しない接続電極が形成された第２のベレット６
が、当該導体バンブ５を介して、いわゆるフリップ・チ
ップ・ボンディングによって搭載されている。
この第２のベレット６は、たとえば第１のベレット２と
同系の物質であるシリコンなどで構成されているととも
に、その−側面には、前記の図示しない接続電極に接続
され、たとえば、厚膜または薄膜技術などによって形成
された、厚膜抵抗素子、厚膜容量素子、薄膜抵抗素子、
薄膜容量素子などからなる受動素子６ａが配設されてお
り、必要に応じて設けられた前記バンブ５を介して、任
意の入出力電極２ａに接続されている。
また、厚膜抵抗素子、厚膜容量素子、薄膜抵抗素子、薄
膜容量素子などからなる受動素子６ａは、第２のベレッ
ト６が第１のベレット２にボンディングされる前に、レ
ーザ・トリミングなどによって抵抗値や容量値などが所
望の値に適宜調整されるものである。
そして、この第２のベレット６に形成され、第１のベレ
ット２の複数の入出力電極２ａに必要に応じて接続され
る受動素子６によって、第２のベレット２に接続される
ボンディング・ワイヤ４゜配線構造１ｂ、入出力ピン１
ａなどの信号伝送路におけるインピーダンスが適宜調整
され、たとえば、人出力ピン１ａを介して図示しない実
装基板に装着される際のインピーダンス整合が実現され
るものである。
さらに、第２のベレット６および第１のベレット２の周
囲には、当該第２のベレット６と第１のベレット２との
対向部の空間に充満されるとともに、ボンディング・ワ
イヤ４などを包囲するように樹脂７が被着されている。
また、パッケージベース１には、該パッケージベース１
に搭載された第１のベレット２および第２のベレット６
などを外部から遮断して収容するキャップ８が、たとえ
ば低融点ガラス、低融点ガラスよびその合金、樹脂など
の封止材９を介して封着され、パッケージベース１とと
もにいわゆるビン・グリッド・アレイ型のパッケージを
構成している。
ここで、本実施例の半導体装置では、第１のベレット２
に形成された図示しないトランジスタなどの能動素子か
らなる論理集積回路などと外部とのインピーダンス整合
をとるための受動素子６ａが、当該第１のベレット２に
搭載された第２のベレット６に形成されているので、た
とえば、実装時に、パッケージベース１およびキャップ
８などで構成されるパッケージの外部に個別に終端抵抗
などの受動素子を配置する場合に比較して、実装基板を
占有する面積を大幅に低減することができ、実装密度を
向上させることができる。
また、第１のベレット２に形成された図示しない能動素
子の入出力電極２ａと、第２のベレット６に形成された
受動素子６ａとが極めて近い位置にあるため、従来では
回避できなかった、両者の間に介在するボンディング・
ワイヤや外部接続端子などに起因するインピーダンスの
ばらつきも改善され、受動素子６ａによる第１のベレッ
ト２に形成された図示しない能動素子の外部とのインピ
ーダンス整合の実現を効果的に行うことができる。
さらに、第１のベレット２と第２のベレット６とが、た
とえばシリコン半導体などの同系の物質で構成されてい
るので、両者の熱膨張率の差異に起因して導体バンブ５
の接合部などに作用する熱応力を低減することができ、
半導体装置の動作の信頼性を向上させることができる。
また、第１のペレット２と第２のペレット６との間に樹
脂７が充満されていることにより、導体バンブ５および
接続電極の耐蝕性が向上し、半導体装置の動作の信頼性
を向上させることができる。
このように本実施例においては以下の効果を得ることが
できる。
（１）、論理集積回路などを構成するトランジスタなど
の能動素子が形成された第１のペレット２の上に、当該
能動素子と外部とのインピーダンス整合をとるための受
動素子６ａが形成された第２のペレット６をフリップ・
チップ・ボンディングによって搭載した構造であるため
、たとえば、実装時に、パッケージベース１およびキャ
ップ８などで構成されるパッケージの外部に個別に抵抗
などの受動素子を配置する場合に比較して、実装基板を
占有する面積を大幅に低減することができ、実装密度を
向上させることができる。
また、第１のペレット２に形成された能動素子の入出力
電極２ａと、第２のペレット６に形成された受動素子６
ａとが極めて近いため、従来では回避できなかった、両
者の間に介在するボンディング・ワイヤや外部接続端子
などに起因するインピーダンスのばらつきも改善され、
受動素子６ａによる第１のペレット２に形成された図示
しない能動素子の外部とのインピーダンス整合の実現を
効果的に行うことができる。
（２）、第１のペレット２とこの第１のペレット２にフ
’ＩＩ　ｙプ・チップ・ボンディングされる第２のペレ
ット６とを同系の物質で構成することにより、両者の熱
膨張率の差異に起因して導体バンブ５の接合部などに作
用する熱応力を低減することができ、導体バンプ５の不
時の剥離などが回避され、半導体装置の動作の信頼性を
向上させることができる。
（３）、第１のペレット２と第２のペレット６との間に
樹脂７が充満されていることにより、導体バンプ５およ
び接続電極の耐腐蝕性が向上し、半導体装置の動作の信
頼性を向上させることができる。
（４）９　前記（１）〜（３〕の結果、極めて高速な動
作を行う論理集積回路などからなる半導体装置における
生産性が向上する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、第２のペレットの材質としては、シリコンな
どに限らず、セラミックス、サファイアなどいかなるも
のであってもよい。
また、封止形態としては、実施例のようなピン・グリッ
ド・アレイなどに限らず、フラット・パッケージ、デュ
アル・イン・ライン・パッケージなどいかなる封止形態
であってもよいことは言うまでもない。
さらに、第１のペレットの入出力電極とパッケージ・ベ
ースとを接続する方式としては、ボンディング・ワイヤ
を用いるワイヤ・ボンディング方式に限らず、第１のペ
レットをパッケージベースにフリップチップボンディン
グしてもよく、さらにＴＡＢリードなどによるテープ・
オートメイテド・ボンディングなどいかなる方式であっ
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である能動素子と外部との
インピーダンス整合をとるための受動素子の実装技術に
適用した場合について説明したが、これに限定されるも
のではなく、一般の半導体装置の実装技術に広く適用で
きる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、能動素子が形成された第１のペレットの上に
受動素子が形成された第２のペレットを搭載したので、
たとえば、終端抵抗などの受動素子が形成された第２の
ペレットが、能動素子が形成された第１のペレットの上
に配置され全体の投影面積が大幅に減少するので、従来
のように外部に終端抵抗を個別に設ける場合に比較して
、実装に要する面積が低減され、能動素子が形成された
第１のペレットなどからなる半導体装置の実装密度を向
上させることができる。
また、終端抵抗などの受動素子が形成された第２のペレ
ットと能動素子が形成された第１のペレットとの距離が
近いので、両者の間に介在する信号伝送路などにおける
特性のばらつきの影響が最小限に押さえられ、終端抵抗
などの受動素子が形成された第２のペレットによる、能
動素子が形成された第１のペレットと外部とのインピー
ダンス整合を効果的に行わせることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例である半導体装置の断面図
である。 １・・・パッケージベース、１ａ・・・人出力ヒン、１
ｂ・・・配線構造、２・・・第１のペレット、２ａ・・
・入出力電極、３・・・接合材層、４・・・ボンディン
グ・ワイヤ、５・・・導体バンプ、６・・・第２のペレ
ット、６ａ・・・受動素子、７・・・樹脂、８・・・キ
ャップ、９・・・封着材。 代理人　弁理士　　小　川　勝　男

Claims (1)

  1. 【特許請求の範囲】 １、能動素子が形成された第１のペレットの上に受動素
    子が形成された第２のペレットを搭載したことを特徴と
    する半導体装置。 ２、前記第２のペレットは、前記第１のペレットの側に
    突設された複数の導体バンプを介して、当該第１のペレ
    ットにフリップ・チップ・ボンディングされていること
    を特徴とする特許請求の範囲第１項記載の半導体装置。 ３、前記第２のペレットに形成された受動素子は、該ペ
    レットの一側面に形成された薄膜素子または厚膜素子か
    らなることを特徴とする特許請求の範囲第１項記載の半
    導体装置。 ４、前記第１のペレットと第２のペレットは同系の物質
    からなることを特徴とする特許請求の範囲第１項記載の
    半導体装置。 ５、前記導体バンプは、前記第１のペレットに設けられ
    、前記能動素子と外部とを接続する入出力電極と同電位
    にされていることを特徴とする特許請求の範囲第１項記
    載の半導体装置。 ６、前記第１のペレットと第２のペレットとの接続部お
    よび該第１のペレットにおける前記入出力電極が樹脂に
    よって包囲されていることを特徴とする特許請求の範囲
    第１項記載の半導体装置。 ７、前記第２のペレットの受動素子により、前記第１の
    ペレットと外部とにおけるインピーダンス整合が行われ
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置。
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* Cited by examiner, † Cited by third party
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US6420787B1 (en) 1999-06-21 2002-07-16 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420787B1 (en) 1999-06-21 2002-07-16 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same
US6548326B2 (en) 1999-06-21 2003-04-15 Shinko Electronic Industries Co., Ltd. Semiconductor device and process of producing same

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