JP2541586B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、動作が高速で、
実装に際してインピーダンス整合を必要とする半導体装
置に適用して有効な技術に関する。
実装に際してインピーダンス整合を必要とする半導体装
置に適用して有効な技術に関する。
たとえば、動作が極めて高速な論理集積回路素子など
からなる半導体装置においては、半導体装置が実装され
る実装基板との間でのインピーダンス整合を図るなどの
目的で、信号伝送路と接地線などの間に、いわゆる終端
抵抗を介設することが必要となる。
からなる半導体装置においては、半導体装置が実装され
る実装基板との間でのインピーダンス整合を図るなどの
目的で、信号伝送路と接地線などの間に、いわゆる終端
抵抗を介設することが必要となる。
従来、このような終端抵抗は、半導体装置とは別個に
当該半導体装置が実装される実装基板の一部に設けるこ
とが一般的である。
当該半導体装置が実装される実装基板の一部に設けるこ
とが一般的である。
なお、このような半導体装置の実装技術などについて
は、株式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブック」、P232〜P238に
記載されている。
は、株式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブック」、P232〜P238に
記載されている。
ところが、上記の従来技術のように、半導体装置とは
別個に実装基板などの一部に終端抵抗を設けた場合に
は、当該終端抵抗の配置に要する分だけ半導体装置の実
装に要する面積が増加し、実装密度の低下を招くという
問題がある。
別個に実装基板などの一部に終端抵抗を設けた場合に
は、当該終端抵抗の配置に要する分だけ半導体装置の実
装に要する面積が増加し、実装密度の低下を招くという
問題がある。
さらに、半導体装置から離れた位置に終端抵抗が設け
られるため、半導体装置と終端抵抗との間に介在するボ
ンディング・ワイヤや入出力ピンなどの伝送路における
インピーダンスのばらつきなどによって、せっかく終端
抵抗を設けても、所期のインピーダンス整合を得ること
ができない場合があるなど、種々の問題があることを本
発明者は見出した。
られるため、半導体装置と終端抵抗との間に介在するボ
ンディング・ワイヤや入出力ピンなどの伝送路における
インピーダンスのばらつきなどによって、せっかく終端
抵抗を設けても、所期のインピーダンス整合を得ること
ができない場合があるなど、種々の問題があることを本
発明者は見出した。
本発明の目的は、実装密度を向上させることが可能な
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明の他の目的は、入出力ピンなどの特性のばらつ
きに影響されることなく、インピーダンス整合を効果的
に実現することが可能な半導体装置を提供することにあ
る。
きに影響されることなく、インピーダンス整合を効果的
に実現することが可能な半導体装置を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、能動素子が形成された第１のペレットの上
に受動素子が形成された第２のペレットを搭載した構造
の半導体装置を提供するものである。
に受動素子が形成された第２のペレットを搭載した構造
の半導体装置を提供するものである。
上記した手段によれば、たとえば、終端抵抗などの受
動素子が形成された第２のペレットが、能動素子が形成
された第１のペレットの上に配置されるので全体の投影
面積が大幅に減少し、従来のように外部に終端抵抗を別
個に設ける場合に比較して、実装に要する面積が低減さ
れ、半導体装置の実装密度を向上させることができる。
動素子が形成された第２のペレットが、能動素子が形成
された第１のペレットの上に配置されるので全体の投影
面積が大幅に減少し、従来のように外部に終端抵抗を別
個に設ける場合に比較して、実装に要する面積が低減さ
れ、半導体装置の実装密度を向上させることができる。
また、終端抵抗などの受動素子が形成された第２のペ
レットと能動素子が形成された第１のペレットとの距離
が近いので、両者の間に介在する信号伝送路などにおけ
る特性のばらつきの影響が最小限に押さえられ、終端抵
抗などの受動素子が形成された第２のペレットによる、
能動素子が形成された第１のペレットと外部とのインピ
ーダンス整合を効果的に行わせることができる。
レットと能動素子が形成された第１のペレットとの距離
が近いので、両者の間に介在する信号伝送路などにおけ
る特性のばらつきの影響が最小限に押さえられ、終端抵
抗などの受動素子が形成された第２のペレットによる、
能動素子が形成された第１のペレットと外部とのインピ
ーダンス整合を効果的に行わせることができる。
第１図は本発明の一実施例である半導体装置の断面図
である。
である。
本実施例の半導体装置は、いわゆるピン・グリッド・
アレイ型の封止形態を呈している。
アレイ型の封止形態を呈している。
すなわち、セラミックスやガラス繊維強化樹脂などか
らなり、底面に複数の入出力ピン1aが垂直に突設された
パッケージベース１の上部中央には、第１のペレット２
が、たとえば、樹脂や低融点金属およびそれらの合金な
どからなる接合材層３を介して固着されている。
らなり、底面に複数の入出力ピン1aが垂直に突設された
パッケージベース１の上部中央には、第１のペレット２
が、たとえば、樹脂や低融点金属およびそれらの合金な
どからなる接合材層３を介して固着されている。
パッケージベース１において第１のペレット２を取り
囲む領域には、個々の入出力ピン1aに個別に接続された
複数の配線構造1bが形成されている。
囲む領域には、個々の入出力ピン1aに個別に接続された
複数の配線構造1bが形成されている。
この配線構造1bは、たとえば高融点金属のペーストを
スクリーン印刷した後に焼成したり、金属箔をフォトリ
ソグラフィによって所定のパターンにすることにより形
成されている。
スクリーン印刷した後に焼成したり、金属箔をフォトリ
ソグラフィによって所定のパターンにすることにより形
成されている。
第１のペレット２は、たとえばシリコンなどの半導体
で構成されており、その内部には、フォトリソグラフィ
などによって形成された図示しないトランジスタなどの
能動素子などを組み合わせることによって図示しない論
理集積回路などが形成されている。
で構成されており、その内部には、フォトリソグラフィ
などによって形成された図示しないトランジスタなどの
能動素子などを組み合わせることによって図示しない論
理集積回路などが形成されている。
さらに、第１のペレット２の上面の周辺部には、内部
に形成された図示しないトランジスタなどの能動素子か
らなる論理集積回路と外部との入出力信号の授受を行う
ための複数の入出力電極2aが配設されており、各々の入
出力電極2aは、たとえば金属などの導体からなる複数の
ボンディング・ワイヤ４を介してパッケージベース１の
複数の配線構造1bに、すなわち入出力ピン1aに電気的に
接続されている。
に形成された図示しないトランジスタなどの能動素子か
らなる論理集積回路と外部との入出力信号の授受を行う
ための複数の入出力電極2aが配設されており、各々の入
出力電極2aは、たとえば金属などの導体からなる複数の
ボンディング・ワイヤ４を介してパッケージベース１の
複数の配線構造1bに、すなわち入出力ピン1aに電気的に
接続されている。
この場合、第１のペレット１の上面には、複数の前記
入出力2aの各々に接続され同電位にされた図示しない複
数の接続電極が設けられ、この接続電極の各々には、複
数の導体バンプ５が必要に応じて突設されており、対向
面に図示しない接続電極が形成された第２のペレット６
が、当該導体バンプ５を介して、いわゆるフリップ・チ
ップ・ボンディングによって搭載されている。
入出力2aの各々に接続され同電位にされた図示しない複
数の接続電極が設けられ、この接続電極の各々には、複
数の導体バンプ５が必要に応じて突設されており、対向
面に図示しない接続電極が形成された第２のペレット６
が、当該導体バンプ５を介して、いわゆるフリップ・チ
ップ・ボンディングによって搭載されている。
この第２のペレット６は、たとえば第１のペレット２
と同系の物質であるシリコンなどで構成されているとと
もに、その一側面には、前記の図示しない接続電極に接
続され、たとえば、厚膜または薄膜技術などによって形
成された、厚膜抵抗素子，厚膜容量素子，薄膜抵抗素
子，薄膜容量素子などからなる受動素子6aが配設されて
おり、必要に応じて設けられた前記バンプ５を介して、
任意の入出力電極2aに接続されている。
と同系の物質であるシリコンなどで構成されているとと
もに、その一側面には、前記の図示しない接続電極に接
続され、たとえば、厚膜または薄膜技術などによって形
成された、厚膜抵抗素子，厚膜容量素子，薄膜抵抗素
子，薄膜容量素子などからなる受動素子6aが配設されて
おり、必要に応じて設けられた前記バンプ５を介して、
任意の入出力電極2aに接続されている。
また、厚膜抵抗素子，厚膜容量素子，薄膜抵抗素子，
薄膜容量素子などからなる受動素子6aは、第２のペレッ
トが第１のペレット２にボンディングされる前に、レー
ザ・トリミングなどによって抵抗値や容量値などが所望
の値に適宜調整されるものである。
薄膜容量素子などからなる受動素子6aは、第２のペレッ
トが第１のペレット２にボンディングされる前に、レー
ザ・トリミングなどによって抵抗値や容量値などが所望
の値に適宜調整されるものである。
そして、この第２のペレット６に形成され、第１のペ
レット２の複数の入出力電極2aに必要に応じて接続され
る受動素子６によって、第２のペレット２に接続される
ボンディング・ワイヤ4,配線構造1b,入出力ピン1aなど
の信号伝送路におけるインピーダンスが適宜調整され、
たとえば、入出力ピン1aを介して図示しない実装基板に
装着される際のインピーダンス整合が実現されるもので
ある。
レット２の複数の入出力電極2aに必要に応じて接続され
る受動素子６によって、第２のペレット２に接続される
ボンディング・ワイヤ4,配線構造1b,入出力ピン1aなど
の信号伝送路におけるインピーダンスが適宜調整され、
たとえば、入出力ピン1aを介して図示しない実装基板に
装着される際のインピーダンス整合が実現されるもので
ある。
さらに、第２のペレット６および第１のペレット２の
周囲には、当該第２のペレット６と第１のペレット23と
の対向部の空間に充満されるとともに、ボンディング・
ワイヤ４などを包囲するように樹脂７が被着されてい
る。
周囲には、当該第２のペレット６と第１のペレット23と
の対向部の空間に充満されるとともに、ボンディング・
ワイヤ４などを包囲するように樹脂７が被着されてい
る。
また、パッケージベース１には、該パッケージベース
１に搭載された第１のペレット２および第２のペレット
６などを外部から遮断して収容するキャップ８が、たと
えば低融点ガラス、低融点金属およびその合金、樹脂な
どの封止材９を介して封着され、パッケージベース１と
ともにいわゆるピン・グリッド・アレイ型のパッケージ
を構成している。
１に搭載された第１のペレット２および第２のペレット
６などを外部から遮断して収容するキャップ８が、たと
えば低融点ガラス、低融点金属およびその合金、樹脂な
どの封止材９を介して封着され、パッケージベース１と
ともにいわゆるピン・グリッド・アレイ型のパッケージ
を構成している。
ここで、本実施例の半導体装置では、第１のペレット
２に形成された図示しないトランジスタなどの能動素子
からなる論理集積回路などと外部とのインピーダンス整
合をとるための受動素子6aが、当該第１のペレット２に
搭載された第２のペレット６に形成されているので、た
とえば、実装時に、パッケージベース１およびキャップ
８などで構成されるパッケージの外部に個別に終端抵抗
などの受動素子を配置する場合に比較して、実装基板を
占有する面積を大幅に低減することができ、実装密度を
向上させることができる。
２に形成された図示しないトランジスタなどの能動素子
からなる論理集積回路などと外部とのインピーダンス整
合をとるための受動素子6aが、当該第１のペレット２に
搭載された第２のペレット６に形成されているので、た
とえば、実装時に、パッケージベース１およびキャップ
８などで構成されるパッケージの外部に個別に終端抵抗
などの受動素子を配置する場合に比較して、実装基板を
占有する面積を大幅に低減することができ、実装密度を
向上させることができる。
また、第１のペレット２に形成された図示しない能動
素子の入出力電極2aと、第２のペレット６に形成された
能動素子6aとが極めて近い位置にあるため、従来では回
避できなかった、両者の間に介在するポンディング・ワ
イヤや外部接続端子などに起因するインピーダンスのば
らつきも改善され、能動素子6aによる第１のペレット２
に形成された図示しないい能動素子の外部とのインピー
ダンス整合の実現を効果的に行うことができる。
素子の入出力電極2aと、第２のペレット６に形成された
能動素子6aとが極めて近い位置にあるため、従来では回
避できなかった、両者の間に介在するポンディング・ワ
イヤや外部接続端子などに起因するインピーダンスのば
らつきも改善され、能動素子6aによる第１のペレット２
に形成された図示しないい能動素子の外部とのインピー
ダンス整合の実現を効果的に行うことができる。
さらに、第１のペレット２と第２のペレット６とが、
たとえばシリコン半導体などの同系の物質で構成されて
いるので、両者の熱膨張率の差異に起因して導体バンプ
５の接合部などに作用する熱応力を低減することがで
き、半導体装置の動作の信頼性を向上させることができ
る。
たとえばシリコン半導体などの同系の物質で構成されて
いるので、両者の熱膨張率の差異に起因して導体バンプ
５の接合部などに作用する熱応力を低減することがで
き、半導体装置の動作の信頼性を向上させることができ
る。
また、第１のペレット２と第２のペレット６との間に
樹脂７が充満されていることにより、導体バンプ５およ
び接続電極の耐蝕性が向上し、半導体装置の動作の信頼
性を向上させることができる。
樹脂７が充満されていることにより、導体バンプ５およ
び接続電極の耐蝕性が向上し、半導体装置の動作の信頼
性を向上させることができる。
このように本実施例においては以下の効果を得ること
ができる。
ができる。
（１）．論理集積回路などを構成するトランジスタなど
の能動素子が形成された第１のペレット２の上に、当該
能動素子と外部とのインピーダンス整合をとるための受
動素子6aが形成された第２のペレット６をフリップ・チ
ップ・ボンディングによって搭載した構造であるため、
たとえば、実装時に、パッケージベース１およびキャッ
プ８などで構成されるパッケージの外部に個別に抵抗な
どの受動素子を配置する場合に比較して、実装基板を占
有する面積を大幅に低減することができ、実装密度を向
上させることができる。
の能動素子が形成された第１のペレット２の上に、当該
能動素子と外部とのインピーダンス整合をとるための受
動素子6aが形成された第２のペレット６をフリップ・チ
ップ・ボンディングによって搭載した構造であるため、
たとえば、実装時に、パッケージベース１およびキャッ
プ８などで構成されるパッケージの外部に個別に抵抗な
どの受動素子を配置する場合に比較して、実装基板を占
有する面積を大幅に低減することができ、実装密度を向
上させることができる。
また、第１のペレット２に形成された能動素子の入出
力電極2aと、第２のペレット６に形成された受動素子6a
とが極めて近いため、従来では回避できなかった、両者
の間に介在するポンディング・ワイヤや外部接続端子な
どに起因するインピーダンスのばらつきも改善され、受
動素子6aによる第１のペレット２に形成された図示しな
い能動素子の外部とのインピーダンス整合の実現を効果
的に行うことができる。
力電極2aと、第２のペレット６に形成された受動素子6a
とが極めて近いため、従来では回避できなかった、両者
の間に介在するポンディング・ワイヤや外部接続端子な
どに起因するインピーダンスのばらつきも改善され、受
動素子6aによる第１のペレット２に形成された図示しな
い能動素子の外部とのインピーダンス整合の実現を効果
的に行うことができる。
（２）．第１のペレット２とこの第１のペレット２にフ
リップ・チップ・ボンディングされる第２のペレット６
とを同系の物質で構成することにより、両者の熱膨張率
の差異に起因して導体バンプ５の接合部などに作用する
熱応力を低減することができ、導体バンプ５の不時の剥
離などが回避され、半導体装置の動作の信頼性を向上さ
せることができる。
リップ・チップ・ボンディングされる第２のペレット６
とを同系の物質で構成することにより、両者の熱膨張率
の差異に起因して導体バンプ５の接合部などに作用する
熱応力を低減することができ、導体バンプ５の不時の剥
離などが回避され、半導体装置の動作の信頼性を向上さ
せることができる。
（３）．第１のペレット２と第２のペレット６との間に
樹脂７が充満されていることにより、導体バンプ56およ
び接続電極の耐腐蝕性が向上し、半導体装置の動作の信
頼性を向上させることができる。
樹脂７が充満されていることにより、導体バンプ56およ
び接続電極の耐腐蝕性が向上し、半導体装置の動作の信
頼性を向上させることができる。
（４）．前記（１）〜（３）の結果、極めて高速な動作
を行う論理集積回路などからなる半導体装置における生
産性が向上する。
を行う論理集積回路などからなる半導体装置における生
産性が向上する。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、第２のペレットの材質としては、シリコン
などに限らず、セラミックス，サファイアなどいかなる
ものであってもよい。
などに限らず、セラミックス，サファイアなどいかなる
ものであってもよい。
また、封止形態としては、実施例のようなピン・グリ
ッド・アレイなどに限らず、フラット・パッケージ，デ
ユアル・イン・ライン・パッケージなどいかなる封止形
態であってもよいことは言うまでもない。
ッド・アレイなどに限らず、フラット・パッケージ，デ
ユアル・イン・ライン・パッケージなどいかなる封止形
態であってもよいことは言うまでもない。
さらに、第１のペレットの入出力電極とパンケージ・
ベースとを接続する方式としては、ポンディング・ワイ
ヤを用いるワイヤ・ボンディング方式に限らず、第１の
ペレットをパッケージベースにフリップチップボンディ
ングしてもよく、さらにTABリードなどによるテープ・
オートメイテド・ボンディングなどいかなる方式であっ
てもよい。
ベースとを接続する方式としては、ポンディング・ワイ
ヤを用いるワイヤ・ボンディング方式に限らず、第１の
ペレットをパッケージベースにフリップチップボンディ
ングしてもよく、さらにTABリードなどによるテープ・
オートメイテド・ボンディングなどいかなる方式であっ
てもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である能動素子と外部と
のインピーダンス整合をとるための受動素子の実装技術
に要した場合について説明したが、これに限定されるも
のではなく、一般の半導体装置の実装技術に広く適用で
きる。
明をその背景となった利用分野である能動素子と外部と
のインピーダンス整合をとるための受動素子の実装技術
に要した場合について説明したが、これに限定されるも
のではなく、一般の半導体装置の実装技術に広く適用で
きる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、能動素子が形成された第１のペレットの上
に受動素子が形成された第２のペレットを搭載したの
で、たとえば、終端抵抗などの受動素子が形成された第
２のペレットが、能動素子が形成された第１のペレット
の上に配置され全体の投影面積が大幅に減少するので、
従来のように外部に終端抵抗を個別に設ける場合に比較
して、実装に要する面積が低減され、能動素子が形成さ
れた第１のペレットなどからなる半導体装置の実装密度
を向上させることができる。
に受動素子が形成された第２のペレットを搭載したの
で、たとえば、終端抵抗などの受動素子が形成された第
２のペレットが、能動素子が形成された第１のペレット
の上に配置され全体の投影面積が大幅に減少するので、
従来のように外部に終端抵抗を個別に設ける場合に比較
して、実装に要する面積が低減され、能動素子が形成さ
れた第１のペレットなどからなる半導体装置の実装密度
を向上させることができる。
また、終端抵抗などの受動素子が形成された第２のペ
レットと能動素子が形成された第１のペレットとの距離
が近いので、両者の間に介在する信号伝送路などにおけ
る特性のばらつきの影響が最小限に押えられ、終端抵抗
などの受動素子が形成された第２のペレットによる、能
動素子が形成された第１のペレットと外部とのインピー
ダンス整合を効果的に行わせることができる。
レットと能動素子が形成された第１のペレットとの距離
が近いので、両者の間に介在する信号伝送路などにおけ
る特性のばらつきの影響が最小限に押えられ、終端抵抗
などの受動素子が形成された第２のペレットによる、能
動素子が形成された第１のペレットと外部とのインピー
ダンス整合を効果的に行わせることができる。
第１図は、本発明の一実施例である半導体装置の断面図
である。 １……パッケージベース、1a……入出力ピン、1b……配
線構造、２……第１のペレット、2a……入出力電極、３
……接合材層、４……ポンディング・ワイヤ、５……導
体バンプ、６……第２のペレット、6a……受動素子、７
……樹脂、８……キャップ、９……封着材。
である。 １……パッケージベース、1a……入出力ピン、1b……配
線構造、２……第１のペレット、2a……入出力電極、３
……接合材層、４……ポンディング・ワイヤ、５……導
体バンプ、６……第２のペレット、6a……受動素子、７
……樹脂、８……キャップ、９……封着材。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤崎 博 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 樫村 弘信 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大塚 寛治 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 審査官 中澤 登 (56)参考文献 特開 昭62−172785（ＪＰ，Ａ) 特開 昭59−52859（ＪＰ，Ａ) 特開 昭60−202983（ＪＰ，Ａ) 特開 昭61−208257（ＪＰ，Ａ) 特開 平１−228202（ＪＰ，Ａ) 実開 昭58−51527（ＪＰ，Ｕ)
Claims (7)
- 【請求項１】能動素子が形成された第１のペレットの上
に受動素子が形成された第２のペレットを搭載したこと
を特徴とする半導体装置。 - 【請求項２】前記第２のペレットは、前記第１のペレッ
トの側に突設された複数の導体バンプを介して、当該第
１のペレットにフリップ・チップ・ボンディングされて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - 【請求項３】前記第２のペレットに形成された受動素子
は、該ペレットの一側面に形成された薄膜素子または厚
膜素子からなることを特徴とする特許請求の範囲第１項
記載の半導体装置。 - 【請求項４】前記第１のペレットと第２のペレットは同
系の物質からなることを特徴とする特許請求の範囲第１
項記載の半導体装置 - 【請求項５】前記導体バンプは、前記第１のペレットに
設けられ、前記能動素子と外部とを接続する入出力電極
と同電位にされていることを特徴とする特許請求の範囲
第１項記載の半導体装置 - 【請求項６】前記第１のペレットと第２のペレットとの
接続部および該第１のペレットにおける前記入出力電極
が樹脂によって包囲されていることを特徴とする特許請
求の範囲第１項記載の半導体装置。 - 【請求項７】前記第２のペレットの受動素子により、前
記第１のペレットと外部とにおけるインピーダンス整合
が行われることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295243A JP2541586B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295243A JP2541586B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137662A JPH01137662A (ja) | 1989-05-30 |
| JP2541586B2 true JP2541586B2 (ja) | 1996-10-09 |
Family
ID=17818069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295243A Expired - Fee Related JP2541586B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541586B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068621A (ja) | 1999-06-21 | 2001-03-16 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-11-25 JP JP62295243A patent/JP2541586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137662A (ja) | 1989-05-30 |
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