JPH06326211A - 半導体パッケージと回路基板およびそれを用いた電子機器 - Google Patents
半導体パッケージと回路基板およびそれを用いた電子機器Info
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Abstract
(57)【要約】
【目的】半導体パッケージにおいて高信頼度化、高密度
化、および低コスト化を同時に達成する。 【構成】半導体パッケージの回路基板上にフェースダウ
ンで半導体を搭載する半導体パッケージにおいて、パッ
ケージ回路基板の半導体チップの搭載部の周辺および内
部に回路を設けると共に、上記回路基板の半導体チップ
搭載部の内部に貫通孔を設ける構成とする。
化、および低コスト化を同時に達成する。 【構成】半導体パッケージの回路基板上にフェースダウ
ンで半導体を搭載する半導体パッケージにおいて、パッ
ケージ回路基板の半導体チップの搭載部の周辺および内
部に回路を設けると共に、上記回路基板の半導体チップ
搭載部の内部に貫通孔を設ける構成とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージまたは
回路基板に係り、特に信頼性が高く、高密度で、かつ低
コストの半導体パッケージまたは回路基板もしくはこれ
らを用いて作製した高密度の電子モジュールおよび小形
で高性能の電子機器に関する。
回路基板に係り、特に信頼性が高く、高密度で、かつ低
コストの半導体パッケージまたは回路基板もしくはこれ
らを用いて作製した高密度の電子モジュールおよび小形
で高性能の電子機器に関する。
【０００２】
【従来の技術】現在、半導体パッケージとしては気密封
止型、モールド型が主流であり、また、特開平３ー４１
１４６号公報に示されるように、ベアチップをフェース
ダウンで基板に搭載して、チップと基板間を樹脂接着す
る方式が提案されている。上記気密封止型は、信頼性は
高いが気密封止の工程が複雑であり、低コスト化に適さ
ない。また、上記モールド型は、ＱＦＰ（Quad Flat Pa
ckage）等の端子をパッケージ外周部に配置する方式が
採用されており、低コストではあるが大形となり高密度
実装には適さない。また、上記ベアチップをフェースダ
ウンで回路基板に搭載する方式は、半導体パッケージ技
術としても適用できるが、ベアチップと回路基板との微
細接続の制御が難しい上、その微細接続の狭い隙間に樹
脂を均一性良く、しかもボイドレスで注入することが極
めて困難であり、その結果、生産性が低く、低コスト化
に適さないという問題があった。
止型、モールド型が主流であり、また、特開平３ー４１
１４６号公報に示されるように、ベアチップをフェース
ダウンで基板に搭載して、チップと基板間を樹脂接着す
る方式が提案されている。上記気密封止型は、信頼性は
高いが気密封止の工程が複雑であり、低コスト化に適さ
ない。また、上記モールド型は、ＱＦＰ（Quad Flat Pa
ckage）等の端子をパッケージ外周部に配置する方式が
採用されており、低コストではあるが大形となり高密度
実装には適さない。また、上記ベアチップをフェースダ
ウンで回路基板に搭載する方式は、半導体パッケージ技
術としても適用できるが、ベアチップと回路基板との微
細接続の制御が難しい上、その微細接続の狭い隙間に樹
脂を均一性良く、しかもボイドレスで注入することが極
めて困難であり、その結果、生産性が低く、低コスト化
に適さないという問題があった。
【０００３】
【発明が解決しようとする課題】上述したごとく、従来
技術においては、半導体パッケージの高信頼度化、高密
度化および低コスト化を同時に満足させることが困難で
あった。
技術においては、半導体パッケージの高信頼度化、高密
度化および低コスト化を同時に満足させることが困難で
あった。
【０００４】本発明の目的は、上記従来技術における問
題点を解消するものであって、信頼性が高く、高密度
で、かつ低コストの半導体パッケージまたは回路基板も
しくはこれらを用いて構成した高密度の電子モジュール
および小形で高性能の電子機器を提供することにある。
題点を解消するものであって、信頼性が高く、高密度
で、かつ低コストの半導体パッケージまたは回路基板も
しくはこれらを用いて構成した高密度の電子モジュール
および小形で高性能の電子機器を提供することにある。
【０００５】
【課題を解決するための手段】上記本発明の目的を達成
するために、半導体パッケージの回路基板上にフェース
ダウンで半導体チップを搭載する半導体パッケケージに
おいて、上記回路基板の半導体チップ搭載部の周辺およ
びその内部に回路を設けると共に、上記半導体チップ搭
載部の回路基板の内部に貫通孔を少なくとも１個設けた
構造とするものである。また本発明は、半導体パッケー
ジもしくは半導体チップをフェースダウンで搭載する回
路基板において、該回路基板の半導体パッケージもしく
は半導体チップ搭載部の周辺およびその内部に回路を設
けると共に、上記半導体パッケージもしくは半導体チッ
プ搭載部の回路基板の内部に少なくとも１個の貫通孔を
設けた構造の回路基板とするものである。そして、上記
回路基板の内部に設けた少なくとも１個の貫通孔から樹
脂の注入、あるいは樹脂の注入時に脱気することによ
り、半導体チップまたは半導体パッケージと上記回路基
板との接着、半導体チップの樹脂封止、もしくは半導体
チップまたは半導体パッケージを保護するのための保護
膜を形成した半導体パッケージもしくは回路基板とする
ものである。上記の半導体パッケージまたは回路基板に
おいて、回路基板の内部に設けた少なくとも１個の貫通
孔から樹脂を注入し、半導体チップ周辺にセットした型
枠内に樹脂を充填して半導体チップまたは半導体パッケ
ージを樹脂モールドすることもできる。また、上記の半
導体パッケージまたは回路基板において、樹脂の注入時
または樹脂注入時の脱気の際に、半導体チップまたは半
導体パッケージの背面に放熱を促進する作用を有する良
熱伝導体を取付けることもできる。さらに、上記半導体
パッケージまたは上記回路基板の製造課程において、回
路基板の内部に設けた少なくとも１個の貫通孔の位置を
基準にして、上記回路基板と半導体チップまたは半導体
パッケージ間の距離を計測もしくは制御することが可能
であり、寸法精度に優れた信頼性の高い半導体パッケー
ジまたは回路基板を容易に作製することができる。ま
た、本発明の半導体パッケージまたは半導体パッケージ
を搭載した回路基板において、半導体パッケージの接続
端子もしくは接続パッドをエリアアレイ状に構成して高
密度化をはかることができる。さらに本発明は、上記半
導体パッケージまたは回路基板を用いて高密度の電子モ
ジュールを構成することができ、この電子モジュールを
組み合わせることにより小形で高性能の電子機器を実現
することが可能となる。
するために、半導体パッケージの回路基板上にフェース
ダウンで半導体チップを搭載する半導体パッケケージに
おいて、上記回路基板の半導体チップ搭載部の周辺およ
びその内部に回路を設けると共に、上記半導体チップ搭
載部の回路基板の内部に貫通孔を少なくとも１個設けた
構造とするものである。また本発明は、半導体パッケー
ジもしくは半導体チップをフェースダウンで搭載する回
路基板において、該回路基板の半導体パッケージもしく
は半導体チップ搭載部の周辺およびその内部に回路を設
けると共に、上記半導体パッケージもしくは半導体チッ
プ搭載部の回路基板の内部に少なくとも１個の貫通孔を
設けた構造の回路基板とするものである。そして、上記
回路基板の内部に設けた少なくとも１個の貫通孔から樹
脂の注入、あるいは樹脂の注入時に脱気することによ
り、半導体チップまたは半導体パッケージと上記回路基
板との接着、半導体チップの樹脂封止、もしくは半導体
チップまたは半導体パッケージを保護するのための保護
膜を形成した半導体パッケージもしくは回路基板とする
ものである。上記の半導体パッケージまたは回路基板に
おいて、回路基板の内部に設けた少なくとも１個の貫通
孔から樹脂を注入し、半導体チップ周辺にセットした型
枠内に樹脂を充填して半導体チップまたは半導体パッケ
ージを樹脂モールドすることもできる。また、上記の半
導体パッケージまたは回路基板において、樹脂の注入時
または樹脂注入時の脱気の際に、半導体チップまたは半
導体パッケージの背面に放熱を促進する作用を有する良
熱伝導体を取付けることもできる。さらに、上記半導体
パッケージまたは上記回路基板の製造課程において、回
路基板の内部に設けた少なくとも１個の貫通孔の位置を
基準にして、上記回路基板と半導体チップまたは半導体
パッケージ間の距離を計測もしくは制御することが可能
であり、寸法精度に優れた信頼性の高い半導体パッケー
ジまたは回路基板を容易に作製することができる。ま
た、本発明の半導体パッケージまたは半導体パッケージ
を搭載した回路基板において、半導体パッケージの接続
端子もしくは接続パッドをエリアアレイ状に構成して高
密度化をはかることができる。さらに本発明は、上記半
導体パッケージまたは回路基板を用いて高密度の電子モ
ジュールを構成することができ、この電子モジュールを
組み合わせることにより小形で高性能の電子機器を実現
することが可能となる。
【０００６】
【作用】半導体パッケージにおいて、半導体チップ搭載
部の回路基板にも配線を形成すると共に、パッケージの
接続部あるいは接続パッドを形成することにより、半導
体パッケージを大幅に小形化、高密度化することが可能
となる。そして、半導体パッケージもしくは半導体チッ
プをフェースダウンで搭載する回路基板の半導体パッケ
ージもしくは半導体チップ搭載部の周辺およびその内部
に回路を設け、かつ半導体パッケージもしくは半導体チ
ップ搭載部の回路基板の内部に設けた少なくとも１個の
貫通孔は、次に示す多種の機能を持つ。 （１）半導体チップと回路基板間の接続間隔の計測また
は制御ができる。これにより、半導体チップと回路基板
間の接続間隔を一定にすることが可能となり、接続の精
度が向上し信頼性が高くなる。 （２）半導体チップと回路基板間に、接着または封止の
ための樹脂を半導体チップ周辺から注入した場合に脱気
作用がある。これにより、樹脂が均一でしかもボイドの
無い状態で注入することができるため、接着または封止
の効果が向上し高品質の半導体パッケージが得られ信頼
性が向上する。さらに、脱気孔が無い場合よりも樹脂の
流動、脱気が速いため樹脂膜の形成が早くできる。ま
た、脱気孔よりガスを吸引することにより脱気および樹
脂膜の形成を早めることが可能となる。 （３）半導体チップと回路基板間に、接着または封止の
ための樹脂を注入するための注入孔とすることができ
る。この作用は、上記（２）と同様であり、貫通孔から
の樹脂の注入により、気泡を半導体チップ下部から周辺
に押し出すことができるので、ボイドの無い状態で回路
基板と半導体チップ間、さらには半導体チップ周辺を覆
うことができ接着または樹脂封止の効果が向上する。ま
た、上記（２）、（３）に示す樹脂の注入または樹脂の
脱気の際に、半導体チップまたは半導体パッケージの背
面に放熱を促進するための良熱伝導体を取り付けること
により冷却が促進され、半導体パッケージの製造工程を
いっそう簡略化することができる。さらに、半導体パッ
ケージの接続端子あるいは接続パッドをエリアアレイ状
に配列させることにより、周辺パッドの場合と比較して
半導体パッケージの小形化が可能となる。また、上記の
関係は半導体チップまたは半導体パッケージを回路基板
に搭載する場合においてもそのまま適用することができ
る。
部の回路基板にも配線を形成すると共に、パッケージの
接続部あるいは接続パッドを形成することにより、半導
体パッケージを大幅に小形化、高密度化することが可能
となる。そして、半導体パッケージもしくは半導体チッ
プをフェースダウンで搭載する回路基板の半導体パッケ
ージもしくは半導体チップ搭載部の周辺およびその内部
に回路を設け、かつ半導体パッケージもしくは半導体チ
ップ搭載部の回路基板の内部に設けた少なくとも１個の
貫通孔は、次に示す多種の機能を持つ。 （１）半導体チップと回路基板間の接続間隔の計測また
は制御ができる。これにより、半導体チップと回路基板
間の接続間隔を一定にすることが可能となり、接続の精
度が向上し信頼性が高くなる。 （２）半導体チップと回路基板間に、接着または封止の
ための樹脂を半導体チップ周辺から注入した場合に脱気
作用がある。これにより、樹脂が均一でしかもボイドの
無い状態で注入することができるため、接着または封止
の効果が向上し高品質の半導体パッケージが得られ信頼
性が向上する。さらに、脱気孔が無い場合よりも樹脂の
流動、脱気が速いため樹脂膜の形成が早くできる。ま
た、脱気孔よりガスを吸引することにより脱気および樹
脂膜の形成を早めることが可能となる。 （３）半導体チップと回路基板間に、接着または封止の
ための樹脂を注入するための注入孔とすることができ
る。この作用は、上記（２）と同様であり、貫通孔から
の樹脂の注入により、気泡を半導体チップ下部から周辺
に押し出すことができるので、ボイドの無い状態で回路
基板と半導体チップ間、さらには半導体チップ周辺を覆
うことができ接着または樹脂封止の効果が向上する。ま
た、上記（２）、（３）に示す樹脂の注入または樹脂の
脱気の際に、半導体チップまたは半導体パッケージの背
面に放熱を促進するための良熱伝導体を取り付けること
により冷却が促進され、半導体パッケージの製造工程を
いっそう簡略化することができる。さらに、半導体パッ
ケージの接続端子あるいは接続パッドをエリアアレイ状
に配列させることにより、周辺パッドの場合と比較して
半導体パッケージの小形化が可能となる。また、上記の
関係は半導体チップまたは半導体パッケージを回路基板
に搭載する場合においてもそのまま適用することができ
る。
【０００７】
【実施例】以下に本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。 〈実施例１〉図１は、本実施例で作製した半導体パッケ
ージの断面構成を示す模式図である。半導体チップ１
は、１２ｍｍ角のＭＰＵ（Micro Processing Unit）で
あり、４８０本の端子をエリアアレイ状に回路面に配置
してある。具体的には、０.５ｍｍの格子の交点に４８
０個の端子を配置し、そこにＳｎ／Ａｇ系の半導体チッ
プ接続用はんだボール２を取り付けている。このＭＰＵ
の回路表面は、端子を除いて２層の絶縁膜に被覆されて
いる。このＭＰＵを、フェースダウンで半導体パッケー
ジ用回路基板３に接続する。上記の回路基板３は、図２
に示すような外観になっており、中央部に孔径０.５ｍ
ｍの貫通孔４があり、そのすぐ傍から回路が形成されて
いる。回路は６層のアルミナ多層基板で作製したもので
あり、表面には半導体チップ接続用パッド６があり、図
１に示すごとく、半導体チップ１とＳｎ／Ａｇ系の半導
体チップ接続用はんだボール２で接続される。半導体パ
ッケージ用回路基板３の裏面には、マザーボードと接続
のためのＰｂ／Ｓｎ系の半導体パッケージ接続用はんだ
ボール５を持っている。 上記の回路基板３の大きさは
約３０ｍｍ角であり、 １.２７ｍｍの格子の交点に半導
体パッケージ接続用はんだボール５が配置されている。
この半導体パッケージは、半導体チップ１を回路基板３
にフェースダウンで接続するが、この課程で約２６０℃
に加熱してはんだボール２を溶かして半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
この時の接続は、貫通孔４の位置を基準にして半導体チ
ップ１と回路基板３との間隔を測定し、その間隔が所定
範囲内に入ることで接続完了とした。
さらに詳細に説明する。 〈実施例１〉図１は、本実施例で作製した半導体パッケ
ージの断面構成を示す模式図である。半導体チップ１
は、１２ｍｍ角のＭＰＵ（Micro Processing Unit）で
あり、４８０本の端子をエリアアレイ状に回路面に配置
してある。具体的には、０.５ｍｍの格子の交点に４８
０個の端子を配置し、そこにＳｎ／Ａｇ系の半導体チッ
プ接続用はんだボール２を取り付けている。このＭＰＵ
の回路表面は、端子を除いて２層の絶縁膜に被覆されて
いる。このＭＰＵを、フェースダウンで半導体パッケー
ジ用回路基板３に接続する。上記の回路基板３は、図２
に示すような外観になっており、中央部に孔径０.５ｍ
ｍの貫通孔４があり、そのすぐ傍から回路が形成されて
いる。回路は６層のアルミナ多層基板で作製したもので
あり、表面には半導体チップ接続用パッド６があり、図
１に示すごとく、半導体チップ１とＳｎ／Ａｇ系の半導
体チップ接続用はんだボール２で接続される。半導体パ
ッケージ用回路基板３の裏面には、マザーボードと接続
のためのＰｂ／Ｓｎ系の半導体パッケージ接続用はんだ
ボール５を持っている。 上記の回路基板３の大きさは
約３０ｍｍ角であり、 １.２７ｍｍの格子の交点に半導
体パッケージ接続用はんだボール５が配置されている。
この半導体パッケージは、半導体チップ１を回路基板３
にフェースダウンで接続するが、この課程で約２６０℃
に加熱してはんだボール２を溶かして半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
この時の接続は、貫通孔４の位置を基準にして半導体チ
ップ１と回路基板３との間隔を測定し、その間隔が所定
範囲内に入ることで接続完了とした。
【０００８】〈実施例２〉図３に、本実施例で作製した
半導体パッケージの断面構成を示す。半導体チップ１
は、１５ｍｍ角のＭＰＵであり、４８０本の端子を半導
体チップ１周辺に配置してある。具体的には、端子ピッ
チ０.１ｍｍ間隔に４８０個の端子を配置し、そこにＳ
ｎ／Ａｇ系の半導体チップ接続用はんだボール２を取り
付けている。このＭＰＵの回路表面は、端子を除いて酸
化ケイ素の絶縁膜で被覆されている。このＭＰＵをフェ
ースダウンで半導体パッケージ用回路基板３に接続す
る。半導体パッケージ用回路基板３は、６層のアルミナ
多層基板により作製したものであり、外部接続のための
Ｐｂ／Ｓｎ系の半導体パッケージ接続用はんだボール５
と貫通孔４を持っている。この回路基板の大きさは約３
０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボ
ール５が配置されている。貫通孔４はＭＰＵのほぼ中央
部に形成されており、貫通孔４の孔径は約１.０ｍｍで
ある。この半導体パッケージは、半導体チップ１を回路
基板３にフェースダウンで接続するが、この課程で約２
６０℃に加熱してはんだボール２を溶かして半導体チッ
プ１と半導体パッケージ用回路基板３とを電気的に接続
する。接続されると半導体チップ１と回路基板３との間
隔が狭くなるが、このとき貫通孔４からセラミック製の
棒を挿入して、半導体チップ１と回路基板３の間隔を広
げてはんだボール２を固化させる。このようにすること
により、はんだボール２が細長い状態に保たれ、熱応力
を吸収しやすい構造となるので接続の信頼性が向上す
る。
半導体パッケージの断面構成を示す。半導体チップ１
は、１５ｍｍ角のＭＰＵであり、４８０本の端子を半導
体チップ１周辺に配置してある。具体的には、端子ピッ
チ０.１ｍｍ間隔に４８０個の端子を配置し、そこにＳ
ｎ／Ａｇ系の半導体チップ接続用はんだボール２を取り
付けている。このＭＰＵの回路表面は、端子を除いて酸
化ケイ素の絶縁膜で被覆されている。このＭＰＵをフェ
ースダウンで半導体パッケージ用回路基板３に接続す
る。半導体パッケージ用回路基板３は、６層のアルミナ
多層基板により作製したものであり、外部接続のための
Ｐｂ／Ｓｎ系の半導体パッケージ接続用はんだボール５
と貫通孔４を持っている。この回路基板の大きさは約３
０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボ
ール５が配置されている。貫通孔４はＭＰＵのほぼ中央
部に形成されており、貫通孔４の孔径は約１.０ｍｍで
ある。この半導体パッケージは、半導体チップ１を回路
基板３にフェースダウンで接続するが、この課程で約２
６０℃に加熱してはんだボール２を溶かして半導体チッ
プ１と半導体パッケージ用回路基板３とを電気的に接続
する。接続されると半導体チップ１と回路基板３との間
隔が狭くなるが、このとき貫通孔４からセラミック製の
棒を挿入して、半導体チップ１と回路基板３の間隔を広
げてはんだボール２を固化させる。このようにすること
により、はんだボール２が細長い状態に保たれ、熱応力
を吸収しやすい構造となるので接続の信頼性が向上す
る。
【０００９】〈実施例３〉図４に、本実施例で作製した
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、５２０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に５２０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は端子を除いて２層の
絶縁膜で被覆されている。このＭＰＵをフェースダウン
で半導体パッケージ用回路基板３に接続する。半導体パ
ッケージ用回路基板３は、６層のアルミナ多層基板によ
り作製したものであり、外部接続のためのＰｂ／Ｓｎ系
の半導体パッケージ接続用はんだボール５と、貫通孔
４、４′を持っている。上記の回路基板３の大きさは約
３０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだ
ボール５が配置されている。貫通孔４はＭＰＵのほぼ中
央部に、他の貫通孔４′は半導体チップ１の４隅近傍に
形成されており、孔径は約０.５ｍｍである。この半導
体パッケージは、半導体チップ１を回路基板３にフェー
スダウンで接続するが、この課程で約２６０℃に加熱し
てはんだボール２を溶かして半導体チップ１と半導体パ
ッケージ用回路基板３とを電気的に接続する。接続され
ると半導体チップ１と回路基板３との間隔が狭くなる
が、このとき貫通孔４および４′からセラミック製の棒
を挿入して、半導体チップ１と回路基板３の間隔を広げ
て、はんだボール２を固化させる。このようにすること
により、はんだボール２が細長い状態に保たれ、熱応力
を吸収しやすい構造となるので接続の信頼性を向上させ
ることができる。
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、５２０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に５２０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は端子を除いて２層の
絶縁膜で被覆されている。このＭＰＵをフェースダウン
で半導体パッケージ用回路基板３に接続する。半導体パ
ッケージ用回路基板３は、６層のアルミナ多層基板によ
り作製したものであり、外部接続のためのＰｂ／Ｓｎ系
の半導体パッケージ接続用はんだボール５と、貫通孔
４、４′を持っている。上記の回路基板３の大きさは約
３０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだ
ボール５が配置されている。貫通孔４はＭＰＵのほぼ中
央部に、他の貫通孔４′は半導体チップ１の４隅近傍に
形成されており、孔径は約０.５ｍｍである。この半導
体パッケージは、半導体チップ１を回路基板３にフェー
スダウンで接続するが、この課程で約２６０℃に加熱し
てはんだボール２を溶かして半導体チップ１と半導体パ
ッケージ用回路基板３とを電気的に接続する。接続され
ると半導体チップ１と回路基板３との間隔が狭くなる
が、このとき貫通孔４および４′からセラミック製の棒
を挿入して、半導体チップ１と回路基板３の間隔を広げ
て、はんだボール２を固化させる。このようにすること
により、はんだボール２が細長い状態に保たれ、熱応力
を吸収しやすい構造となるので接続の信頼性を向上させ
ることができる。
【００１０】〈実施例４〉図５に、本実施例で作製した
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜に被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に、２層の薄膜回路を形成したものであり、外部
接続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用は
んだボール５と貫通孔４を持っている。薄膜回路は絶縁
層をポリイミド膜で形成し、配線は表面をＮｉ膜で被覆
したＣｕ配線である。上記回路基板３の大きさは約３０
ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボー
ル５が配置されている。貫通孔４はＭＰＵのほぼ中央部
に形成されており、その孔径は約０.５ｍｍである。こ
の半導体パッケージは、半導体チップ１を回路基板３に
フェースダウンで接続するが、この課程で約２６０℃に
加熱してはんだボール２を溶かして半導体チップ１と半
導体パッケージ用回路基板３とを電気的に接続する。そ
の後、はんだボール５を約２２０℃で接続する。最後
に、貫通孔４からエポキシ系の接着用樹脂７を注入し固
化させる。以上の手法により、半導体チップ１と回路基
板３の接続の信頼性の高い半導体パッケージを作製する
ことができる。
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜に被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に、２層の薄膜回路を形成したものであり、外部
接続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用は
んだボール５と貫通孔４を持っている。薄膜回路は絶縁
層をポリイミド膜で形成し、配線は表面をＮｉ膜で被覆
したＣｕ配線である。上記回路基板３の大きさは約３０
ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボー
ル５が配置されている。貫通孔４はＭＰＵのほぼ中央部
に形成されており、その孔径は約０.５ｍｍである。こ
の半導体パッケージは、半導体チップ１を回路基板３に
フェースダウンで接続するが、この課程で約２６０℃に
加熱してはんだボール２を溶かして半導体チップ１と半
導体パッケージ用回路基板３とを電気的に接続する。そ
の後、はんだボール５を約２２０℃で接続する。最後
に、貫通孔４からエポキシ系の接着用樹脂７を注入し固
化させる。以上の手法により、半導体チップ１と回路基
板３の接続の信頼性の高い半導体パッケージを作製する
ことができる。
【００１１】〈実施例５〉図６に、本実施例で作製した
半導体パッケージの断面構成を示す。半導体チップ１
は、１５ｍｍ角のＭＰＵであり４８０本の端子をチップ
周辺に配置してある。具体的には、端子ピッチ０.１ｍ
ｍ間隔に４８０個の端子を配置し、そこにＳｎ／Ａｇ系
の半導体チップ接続用はんだボール２を取り付けてい
る。このＭＰＵの回路表面は、端子を除いて酸化ケイ素
の絶縁膜で被覆されている。このＭＰＵを、フェースダ
ウンで半導体パッケージ用回路基板３に接続する。この
半導体パッケージ用回路基板３は、６層のアルミナ多層
基板により作製したものであり、外部接続のためのＰｂ
／Ｓｎ系の半導体パッケージ接続用はんだボール５と貫
通孔４を持っている。上記回路基板３の大きさは約３０
ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボー
ル５が配置されている。貫通孔４はＭＰＵのほぼ中央部
に形成されており、その孔径は約１.０ｍｍである。こ
の半導体パッケージは、半導体チップ１を回路基板３に
フェースダウンで接続するが、この課程で約２６０℃に
加熱してはんだボール２を溶かして、半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
接続されると半導体チップ１と回路基板３との間隔が狭
くなるが、このとき貫通孔４からセラミック製の棒を挿
入して、半導体チップ１と回路基板３の間隔を広げては
んだボール２を固化させる。最後に、これを型の中にセ
ット後、貫通孔４からエポキシ系のモールド用樹脂８を
注入し固化させる。以上の手法により、半導体チップ１
と回路基板３をモールドして一体化した信頼性の高い半
導体パッケージを作製することができる。
半導体パッケージの断面構成を示す。半導体チップ１
は、１５ｍｍ角のＭＰＵであり４８０本の端子をチップ
周辺に配置してある。具体的には、端子ピッチ０.１ｍ
ｍ間隔に４８０個の端子を配置し、そこにＳｎ／Ａｇ系
の半導体チップ接続用はんだボール２を取り付けてい
る。このＭＰＵの回路表面は、端子を除いて酸化ケイ素
の絶縁膜で被覆されている。このＭＰＵを、フェースダ
ウンで半導体パッケージ用回路基板３に接続する。この
半導体パッケージ用回路基板３は、６層のアルミナ多層
基板により作製したものであり、外部接続のためのＰｂ
／Ｓｎ系の半導体パッケージ接続用はんだボール５と貫
通孔４を持っている。上記回路基板３の大きさは約３０
ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボー
ル５が配置されている。貫通孔４はＭＰＵのほぼ中央部
に形成されており、その孔径は約１.０ｍｍである。こ
の半導体パッケージは、半導体チップ１を回路基板３に
フェースダウンで接続するが、この課程で約２６０℃に
加熱してはんだボール２を溶かして、半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
接続されると半導体チップ１と回路基板３との間隔が狭
くなるが、このとき貫通孔４からセラミック製の棒を挿
入して、半導体チップ１と回路基板３の間隔を広げては
んだボール２を固化させる。最後に、これを型の中にセ
ット後、貫通孔４からエポキシ系のモールド用樹脂８を
注入し固化させる。以上の手法により、半導体チップ１
と回路基板３をモールドして一体化した信頼性の高い半
導体パッケージを作製することができる。
【００１２】〈実施例６〉図７に、本実施例で作製した
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜で被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に、２層の薄膜回路を形成したものであり、外部
接続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用は
んだボール５と貫通孔４を持っている。薄膜回路は、絶
縁層をポリイミド膜で形成し、配線は表面をＮｉ膜で被
覆したＣｕ配線である。上記回路基板３の大きさは約３
０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボ
ール５が配置されている。貫通孔４はＭＰＵのほぼ中央
部に形成されており、この孔径は約０.５ｍｍである。
この半導体パッケージは、半導体チップ１を回路基板３
にフェースダウンで接続するが、この課程で約２６０℃
に加熱してはんだボール２を溶かして半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
その後、はんだボール５を約２２０℃で接続する。最後
に、これを型の中にセットした後、半導体パッケージの
コーナ部の１部から、エポキシ系のモールド用樹脂８を
注入し固化させる。貫通孔４は気泡抜きの孔として作用
し、モールド内には気泡が残留しない。以上の手順によ
り、半導体チップ１と回路基板３をモールドして一体化
した信頼性の高い半導体パッケージを作製することがで
きる。
半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜で被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に、２層の薄膜回路を形成したものであり、外部
接続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用は
んだボール５と貫通孔４を持っている。薄膜回路は、絶
縁層をポリイミド膜で形成し、配線は表面をＮｉ膜で被
覆したＣｕ配線である。上記回路基板３の大きさは約３
０ｍｍ角であり、１.２７ｍｍの格子の交点にはんだボ
ール５が配置されている。貫通孔４はＭＰＵのほぼ中央
部に形成されており、この孔径は約０.５ｍｍである。
この半導体パッケージは、半導体チップ１を回路基板３
にフェースダウンで接続するが、この課程で約２６０℃
に加熱してはんだボール２を溶かして半導体チップ１と
半導体パッケージ用回路基板３とを電気的に接続する。
その後、はんだボール５を約２２０℃で接続する。最後
に、これを型の中にセットした後、半導体パッケージの
コーナ部の１部から、エポキシ系のモールド用樹脂８を
注入し固化させる。貫通孔４は気泡抜きの孔として作用
し、モールド内には気泡が残留しない。以上の手順によ
り、半導体チップ１と回路基板３をモールドして一体化
した信頼性の高い半導体パッケージを作製することがで
きる。
【００１３】〈実施例７〉図８に、本実施例において作
製した半導体パッケージの断面構成を示す。使用する半
導体チップ、パッケージの作製法等は、実施例６とほぼ
同様である。異なるところは、半導体パッケージの接続
端子としてＰｂ／Ｓｎ系のはんだボールの代わりに、バ
ッド接続用ピン９をはんだで接続した点である。このバ
ッド接続用ピン９を用いることにより、半導体パッケー
ジを搭載する回路基板との線膨張率差に依存する熱応力
を、上記ピン９で吸収することができる効果があり、半
導体パッケージとしての接続の信頼性を向上させること
ができる。
製した半導体パッケージの断面構成を示す。使用する半
導体チップ、パッケージの作製法等は、実施例６とほぼ
同様である。異なるところは、半導体パッケージの接続
端子としてＰｂ／Ｓｎ系のはんだボールの代わりに、バ
ッド接続用ピン９をはんだで接続した点である。このバ
ッド接続用ピン９を用いることにより、半導体パッケー
ジを搭載する回路基板との線膨張率差に依存する熱応力
を、上記ピン９で吸収することができる効果があり、半
導体パッケージとしての接続の信頼性を向上させること
ができる。
【００１４】〈実施例８〉図９に、本実施例において作
製した半導体パッケージの断面構成を示す。半導体チッ
プ１は、１５ｍｍ角のＭＰＵであり４８０本の端子をチ
ップ周辺に配置してある。具体的には、端子ピッチ０.
１ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ／Ａ
ｇ系の半導体チップ接続用はんだボール２を取り付けて
いる。このＭＰＵの回路表面は、端子を除いて酸化ケイ
素の絶縁膜で被覆されている。このＭＰＵをフェースダ
ウンで半導体パッケージ用回路基板３に接続する。半導
体パッケージ用回路基板３は、２層のＦＰＣ（Flexible
Printed Circuit）で製造したものであり、外部接続の
ためのＰｂ／Ｓｎ系の半導体パッケージ接続用はんだボ
ール５と貫通孔４を持っている。上記の回路基板３の大
きさは約３０ｍｍ角であり、１.２７ｍｍの格子の交点
に、はんだボール５が配置されている。貫通孔４はＭＰ
Ｕのほぼ中央部に形成されており、その孔径は約１.０
ｍｍである。半導体チップ１を回路基板３にフェースダ
ウンで接続するが、この課程で約２６０℃に加熱して、
はんだボール２を溶かして半導体チップ１と半導体パッ
ケージ用回路基板３とを電気的に接続する。次に、貫通
孔４からエポキシ系の接着用樹脂７を注入して、半導体
チップ１と回路基板３を接着する。最後に、バッド接続
用ピン９を接続したアルミナ回路基板３′に、はんだボ
ール５を用いて一体形成した半導体チップ１と回路基板
３を接続する。上記実施例７の場合には、回路基板３へ
のバッド接続用ピン９の接続を最終工程で実施するた
め、低温はんだを用いて接続用ピン９を固定する必要が
あったが、本実施例では、接続用ピン９をあらかじめア
ルミナ回路基板３′に接続しておくことが可能で、高温
はんだ等を利用できる利点がある。以上のように、２種
類の回路基板を用いることによっても本発明の半導体パ
ッケージを作製することができる。
製した半導体パッケージの断面構成を示す。半導体チッ
プ１は、１５ｍｍ角のＭＰＵであり４８０本の端子をチ
ップ周辺に配置してある。具体的には、端子ピッチ０.
１ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ／Ａ
ｇ系の半導体チップ接続用はんだボール２を取り付けて
いる。このＭＰＵの回路表面は、端子を除いて酸化ケイ
素の絶縁膜で被覆されている。このＭＰＵをフェースダ
ウンで半導体パッケージ用回路基板３に接続する。半導
体パッケージ用回路基板３は、２層のＦＰＣ（Flexible
Printed Circuit）で製造したものであり、外部接続の
ためのＰｂ／Ｓｎ系の半導体パッケージ接続用はんだボ
ール５と貫通孔４を持っている。上記の回路基板３の大
きさは約３０ｍｍ角であり、１.２７ｍｍの格子の交点
に、はんだボール５が配置されている。貫通孔４はＭＰ
Ｕのほぼ中央部に形成されており、その孔径は約１.０
ｍｍである。半導体チップ１を回路基板３にフェースダ
ウンで接続するが、この課程で約２６０℃に加熱して、
はんだボール２を溶かして半導体チップ１と半導体パッ
ケージ用回路基板３とを電気的に接続する。次に、貫通
孔４からエポキシ系の接着用樹脂７を注入して、半導体
チップ１と回路基板３を接着する。最後に、バッド接続
用ピン９を接続したアルミナ回路基板３′に、はんだボ
ール５を用いて一体形成した半導体チップ１と回路基板
３を接続する。上記実施例７の場合には、回路基板３へ
のバッド接続用ピン９の接続を最終工程で実施するた
め、低温はんだを用いて接続用ピン９を固定する必要が
あったが、本実施例では、接続用ピン９をあらかじめア
ルミナ回路基板３′に接続しておくことが可能で、高温
はんだ等を利用できる利点がある。以上のように、２種
類の回路基板を用いることによっても本発明の半導体パ
ッケージを作製することができる。
【００１５】〈実施例９〉図１０に、本実施例で作製し
た半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜で被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に２層の薄膜回路を形成したものであり、外部接
続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用はん
だボール５と貫通孔４を持っている。薄膜回路は絶縁層
をポリイミド膜で形成し、配線は表面をＮｉ膜で被覆し
たＣｕ配線である。この回路基板３の大きさは約３０ｍ
ｍ角であり、１.２７ｍｍの格子の交点にはんだボール
５が配置されている。貫通孔４はＭＰＵのほぼ中央部に
形成されており、この孔径は約０.５ｍｍである。この
半導体パッケージは、半導体チップ１を回路基板３にフ
ェースダウンで接続するが、この課程で約２６０℃に加
熱して、はんだボール２を溶かして半導体チップ１と半
導体パッケージ用回路基板３とを電気的に接続する。そ
の後、はんだボール５を約２２０℃で接続する。最後
に、内部に冷却板１０を入れた型の中に上記の半導体パ
ッケージをセットした後、半導体パッケージのコーナ部
の１部からエポキシ系のモールド用樹脂８を注入し固化
させる。貫通孔４は気泡抜きの孔として作用し、モール
ド内には気泡が残留しない。そして、半導体チップ１の
背面には冷却板１０が密着した状態で固定される。以上
の手順により、半導体チップ１、回路基板３、および冷
却板１０をモールドして一体化した信頼性の高い半導体
パッケージを作製することができる。
た半導体パッケージの断面構成を示す。半導体チップ１
は、１２ｍｍ角のＭＰＵであり、４８０本の端子をエリ
アアレイ状に配置してある。具体的には、格子ピッチ
０.５ｍｍ間隔に４８０個の端子を配置し、そこにＳｎ
／Ａｇ系の半導体チップ接続用はんだボール２を取り付
けている。このＭＰＵの回路表面は、端子を除いて２層
の絶縁膜で被覆されている。このＭＰＵをフェースダウ
ンで半導体パッケージ用回路基板３に接続する。半導体
パッケージ用回路基板３は、スルホール配線付きのＢＴ
基板上に２層の薄膜回路を形成したものであり、外部接
続のためのＰｂ／Ｓｎ系の半導体パッケージ接続用はん
だボール５と貫通孔４を持っている。薄膜回路は絶縁層
をポリイミド膜で形成し、配線は表面をＮｉ膜で被覆し
たＣｕ配線である。この回路基板３の大きさは約３０ｍ
ｍ角であり、１.２７ｍｍの格子の交点にはんだボール
５が配置されている。貫通孔４はＭＰＵのほぼ中央部に
形成されており、この孔径は約０.５ｍｍである。この
半導体パッケージは、半導体チップ１を回路基板３にフ
ェースダウンで接続するが、この課程で約２６０℃に加
熱して、はんだボール２を溶かして半導体チップ１と半
導体パッケージ用回路基板３とを電気的に接続する。そ
の後、はんだボール５を約２２０℃で接続する。最後
に、内部に冷却板１０を入れた型の中に上記の半導体パ
ッケージをセットした後、半導体パッケージのコーナ部
の１部からエポキシ系のモールド用樹脂８を注入し固化
させる。貫通孔４は気泡抜きの孔として作用し、モール
ド内には気泡が残留しない。そして、半導体チップ１の
背面には冷却板１０が密着した状態で固定される。以上
の手順により、半導体チップ１、回路基板３、および冷
却板１０をモールドして一体化した信頼性の高い半導体
パッケージを作製することができる。
【００１６】〈実施例１０〉図１１に、本実施例で作製
した半導体パッケージの断面構成を示す。使用する半導
体チップ、パッケージの作製等は、実施例９とほぼ同様
である。異なるのは、パッケージの接続端子として、Ｐ
ｂ／Ｓｎ系のはんだボールの代わりに、バッド接続用ピ
ン９をはんだで接続した点である。バッド接続用ピン９
を用いることにより、半導体パッケージを搭載する基板
との線膨張率差に依存した熱応力を上記ピン９が吸収す
る効果があり、半導体パッケージとしての接続の信頼性
を向上させることができる。また、冷却板１０の代わり
に冷却フィン１１を半導体チップ１の背面に接続した。
これによって、半導体チップの冷却効率を大幅に向上さ
せることができる。
した半導体パッケージの断面構成を示す。使用する半導
体チップ、パッケージの作製等は、実施例９とほぼ同様
である。異なるのは、パッケージの接続端子として、Ｐ
ｂ／Ｓｎ系のはんだボールの代わりに、バッド接続用ピ
ン９をはんだで接続した点である。バッド接続用ピン９
を用いることにより、半導体パッケージを搭載する基板
との線膨張率差に依存した熱応力を上記ピン９が吸収す
る効果があり、半導体パッケージとしての接続の信頼性
を向上させることができる。また、冷却板１０の代わり
に冷却フィン１１を半導体チップ１の背面に接続した。
これによって、半導体チップの冷却効率を大幅に向上さ
せることができる。
【００１７】〈実施例１１〉図１２に、本実施例で作製
した電子モジュール基板の断面構成を示す。半導体チッ
プ１は、１０ｍｍ角のＭＰＵであり、３５０本の端子を
エリアアレイ状に配置してある。具体的には、格子ピッ
チ０.５ｍｍ間隔に３５０個の端子を配置し、そこにＳ
ｎ／Ｐｂ系の半導体チップ接続用はんだボール２を取り
付けている。このＭＰＵの回路表面は、端子を除いて２
層の絶縁膜に被覆されている。このＭＰＵをフェースダ
ウンでプリント基板１３に搭載・接続する。上記プリン
ト基板１３は、１０層の多層回路基板であり、半導体チ
ップ１の搭載部の中央には貫通孔４を持っており、その
孔径は約０.５ｍｍである。このモジュール基板は、半
導体チップ１をプリント基板１３の回路にフェースダウ
ンで接続するが、この課程で約２２０℃に加熱して半導
体チップ接続用はんだボール２を溶かして、半導体チッ
プ１とプリント基板１３とを電気的に接続する。接続後
に、貫通孔４からエポキシ系の接着用樹脂７を注入し固
化させる。以上の手法により、半導体チップ１とプリン
ト基板１３とが一体化された回路基板を製造することが
できる。
した電子モジュール基板の断面構成を示す。半導体チッ
プ１は、１０ｍｍ角のＭＰＵであり、３５０本の端子を
エリアアレイ状に配置してある。具体的には、格子ピッ
チ０.５ｍｍ間隔に３５０個の端子を配置し、そこにＳ
ｎ／Ｐｂ系の半導体チップ接続用はんだボール２を取り
付けている。このＭＰＵの回路表面は、端子を除いて２
層の絶縁膜に被覆されている。このＭＰＵをフェースダ
ウンでプリント基板１３に搭載・接続する。上記プリン
ト基板１３は、１０層の多層回路基板であり、半導体チ
ップ１の搭載部の中央には貫通孔４を持っており、その
孔径は約０.５ｍｍである。このモジュール基板は、半
導体チップ１をプリント基板１３の回路にフェースダウ
ンで接続するが、この課程で約２２０℃に加熱して半導
体チップ接続用はんだボール２を溶かして、半導体チッ
プ１とプリント基板１３とを電気的に接続する。接続後
に、貫通孔４からエポキシ系の接着用樹脂７を注入し固
化させる。以上の手法により、半導体チップ１とプリン
ト基板１３とが一体化された回路基板を製造することが
できる。
【００１８】〈実施例１２〉図１３に、本実施例で作製
した電子モジュールの外観の構成を示す。プリント基板
１３上に、冷却フィン１１を搭載したＭＰＵの半導体パ
ッケージ１２を４個および樹脂モールドしたメモリ〔Ｄ
ＲＡＭ（Dynamic Random Access Memory）〕８個を搭載
した電子モジュールを作製した。ＭＰＵの半導体パッケ
ージとしては、上記実施例１０の手法で作製したものを
適用した。各部品の搭載は全てＰｂ／Ｓｎ系はんだを用
いて２２０℃で実施した。作製した電子モジュールは、
メモリ機能を持つＣＰＵ（Central Processing Unit）
ボードである。
した電子モジュールの外観の構成を示す。プリント基板
１３上に、冷却フィン１１を搭載したＭＰＵの半導体パ
ッケージ１２を４個および樹脂モールドしたメモリ〔Ｄ
ＲＡＭ（Dynamic Random Access Memory）〕８個を搭載
した電子モジュールを作製した。ＭＰＵの半導体パッケ
ージとしては、上記実施例１０の手法で作製したものを
適用した。各部品の搭載は全てＰｂ／Ｓｎ系はんだを用
いて２２０℃で実施した。作製した電子モジュールは、
メモリ機能を持つＣＰＵ（Central Processing Unit）
ボードである。
【００１９】〈実施例１３〉図１３に示すＣＰＵモジュ
ールの他に、画像処理、通信、外部メモリ制御等の機能
を持つ電子モジュールを組み合わせて小形計算機を構成
した。
ールの他に、画像処理、通信、外部メモリ制御等の機能
を持つ電子モジュールを組み合わせて小形計算機を構成
した。
【００２０】
【発明の効果】以上詳細に説明したごとく、本発明は以
下に示す優れた効果がある。 （１）小形・高密度化 半導体パッケージにおいて、半導体搭載部の回路基板に
も配線を形成すると共に、パッケージの接続部あるいは
接続パッドをも形成することにより、半導体パッケージ
を大幅に小形化することができる。また、パッケージの
接続端子をエリアアレイ状にした場合、狭い面積で基板
との接続が可能となり、パッケージがいっそう小形にな
ると共に、高配線密度化することができる。このこと
は、回路基板の場合においても同様であり、回路基板が
小形化し、配線が高密度化される。 （２）高信頼度化 半導体チップの搭載部に形成した貫通孔は、半導体チッ
プと回路基板との接続距離の計測、制御が容易となるた
め、接続精度が向上し信頼性が高くなる。樹脂が流動し
やすく、また脱気しやすいため、均一で気泡の無い被膜
を形成することができ、したがって半導体パッケージや
回路基板としての信頼性が向上する。 （３）低コスト化 半導体チップと回路基板の間隔の計測・制御が容易に行
えるので、製造工程が簡略化され、製造歩留まりが向上
することから低コスト化がはかられる。接着または封止
のための樹脂膜の形成が容易となるので、上記同様に製
造工程が簡略化され、製造歩留まりが向上すると共に、
低コスト化がはかられる。 （４）熱応力の緩和 半導体パッケージまたは回路基板の基板内に貫通口を設
けることにより、回路基板の見掛けのヤング率が低下
し、半導体チップあるいは半導体パッケージとの間の線
膨張率差に起因する熱応力の緩和がはかられる。 （５）高速化 半導体パッケージ内または半導体チップ周辺回路の配線
が短くて済むことから、配線による信号遅延が減少して
高速信号処理が可能となる。 （６）高冷却性 半導体パッケージ内または回路基板上に半導体チップを
フェースダウンで搭載しており、半導体チップ背面から
の放熱が容易となる。
下に示す優れた効果がある。 （１）小形・高密度化 半導体パッケージにおいて、半導体搭載部の回路基板に
も配線を形成すると共に、パッケージの接続部あるいは
接続パッドをも形成することにより、半導体パッケージ
を大幅に小形化することができる。また、パッケージの
接続端子をエリアアレイ状にした場合、狭い面積で基板
との接続が可能となり、パッケージがいっそう小形にな
ると共に、高配線密度化することができる。このこと
は、回路基板の場合においても同様であり、回路基板が
小形化し、配線が高密度化される。 （２）高信頼度化 半導体チップの搭載部に形成した貫通孔は、半導体チッ
プと回路基板との接続距離の計測、制御が容易となるた
め、接続精度が向上し信頼性が高くなる。樹脂が流動し
やすく、また脱気しやすいため、均一で気泡の無い被膜
を形成することができ、したがって半導体パッケージや
回路基板としての信頼性が向上する。 （３）低コスト化 半導体チップと回路基板の間隔の計測・制御が容易に行
えるので、製造工程が簡略化され、製造歩留まりが向上
することから低コスト化がはかられる。接着または封止
のための樹脂膜の形成が容易となるので、上記同様に製
造工程が簡略化され、製造歩留まりが向上すると共に、
低コスト化がはかられる。 （４）熱応力の緩和 半導体パッケージまたは回路基板の基板内に貫通口を設
けることにより、回路基板の見掛けのヤング率が低下
し、半導体チップあるいは半導体パッケージとの間の線
膨張率差に起因する熱応力の緩和がはかられる。 （５）高速化 半導体パッケージ内または半導体チップ周辺回路の配線
が短くて済むことから、配線による信号遅延が減少して
高速信号処理が可能となる。 （６）高冷却性 半導体パッケージ内または回路基板上に半導体チップを
フェースダウンで搭載しており、半導体チップ背面から
の放熱が容易となる。
【図１】本発明の実施例１で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図２】本発明の実施例１で例示した半導体パッケージ
用回路基板の外観を示す斜視図。
用回路基板の外観を示す斜視図。
【図３】本発明の実施例２で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図４】本発明の実施例３で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図５】本発明の実施例４で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図６】本発明の実施例５で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図７】本発明の実施例６で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図８】本発明の実施例７で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図９】本発明の実施例８で例示した半導体パッケージ
の断面構成を示す模式図。
の断面構成を示す模式図。
【図１０】本発明の実施例９で例示した半導体パッケー
ジの断面構成を示す模式図。
ジの断面構成を示す模式図。
【図１１】本発明の実施例１０で例示した半導体パッケ
ージの断面構成を示す模式図。
ージの断面構成を示す模式図。
【図１２】本発明の実施例１１で例示した半導体チップ
を搭載・接着したプリント基板の断面構成を示す模式
図。
を搭載・接着したプリント基板の断面構成を示す模式
図。
【図１３】本発明の実施例１１で例示した冷却フィン付
きモールド半導体パッケージとメモリを搭載した電子モ
ジュールの外観を示す斜視図。
きモールド半導体パッケージとメモリを搭載した電子モ
ジュールの外観を示す斜視図。
１…半導体チップ ２…半導体チップ接続用はんだボール ３…半導体パッケージ用回路基板 ３′…アルミナ回路基板 ４…貫通孔 ５…半導体パッケージ接続用はんだボール ６…半導体チップ接続用パッド ７…接着用樹脂 ８…モールド用樹脂 ９…パッド接続用ピン １０…冷却板 １１…冷却フィン １２…半導体パッケージ １３…プリント基板 １４…メモリ（ＤＲＡＭ）
Claims (9)
- 【請求項１】半導体パッケージの回路基板上に半導体チ
ップをフェースダウンで搭載する半導体パッケージにお
いて、上記回路基板の半導体チップ搭載部の周辺および
その内部に回路を設けると共に、上記半導体チップ搭載
部の回路基板の内部に少なくとも１個の貫通孔を設けて
なることを特徴とする半導体パッケージ。 - 【請求項２】半導体パッケージもしくは半導体チップを
フェースダウンで搭載する回路基板において、上記回路
基板の半導体パッケージもしくは半導体チップ搭載部の
周辺およびその内部に回路を設けると共に、上記半導体
パッケージもしくは半導体チップ搭載部の回路基板の内
部に少なくとも１個の貫通孔を設けてなることを特徴と
する回路基板。 - 【請求項３】請求項１または請求項２において、半導体
パッケージもしくは半導体チップ搭載部の回路基板の内
部に設けた少なくとも１個の貫通孔から樹脂の注入もし
くは樹脂の注入時に脱気することにより、半導体チップ
もしくは半導体パッケージと回路基板との接着、半導体
チップの樹脂封止、または半導体チップもしくは半導体
パッケージを保護するのための保護膜を形成してなるこ
とを特徴とする半導体パッケージもしくは回路基板。 - 【請求項４】請求項３記載の半導体パッケージもしくは
回路基板において、半導体パッケージもしくは半導体チ
ップ搭載部の回路基板の内部に設けた少なくとも１個の
貫通孔から樹脂を注入し、半導体チップ周辺にセットし
た型枠内に樹脂を充填して半導体チップもしくは半導体
パッケージを樹脂モールドしてなることを特徴とする半
導体パッケージもしくは回路基板。 - 【請求項５】請求項３または請求項４記載の半導体パッ
ケージもしくは回路基板において、樹脂の注入時または
樹脂注入時の脱気の際に、半導体チップもしくは半導体
パッケージの背面の放熱を促進する良熱伝導体を取り付
けてなることを特徴とする半導体パッケージもしくは回
路基板。 - 【請求項６】請求項１記載の半導体パッケージもしくは
請求項２記載の回路基板の製造課程において、回路基板
の内部に設けた少なくとも１個の貫通孔の位置を基準に
して、上記回路基板と半導体チップもしくは半導体パッ
ケージ間の距離の計測または制御を行うことにより組立
て作製したことを特徴とする半導体パッケージもしくは
回路基板。 - 【請求項７】請求項１ないし請求項６のいずれか１項記
載の半導体パッケージもしくは半導体パッケージを搭載
した回路基板において、半導体パッケージの接続端子も
しくは接続パッドをエリアアレイ状に構成してなること
を特徴とする半導体パッケージもしくは回路基板。 - 【請求項８】請求項１ないし請求項７のいずれか１項記
載の半導体パッケージもしくは回路基板を用いて、高密
度の電子モジュールを構成してなるとを特徴とする電子
モジュール。 - 【請求項９】請求項８記載の電子モジュールを組み込み
小形で高密度の電子機器を構成してなることを特徴とす
る電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114697A JPH06326211A (ja) | 1993-05-17 | 1993-05-17 | 半導体パッケージと回路基板およびそれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114697A JPH06326211A (ja) | 1993-05-17 | 1993-05-17 | 半導体パッケージと回路基板およびそれを用いた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326211A true JPH06326211A (ja) | 1994-11-25 |
Family
ID=14644370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114697A Pending JPH06326211A (ja) | 1993-05-17 | 1993-05-17 | 半導体パッケージと回路基板およびそれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335594A (ja) * | 1995-06-08 | 1996-12-17 | Fujitsu Ten Ltd | 半導体チップの封止構造及び封止方法 |
| KR100339491B1 (ko) * | 1995-12-30 | 2002-10-31 | 앰코 테크놀로지 코리아 주식회사 | 칩사이즈패키지의제조방법 |
| WO2016199437A1 (ja) * | 2015-06-12 | 2016-12-15 | 株式会社ソシオネクスト | 半導体装置 |
-
1993
- 1993-05-17 JP JP5114697A patent/JPH06326211A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335594A (ja) * | 1995-06-08 | 1996-12-17 | Fujitsu Ten Ltd | 半導体チップの封止構造及び封止方法 |
| KR100339491B1 (ko) * | 1995-12-30 | 2002-10-31 | 앰코 테크놀로지 코리아 주식회사 | 칩사이즈패키지의제조방법 |
| WO2016199437A1 (ja) * | 2015-06-12 | 2016-12-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2016199437A1 (ja) * | 2015-06-12 | 2018-03-29 | 株式会社ソシオネクスト | 半導体装置 |
| US10269774B2 (en) | 2015-06-12 | 2019-04-23 | Socionext Inc. | Semiconductor device |
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