JPH0512860B2 - - Google Patents
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- Publication number
- JPH0512860B2 JPH0512860B2 JP57081435A JP8143582A JPH0512860B2 JP H0512860 B2 JPH0512860 B2 JP H0512860B2 JP 57081435 A JP57081435 A JP 57081435A JP 8143582 A JP8143582 A JP 8143582A JP H0512860 B2 JPH0512860 B2 JP H0512860B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating substrate
- semiconductor chip
- integrated circuit
- wiring board
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数のLSIの搭載が可能になる終端
抵抗付きの集積回路モジユールに関する。
抵抗付きの集積回路モジユールに関する。
従来、高速を目的とする計算機では、信号の反
射等のノイズを防ぐため、プリント板等の配線基
板をストリツプライン構造にして特性インピーダ
ンスを一定にし、線路の終端に特性インピーダン
スに一致する抵抗を置くいわゆる整合終端方式の
信号伝送を行なつている。ところで、従来の集積
回路モジユールでは、第１図に示すように配線基
板１上に、複数個の集積回路チツプ２と共に終端
抵抗３が配設されている。このような集積回路モ
ジユールでは、配線基板１上に終端抵抗チツプ３
を置く領域が必要になり、その分、集積度が下が
るという欠点があつた。例えば、第１図のよう
に、25個のLSI／終端抵抗エリアを持つとする
と、LSI／終端抵抗の信号ピン数を100、モジユ
ール外との入出力信号ピン数を400、１配線当り
平均３個のLSI／入出力ピンを接続していると仮
定すると、LSIエリア対終端抵抗エリアの比は、
18：７となり、全体の約30％をエリアを終端抵抗
チツプが占有することになる。なお、終端抵抗を
内蔵させ、外部から切断可能とした集積回路が特
開昭49−100984号公報に記載されている。
射等のノイズを防ぐため、プリント板等の配線基
板をストリツプライン構造にして特性インピーダ
ンスを一定にし、線路の終端に特性インピーダン
スに一致する抵抗を置くいわゆる整合終端方式の
信号伝送を行なつている。ところで、従来の集積
回路モジユールでは、第１図に示すように配線基
板１上に、複数個の集積回路チツプ２と共に終端
抵抗３が配設されている。このような集積回路モ
ジユールでは、配線基板１上に終端抵抗チツプ３
を置く領域が必要になり、その分、集積度が下が
るという欠点があつた。例えば、第１図のよう
に、25個のLSI／終端抵抗エリアを持つとする
と、LSI／終端抵抗の信号ピン数を100、モジユ
ール外との入出力信号ピン数を400、１配線当り
平均３個のLSI／入出力ピンを接続していると仮
定すると、LSIエリア対終端抵抗エリアの比は、
18：７となり、全体の約30％をエリアを終端抵抗
チツプが占有することになる。なお、終端抵抗を
内蔵させ、外部から切断可能とした集積回路が特
開昭49−100984号公報に記載されている。
本発明の目的は、前記終端抵抗チツプ搭載領域
を必要としない集積回路モジユールを提供するこ
とにある。
を必要としない集積回路モジユールを提供するこ
とにある。
かかる目的を達成するために本発明は、薄膜あ
るいは厚膜抵抗を形成した基板（抵抗チツプ）
を、半導体チツプと配線基板との間に置くことに
より、半導体チツプと抵抗チツプの３次元化を図
り、配線基板上の終端抵抗チツプの領域を不要に
したことを特徴とする。
るいは厚膜抵抗を形成した基板（抵抗チツプ）
を、半導体チツプと配線基板との間に置くことに
より、半導体チツプと抵抗チツプの３次元化を図
り、配線基板上の終端抵抗チツプの領域を不要に
したことを特徴とする。
すなわち、本発明の集積回路モジユールは、電
源層が内部に設けられ、表面と裏面とを結ぶ複数
のスルーホールが格子点位置に配された絶縁基
板、該絶縁基板に設けられ一端が上記電源層に接
続された複数の抵抗素子、及び上記スルーホール
に電気的に接続されたハンダを介して上記絶縁基
板上に搭載された半導体チツプから構成され、上
記抵抗素子の他端を選択的に上記スルーホールに
接続して終端抵抗に用いる半導体チツプ搭載部品
を配線基板上に複数個配設したことを特徴として
いる。これにより、本発明の集積回路モジユール
は、配線基板上の終端抵抗チツプの領域を不要と
して、実装密度を高めることができるうえ、抵抗
素子が設けられる絶縁基板に電源層を内層したの
で電圧バラツキを抑えることができ、切換えノイ
ズを減少させることができる。
源層が内部に設けられ、表面と裏面とを結ぶ複数
のスルーホールが格子点位置に配された絶縁基
板、該絶縁基板に設けられ一端が上記電源層に接
続された複数の抵抗素子、及び上記スルーホール
に電気的に接続されたハンダを介して上記絶縁基
板上に搭載された半導体チツプから構成され、上
記抵抗素子の他端を選択的に上記スルーホールに
接続して終端抵抗に用いる半導体チツプ搭載部品
を配線基板上に複数個配設したことを特徴として
いる。これにより、本発明の集積回路モジユール
は、配線基板上の終端抵抗チツプの領域を不要と
して、実装密度を高めることができるうえ、抵抗
素子が設けられる絶縁基板に電源層を内層したの
で電圧バラツキを抑えることができ、切換えノイ
ズを減少させることができる。
また、抵抗素子を設けた絶縁基板（抵抗チツ
プ）と半導体チツプとをハンダを介してフエイス
ダウン接続しすることにより、半導体チツプと抵
抗チツプとを接続するリード端子の領域も不要と
なり、より実装密度を高めることができる。
プ）と半導体チツプとをハンダを介してフエイス
ダウン接続しすることにより、半導体チツプと抵
抗チツプとを接続するリード端子の領域も不要と
なり、より実装密度を高めることができる。
しかも、上記絶縁基板（抵抗チツプ）と上記半
導体チツプの熱膨張率の上記配線基板の熱膨張率
の間の熱膨張率を持つ材料で構成することによ
り、ハンダによる接続部の熱ストレスに対する信
頼性を高めることができる。
導体チツプの熱膨張率の上記配線基板の熱膨張率
の間の熱膨張率を持つ材料で構成することによ
り、ハンダによる接続部の熱ストレスに対する信
頼性を高めることができる。
以下、本発明の一実施例を、第２図、乃至第５
図により説明する。
図により説明する。
第２図、第３図、第４図に本発明で用いる抵抗
チツプを示す。なお、第３図は、第２図Ｂ−
B′での断面図を示し、第４図は、第２図のＡ部
の拡大図である。
チツプを示す。なお、第３図は、第２図Ｂ−
B′での断面図を示し、第４図は、第２図のＡ部
の拡大図である。
本発明で用いられる抵抗チツプは、セラミツク
等の絶縁体である基板４に、薄膜あるいは厚膜法
によつて形成された抵抗８が形成される。この抵
抗８は、その一端が基板４に形成された貫通スル
ーホール５に、各々、配線７によつて接続されて
いる。また、抵抗８の他端は、基板４に内層して
設けられた電源層６とスルーホール９により接続
されている。使用時には、半導体チツプや論理配
線によつて必要とされない抵抗８に接続する配線
７を、例えば、レーザー光により切断する。
等の絶縁体である基板４に、薄膜あるいは厚膜法
によつて形成された抵抗８が形成される。この抵
抗８は、その一端が基板４に形成された貫通スル
ーホール５に、各々、配線７によつて接続されて
いる。また、抵抗８の他端は、基板４に内層して
設けられた電源層６とスルーホール９により接続
されている。使用時には、半導体チツプや論理配
線によつて必要とされない抵抗８に接続する配線
７を、例えば、レーザー光により切断する。
このようにして構成される抵抗チツプは、第５
図に示したように、ハンダ１０により半導体チツ
プ２と接続し、さらにハンダ１１により配線基板
１に接続して使用する。基板４の材料には、配線
基板１と、半導体チツプ２の中間の熱膨張率を持
つ材料が適している。また、抵抗８は基板４の上
下いずれの面に形成しても良く、さらにハンダ１
０は、ハンダ１１よりも融点の高いものを使用す
る。
図に示したように、ハンダ１０により半導体チツ
プ２と接続し、さらにハンダ１１により配線基板
１に接続して使用する。基板４の材料には、配線
基板１と、半導体チツプ２の中間の熱膨張率を持
つ材料が適している。また、抵抗８は基板４の上
下いずれの面に形成しても良く、さらにハンダ１
０は、ハンダ１１よりも融点の高いものを使用す
る。
本実施例によれば、配線基板１上に、抵抗チツ
プ専用のエリアは必要なく、さらに、基板４の熱
膨張率の調整で、ハンダによる接続部の熱ストレ
スに対する信頼性を高めることが出来る。また、
抵抗８は、レーザートリミングにより高精度の抵
抗を得ることが出来る。
プ専用のエリアは必要なく、さらに、基板４の熱
膨張率の調整で、ハンダによる接続部の熱ストレ
スに対する信頼性を高めることが出来る。また、
抵抗８は、レーザートリミングにより高精度の抵
抗を得ることが出来る。
以上述べたように、本発明によれば、従来、終
端抵抗チツプに占有されていた配線基板上のエリ
アに、半導体チツプを搭載できるので、実装密度
を30％以上高めることができる。しかも、電源層
を内層したので電源バラツキを抑えることがで
き、切換えノイズを減少させることができる。
端抵抗チツプに占有されていた配線基板上のエリ
アに、半導体チツプを搭載できるので、実装密度
を30％以上高めることができる。しかも、電源層
を内層したので電源バラツキを抑えることがで
き、切換えノイズを減少させることができる。
第１図は、従来の集積回路モジユールの上面
図、第２図は、本発明による抵抗チツプの上面
図、第３図は、その断面図、第４図は、第２図Ａ
部の拡大図であり、第５図は、該抵抗チツプ使用
時の集積回路モジユールの断面図である。 １……配線基板、２……半導体チツプ、３……
抵抗チツプ、４……基板、５……貫通スルーホー
ル、６……電源層、７……配線、８……抵抗、９
……スルーホール、１０……ハンダ、１１……ハ
ンダ。
図、第２図は、本発明による抵抗チツプの上面
図、第３図は、その断面図、第４図は、第２図Ａ
部の拡大図であり、第５図は、該抵抗チツプ使用
時の集積回路モジユールの断面図である。 １……配線基板、２……半導体チツプ、３……
抵抗チツプ、４……基板、５……貫通スルーホー
ル、６……電源層、７……配線、８……抵抗、９
……スルーホール、１０……ハンダ、１１……ハ
ンダ。
Claims (1)
- 【特許請求の範囲】 １ 電源層が内部に設けられ、表面と裏面とを結
ぶ複数のスルーホールが格子点位置に配された絶
縁基板、該絶縁基板に設けられ一端が上記電源層
に接続された複数の抵抗素子、及び上記スルーホ
ールに電気的に接続されたハンダを介して上記絶
縁基板上に搭載された半導体チツプから構成さ
れ、上記抵抗素子の他端を選択的に上記スルーホ
ールに接続して終端抵抗に用いる半導体チツプ搭
載部品を配線基板上に複数個配設したことを特徴
とする集積回路モジユール。 ２ 上記抵抗素子が上記絶縁基板上に薄膜形成さ
れていることを特徴とする特許請求の範囲第１項
記載の集積回路モジユール。 ３ 上記半導体チツプ搭載部品が上記絶縁基板の
裏面で上記スルーホールに接続されたハンダを介
して上記配線基板上に配設されていることを特徴
とする特許請求の範囲第１項または第２項記載の
集積回路モジユール。 ４ 上記絶縁基板を上記半導体チツプの熱膨張率
と上記配線基板の熱膨張率の間の熱膨張率をもつ
材料で構成したことを特徴とする特許請求の範囲
第３項記載の集積回路モジユール。 ５ 上記絶縁基板と上記半導体チツプの間のハン
ダが、上記絶縁基板と上記配線基板の間のハンダ
より高い融点を有することを特徴とする特許請求
の範囲第３項または第４項記載の集積回路モジユ
ール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081435A JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081435A JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58199552A JPS58199552A (ja) | 1983-11-19 |
| JPH0512860B2 true JPH0512860B2 (ja) | 1993-02-19 |
Family
ID=13746307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081435A Granted JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199552A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120570B2 (ja) * | 1987-10-28 | 1995-12-20 | 株式会社日立製作所 | 抵抗チップ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136074A (ja) * | 1974-09-24 | 1976-03-26 | Nippon Telegraph & Telephone | Shusekikairopatsukeeji |
| JPS5140559A (ja) * | 1974-10-01 | 1976-04-05 | Nippon Telegraph & Telephone | Handotaishusekikairosochi |
-
1982
- 1982-05-17 JP JP57081435A patent/JPS58199552A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136074A (ja) * | 1974-09-24 | 1976-03-26 | Nippon Telegraph & Telephone | Shusekikairopatsukeeji |
| JPS5140559A (ja) * | 1974-10-01 | 1976-04-05 | Nippon Telegraph & Telephone | Handotaishusekikairosochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58199552A (ja) | 1983-11-19 |
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