JPS58199552A - 集積回路モジュール - Google Patents
集積回路モジュールInfo
- Publication number
- JPS58199552A JPS58199552A JP57081435A JP8143582A JPS58199552A JP S58199552 A JPS58199552 A JP S58199552A JP 57081435 A JP57081435 A JP 57081435A JP 8143582 A JP8143582 A JP 8143582A JP S58199552 A JPS58199552 A JP S58199552A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- resistor
- semiconductor chip
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多数のＬＳＩの搭載が可能になる終端抵抗用
の抵抗チップに関する。
の抵抗チップに関する。
従来、高速を目的とするｔｌ′算機では、信号の反射等
のノイズを防ぐため、プリント板等の配線基板をストリ
ップ２イン構造にして特性インピーダンスを一定にし、
線路の終端に特性インピーダンスに一致する抵抗を置く
いわゆる整合終端方式の信号伝送を行っている。ところ
で 実装密度を向上させるため、第１図に示したような
、半導体チップ２を配線基板１に複数個搭載したモジュ
ールでは、終端用抵抗チップ３を置く領域が必要にな夛
、その分、集積度が下がるという欠点があった。
のノイズを防ぐため、プリント板等の配線基板をストリ
ップ２イン構造にして特性インピーダンスを一定にし、
線路の終端に特性インピーダンスに一致する抵抗を置く
いわゆる整合終端方式の信号伝送を行っている。ところ
で 実装密度を向上させるため、第１図に示したような
、半導体チップ２を配線基板１に複数個搭載したモジュ
ールでは、終端用抵抗チップ３を置く領域が必要にな夛
、その分、集積度が下がるという欠点があった。
例えば、第１図のように、２５個のＬＳＩ／終端抵抗エ
リアを持つとすると、ＬＳ■／終端抵抗の信号ピン数を
１００、モジュール外との入出力信梧ビン数を４００．
１配線当シ平均３個のＬＳＩ／入出力ビンを接続してい
ると仮定すると、ＬＳＩエリア対終端抵抗エリアの比は
、１８ニアとなｈ１全体の約３０％のエリアを終端抵抗
チップが占有することになる。
リアを持つとすると、ＬＳ■／終端抵抗の信号ピン数を
１００、モジュール外との入出力信梧ビン数を４００．
１配線当シ平均３個のＬＳＩ／入出力ビンを接続してい
ると仮定すると、ＬＳＩエリア対終端抵抗エリアの比は
、１８ニアとなｈ１全体の約３０％のエリアを終端抵抗
チップが占有することになる。
本発明の目的は、前記終端抵抗チップ搭載領域を必要と
しない抵抗チップを提供することにある。
しない抵抗チップを提供することにある。
かかる目的を達成するために本発明は、薄膜あるいは厚
膜抵抗を形成した基板（抵抗チップ）を、半導体チップ
と配線基板との間に置くことによシ、半導体チップと抵
抗チップの３次元化を図り、配線基板上の終端抵抗チッ
プの領域を不要にしたことを特徴とする。
膜抵抗を形成した基板（抵抗チップ）を、半導体チップ
と配線基板との間に置くことによシ、半導体チップと抵
抗チップの３次元化を図り、配線基板上の終端抵抗チッ
プの領域を不要にしたことを特徴とする。
以下、本発明の一実施例を、第２図、第３図、第４図及
び第５図によシ説明する。
び第５図によシ説明する。
第２図、第３図、第４図に本発明による抵抗チップを示
す。なお７３＠３図は、第２図Ｂ−Ｂ’での断面図を示
し、１ｉｃ４図は、第２図のＡ部の一大図である。抵抗
チップは、セラミック等の絶縁体テする基板４に形成さ
れた貫通スルーホール５に、各々１配線７によって、薄
膜あるいは厚膜法によって形成された抵抗８が接続され
、該抵抗８は、基板４に設けられたｔ源層６とスルーホ
ール９によ多接続されている。使用時には、半導体チッ
プや論理配線によって、必要な抵抗のみを残して、例え
はレーザー光によシ配線７を切断し、第５図に示したよ
うにハンダ１０によシ半導体チップ２と接続し、さらに
ハンダ１１によシ配線基板ｌに接続して使用する。基板
４には、配線基板１と、半導体チップ２の中間の熱膨張
率を持つ材料が適しておシ、抵抗８μ基板４の上下いず
れの面に形成しても良く、さらにハンダｌＯは、ハンダ
１１１ト１ よりも融点の高いものを使用する。
す。なお７３＠３図は、第２図Ｂ−Ｂ’での断面図を示
し、１ｉｃ４図は、第２図のＡ部の一大図である。抵抗
チップは、セラミック等の絶縁体テする基板４に形成さ
れた貫通スルーホール５に、各々１配線７によって、薄
膜あるいは厚膜法によって形成された抵抗８が接続され
、該抵抗８は、基板４に設けられたｔ源層６とスルーホ
ール９によ多接続されている。使用時には、半導体チッ
プや論理配線によって、必要な抵抗のみを残して、例え
はレーザー光によシ配線７を切断し、第５図に示したよ
うにハンダ１０によシ半導体チップ２と接続し、さらに
ハンダ１１によシ配線基板ｌに接続して使用する。基板
４には、配線基板１と、半導体チップ２の中間の熱膨張
率を持つ材料が適しておシ、抵抗８μ基板４の上下いず
れの面に形成しても良く、さらにハンダｌＯは、ハンダ
１１１ト１ よりも融点の高いものを使用する。
本実施例によれば、配線基板１上に、抵抗チップ専用の
エリアは必要なく、さらに、基板４の熱膨張率の調整で
、ハンダによる接続部の熱ストンうに対する信頼性を高
めることが出来る。また、抵抗８は、レーザートリミン
グにょシ尚梢度の抵抗を得ることが出来る。
エリアは必要なく、さらに、基板４の熱膨張率の調整で
、ハンダによる接続部の熱ストンうに対する信頼性を高
めることが出来る。また、抵抗８は、レーザートリミン
グにょシ尚梢度の抵抗を得ることが出来る。
本発明によれは、従来終端抵抗チップに占有されていた
配線基板上のエリアに、半導体チップを搭載できるので
、実装密度を３０％以上高めることができる。
配線基板上のエリアに、半導体チップを搭載できるので
、実装密度を３０％以上高めることができる。
第１図は、従来の集積回路モジュールの上面図、第２図
は、本発明による抵抗チップの上面図第３図はその断面
図、第４図は、第２図Ａ部の拡大図でおり、第５図は、
該抵抗チップ使用時の集積回路モジュールの断面図であ
る。 １・・・配線基板、２・・・半導体チップ、３・・・抵
抗チップ、４・・・基板、５・・・貫通スルーホール、
６・・・電源層、７・・・配線、８・・・抵抗、９・・
・スルーホール、１０・・・ハンダ、１１・・・ハンダ
。 代理人 弁理士 薄田利幸 第 １ 図 第十口 第２ 口 第 タ 図
は、本発明による抵抗チップの上面図第３図はその断面
図、第４図は、第２図Ａ部の拡大図でおり、第５図は、
該抵抗チップ使用時の集積回路モジュールの断面図であ
る。 １・・・配線基板、２・・・半導体チップ、３・・・抵
抗チップ、４・・・基板、５・・・貫通スルーホール、
６・・・電源層、７・・・配線、８・・・抵抗、９・・
・スルーホール、１０・・・ハンダ、１１・・・ハンダ
。 代理人 弁理士 薄田利幸 第 １ 図 第十口 第２ 口 第 タ 図
Claims (1)
- 絶縁基板上に複数詞の抵抗素子を形成した抵抗チップに
おいて、各抵抗素子の一端が、半導体チップと配線基板
を結ぶ貫通スルーホールに接続され、該抵抗素子の他の
一端が、基板内に設けられた′−源層と接続されている
ことを特徴とする抵抗チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081435A JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081435A JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58199552A true JPS58199552A (ja) | 1983-11-19 |
| JPH0512860B2 JPH0512860B2 (ja) | 1993-02-19 |
Family
ID=13746307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081435A Granted JPS58199552A (ja) | 1982-05-17 | 1982-05-17 | 集積回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114003A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 抵抗チップ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136074A (ja) * | 1974-09-24 | 1976-03-26 | Nippon Telegraph & Telephone | Shusekikairopatsukeeji |
| JPS5140559A (ja) * | 1974-10-01 | 1976-04-05 | Nippon Telegraph & Telephone | Handotaishusekikairosochi |
-
1982
- 1982-05-17 JP JP57081435A patent/JPS58199552A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136074A (ja) * | 1974-09-24 | 1976-03-26 | Nippon Telegraph & Telephone | Shusekikairopatsukeeji |
| JPS5140559A (ja) * | 1974-10-01 | 1976-04-05 | Nippon Telegraph & Telephone | Handotaishusekikairosochi |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114003A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 抵抗チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512860B2 (ja) | 1993-02-19 |
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