JPH07120570B2 - 抵抗チップ - Google Patents
抵抗チップInfo
- Publication number
- JPH07120570B2 JPH07120570B2 JP62272053A JP27205387A JPH07120570B2 JP H07120570 B2 JPH07120570 B2 JP H07120570B2 JP 62272053 A JP62272053 A JP 62272053A JP 27205387 A JP27205387 A JP 27205387A JP H07120570 B2 JPH07120570 B2 JP H07120570B2
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- JP
- Japan
- Prior art keywords
- resistance
- chip
- resistor
- elements
- lsi
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は抵抗チップに関し、特に抵抗素子の一部が既に
抵抗チップ内で接続された、終端抵抗用の抵抗チップに
関する。
抵抗チップ内で接続された、終端抵抗用の抵抗チップに
関する。
従来の終端抵抗用の抵抗チップ（以下、単に「チップ」
ともいう）は、該チップ内の抵抗素子の各々が、LSI搭
載時、LSI内部のどの素子ともチップ外の配線基板にお
いて接続可能な構造となっているのが一般的である。
ともいう）は、該チップ内の抵抗素子の各々が、LSI搭
載時、LSI内部のどの素子ともチップ外の配線基板にお
いて接続可能な構造となっているのが一般的である。
ところで、クロック回路素子等のノイズを嫌う素子は、
該素子と終端抵抗素子間の配線が長くなり容量を持つこ
とは好ましくなく、上述の配線長に関してはできる限り
短くする必要がある。
該素子と終端抵抗素子間の配線が長くなり容量を持つこ
とは好ましくなく、上述の配線長に関してはできる限り
短くする必要がある。
なお、この種の抵抗チップとして関連するものに、例え
ば、特開昭58−199552号公報に開示されているものが挙
げられる。但し、この抵抗チップにおいては、絶縁基板
上に形成された抵抗素子がその一端を電源層に、他端を
貫通スルーホールに接続されており、LSI内部の全ての
素子が抵抗素子と直接接続される構造であるため不要な
抵抗素子は、抵抗チップ内で接続されていた終端抵抗
を、レーザ等の大掛かりな装置を用いて切離す工程が必
要であった。
ば、特開昭58−199552号公報に開示されているものが挙
げられる。但し、この抵抗チップにおいては、絶縁基板
上に形成された抵抗素子がその一端を電源層に、他端を
貫通スルーホールに接続されており、LSI内部の全ての
素子が抵抗素子と直接接続される構造であるため不要な
抵抗素子は、抵抗チップ内で接続されていた終端抵抗
を、レーザ等の大掛かりな装置を用いて切離す工程が必
要であった。
上記従来技術のうち前者は、LSI内部素子と抵抗チップ
内抵抗素子間の配線容量については配慮がなされておら
ず、クロック回路素子等のノイズによる回路誤動作を誘
発するという問題があった。また、上記従来技術のうち
後者は、LSI内部素子と抵抗チップ内抵抗素子間の自由
な配線接続については配慮がなされていないという問題
があった。
内抵抗素子間の配線容量については配慮がなされておら
ず、クロック回路素子等のノイズによる回路誤動作を誘
発するという問題があった。また、上記従来技術のうち
後者は、LSI内部素子と抵抗チップ内抵抗素子間の自由
な配線接続については配慮がなされていないという問題
があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の抵抗チップにおける上述の如き問
題を解消し、特定の素子、例えばクロック回路素子と終
端抵抗となる抵抗素子とは抵抗チップ内部で接続するこ
とにより、クロック回路素子と終端抵抗素子間の配線長
を短くして配線容量を減らしてクロック回路等における
ノイズ発生による誤動作を防止し、それ以外の抵抗素子
については、配線接続の自由度を維持することを可能と
した抵抗チップを提供することにある。
するところは、従来の抵抗チップにおける上述の如き問
題を解消し、特定の素子、例えばクロック回路素子と終
端抵抗となる抵抗素子とは抵抗チップ内部で接続するこ
とにより、クロック回路素子と終端抵抗素子間の配線長
を短くして配線容量を減らしてクロック回路等における
ノイズ発生による誤動作を防止し、それ以外の抵抗素子
については、配線接続の自由度を維持することを可能と
した抵抗チップを提供することにある。
上記目的を達成するため、本発明の抵抗チップは、絶縁
基板１上に複数個の抵抗4.5が形成され、半導体チップ
８と配線基板10との間に挾装される抵抗チップであっ
て、絶縁基板１上の表面と裏面とを結び、半導体チップ
８との直接接続される（第１の）貫通スルーホール２
と、同じように絶縁基板１上の表面と裏面とを結ぶが、
半導体チップ８と直接接続されない（第２の）貫通スル
ーホール2aとを少なくとも具備し、抵抗のうち半導体チ
ップ８に抵抗チップ上で接続する抵抗５を貫通スルーホ
ール２に接続し、半導体チップ８に抵抗チップ上で接続
しない抵抗４を貫通スルーホール2aに接続したことを特
徴とする。
基板１上に複数個の抵抗4.5が形成され、半導体チップ
８と配線基板10との間に挾装される抵抗チップであっ
て、絶縁基板１上の表面と裏面とを結び、半導体チップ
８との直接接続される（第１の）貫通スルーホール２
と、同じように絶縁基板１上の表面と裏面とを結ぶが、
半導体チップ８と直接接続されない（第２の）貫通スル
ーホール2aとを少なくとも具備し、抵抗のうち半導体チ
ップ８に抵抗チップ上で接続する抵抗５を貫通スルーホ
ール２に接続し、半導体チップ８に抵抗チップ上で接続
しない抵抗４を貫通スルーホール2aに接続したことを特
徴とする。
本発明に係わる抵抗チップにおいては、LSI内部の数個
の特定素子と、抵抗チップ（絶縁基板）上の一部の抵抗
素子とを、抵抗チップ上で直接接続可能に、また、残り
の抵抗素子については、抵抗素子の一端を、抵抗チップ
の出力端子として、抵抗チップ外で、配線を介して、自
由に接続可能である。このように、チップ内の一部の抵
抗素子は、LSI内部の素子とチップ上で直接接続されて
いるので、上記素子間の配線長は短くなり、配線容量を
持つことがない。これにより、素子にクロック信号が伝
送される途中でノイズが発生することもなく、従って、
回路誤動作を惹き起こすこともない。
の特定素子と、抵抗チップ（絶縁基板）上の一部の抵抗
素子とを、抵抗チップ上で直接接続可能に、また、残り
の抵抗素子については、抵抗素子の一端を、抵抗チップ
の出力端子として、抵抗チップ外で、配線を介して、自
由に接続可能である。このように、チップ内の一部の抵
抗素子は、LSI内部の素子とチップ上で直接接続されて
いるので、上記素子間の配線長は短くなり、配線容量を
持つことがない。これにより、素子にクロック信号が伝
送される途中でノイズが発生することもなく、従って、
回路誤動作を惹き起こすこともない。
また、残りの抵抗素子は、LSI内部のどの素子とも接続
可能であり、LSI内部またはLSI間の素子の自由な接続が
可能である。
可能であり、LSI内部またはLSI間の素子の自由な接続が
可能である。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示す抵抗チップの上面図、
第２図は第１図のＡ−Ａ′断面図である。
第２図は第１図のＡ−Ａ′断面図である。
本実施例に示すチップは、セラミック等の絶縁体で構成
される基板１に形成された貫通スルーホール2,2aの多く
に、それぞれ、配線３により、薄膜あるいは厚膜法によ
って形成された抵抗4,5が接続され、これらの抵抗4,5
は、基板１に設けられた電源層６とスルーホール2bによ
り接続されている。
される基板１に形成された貫通スルーホール2,2aの多く
に、それぞれ、配線３により、薄膜あるいは厚膜法によ
って形成された抵抗4,5が接続され、これらの抵抗4,5
は、基板１に設けられた電源層６とスルーホール2bによ
り接続されている。
本実施例に示すチップは、使用時には、第３図に示す如
く、抵抗の一部、例えば抵抗５は「はんだ」７を介して
半導体チップ８と接続され、更に「はんだ」９を介して
残りの抵抗４を選択し、配線基板10に接続して使用され
る。
く、抵抗の一部、例えば抵抗５は「はんだ」７を介して
半導体チップ８と接続され、更に「はんだ」９を介して
残りの抵抗４を選択し、配線基板10に接続して使用され
る。
本実施例によれば、特定の終端抵抗、すなわち抵抗５に
ついてはLSIチップまでの配線長を短くし、配線容量を
小さくすることができるので、信号ノイズを極力小さく
できる効果がある。また、残りの抵抗素子、すなわち抵
抗４はLSI内部のどの素子とも接続が可能であり、LSI内
部またはLSI間の素子の自由な接続が可能である。
ついてはLSIチップまでの配線長を短くし、配線容量を
小さくすることができるので、信号ノイズを極力小さく
できる効果がある。また、残りの抵抗素子、すなわち抵
抗４はLSI内部のどの素子とも接続が可能であり、LSI内
部またはLSI間の素子の自由な接続が可能である。
上記実施例は一例として示したものであり、本発明はこ
れに限定されるべきものではない。
れに限定されるべきものではない。
以上述べた如く、本発明によれば、絶縁基板上に複数個
の抵抗素子を形成した抵抗チップにおいて、前記基板上
にLSIを搭載したとき、該LSI内部の数個の特定素子と前
記基板上の一部を抵抗素子とを前記基板上で直接接続可
能に、残りの抵抗素子については、抵抗素子の一端を前
記基板の出力端子として、前記基板外で配線を介して自
由に接続可能に構成したので、特定の終端抵抗について
はLSIチップまでの配線長を短くし、配線容量を小さく
することができるので、信号ノイズを極力小さくできる
効果があるとともに、残りの抵抗素子はLSI内部のどの
素子とも接続が可能であり、LSI内部またはLSI間の素子
の自由な接続が可能である抵抗チップを実現できるとい
う顕著な効果を奏するものである。
の抵抗素子を形成した抵抗チップにおいて、前記基板上
にLSIを搭載したとき、該LSI内部の数個の特定素子と前
記基板上の一部を抵抗素子とを前記基板上で直接接続可
能に、残りの抵抗素子については、抵抗素子の一端を前
記基板の出力端子として、前記基板外で配線を介して自
由に接続可能に構成したので、特定の終端抵抗について
はLSIチップまでの配線長を短くし、配線容量を小さく
することができるので、信号ノイズを極力小さくできる
効果があるとともに、残りの抵抗素子はLSI内部のどの
素子とも接続が可能であり、LSI内部またはLSI間の素子
の自由な接続が可能である抵抗チップを実現できるとい
う顕著な効果を奏するものである。
第１図は本発明の一実施例を示す抵抗チップの上面図、
第２図は第１図のＡ−Ａ′断面図、第３図は抵抗チップ
使用時の集積回路のモジュールの断面図である。 1:基板、2,2a:貫通スルーホール、2b:スルーホール、3:
配線、4,5:抵抗、6:電源層、8:半導体チップ、10:配線
基板。
第２図は第１図のＡ−Ａ′断面図、第３図は抵抗チップ
使用時の集積回路のモジュールの断面図である。 1:基板、2,2a:貫通スルーホール、2b:スルーホール、3:
配線、4,5:抵抗、6:電源層、8:半導体チップ、10:配線
基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹中 隆次 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭58−199552（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁基板上に複数個の抵抗素子が形成さ
れ、半導体チップと配線基板との間に挾装される抵抗チ
ップであって、上記絶縁基板上の表面と裏面とを結び、
上記半導体チップと直接接続される第１の貫通スルーホ
ールと、上記絶縁基板上の表面と裏面とを結び、上記半
導体チップと直接接続されない第２の貫通スルーホール
とを少なくとも具備し、上記抵抗素子のうち上記半導体
チップに上記抵抗チップ上で接続する抵抗素子を上記第
１の貫通スルーホールに接続し、上記半導体チップに上
記抵抗チップ上で接続しない抵抗素子を上記第２の貫通
スルーホールに接続したことを特徴とする抵抗チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272053A JPH07120570B2 (ja) | 1987-10-28 | 1987-10-28 | 抵抗チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272053A JPH07120570B2 (ja) | 1987-10-28 | 1987-10-28 | 抵抗チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114003A JPH01114003A (ja) | 1989-05-02 |
| JPH07120570B2 true JPH07120570B2 (ja) | 1995-12-20 |
Family
ID=17508454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272053A Expired - Fee Related JPH07120570B2 (ja) | 1987-10-28 | 1987-10-28 | 抵抗チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120570B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838766B2 (en) | 2000-03-21 | 2005-01-04 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP4644482B2 (ja) * | 2004-12-27 | 2011-03-02 | Ｏｋｉセミコンダクタ株式会社 | 抵抗体チップ及びその実装方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199552A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 集積回路モジュール |
-
1987
- 1987-10-28 JP JP62272053A patent/JPH07120570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01114003A (ja) | 1989-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |