JP2000228481A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】 半導体集積回路の回路スペースを効果的に利
用しながら、電源ノイズを吸収する効果が大きいバイパ
スコンデンサを作り込む。 【解決手段】 半導体集積回路チップ１の裏面に導電性
膜１０を形成する。又、該導電性膜１０を、半導体集積
回路チップ１のスルーホール１２を介して、半導体集積
回路チップ１の基板と同電位の電源配線１４に接続す
る。導電性膜は、基板と同電位の電源配線に低い抵抗で
接続される。従って、導電性膜１０による大きい静電容
量のバイパスコンデンサでは、基板を従来のように用い
た場合の静電容量に比べて基板抵抗の影響がなく、電源
ノイズを吸収する効果が大きい。
用しながら、電源ノイズを吸収する効果が大きいバイパ
スコンデンサを作り込む。 【解決手段】 半導体集積回路チップ１の裏面に導電性
膜１０を形成する。又、該導電性膜１０を、半導体集積
回路チップ１のスルーホール１２を介して、半導体集積
回路チップ１の基板と同電位の電源配線１４に接続す
る。導電性膜は、基板と同電位の電源配線に低い抵抗で
接続される。従って、導電性膜１０による大きい静電容
量のバイパスコンデンサでは、基板を従来のように用い
た場合の静電容量に比べて基板抵抗の影響がなく、電源
ノイズを吸収する効果が大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームの
方形シートに、絶縁物を介して半導体集積回路チップを
搭載すると共に、該半導体集積回路チップの基板とは反
対電位の電源配線を前記方形シートに電気的に接続する
ようにした半導体集積回路に係り、特に、半導体集積回
路の回路スペースを効果的に利用しながら、電源ノイズ
を吸収する効果が大きいバイパスコンデンサを作り込む
ことができる半導体集積回路に関する。
方形シートに、絶縁物を介して半導体集積回路チップを
搭載すると共に、該半導体集積回路チップの基板とは反
対電位の電源配線を前記方形シートに電気的に接続する
ようにした半導体集積回路に係り、特に、半導体集積回
路の回路スペースを効果的に利用しながら、電源ノイズ
を吸収する効果が大きいバイパスコンデンサを作り込む
ことができる半導体集積回路に関する。
【０００２】
【従来の技術】図１は、従来のバイパスコンデンサを作
り込んだ一般的な半導体集積回路の断面図である。
り込んだ一般的な半導体集積回路の断面図である。
【０００３】この図では、半導体集積回路チップ１の縦
断面が示される。図１の半導体集積回路では、リードフ
レームの方形シート３に、絶縁物５を介して半導体集積
回路チップ１を搭載する。右下がり斜線で方形シート３
が図示され、右上がり斜線で半導体集積回路チップ１が
図示される。又、該半導体集積回路チップ１の基板とは
反対電位の電源配線に、方形シート３を電気的に接続す
る。
断面が示される。図１の半導体集積回路では、リードフ
レームの方形シート３に、絶縁物５を介して半導体集積
回路チップ１を搭載する。右下がり斜線で方形シート３
が図示され、右上がり斜線で半導体集積回路チップ１が
図示される。又、該半導体集積回路チップ１の基板とは
反対電位の電源配線に、方形シート３を電気的に接続す
る。
【０００４】このようにすると、半導体集積回路チップ
１の基板と、方形シート３との間に、静電容量Ｃを得る
ことができる。該静電容量Ｃは、半導体集積回路チップ
１に供給する電源の、電源ノイズを吸収するためのバイ
パスコンデンサとして機能する。
１の基板と、方形シート３との間に、静電容量Ｃを得る
ことができる。該静電容量Ｃは、半導体集積回路チップ
１に供給する電源の、電源ノイズを吸収するためのバイ
パスコンデンサとして機能する。
【０００５】
【発明が解決しようとする課題】半導体集積回路チップ
１の平面面積はある程度の広さがある。又、方形シート
３の平面面積は、ほぼ半導体集積回路チップ１と同一で
ある。従って、静電容量Ｃは、ある程度の大きさを確保
することができる。しかしながら、半導体集積回路チッ
プ１の基板抵抗が存在するため、基板抵抗が悪影響を及
ぼし、静電容量Ｃによって電源ノイズを効果的に吸収す
ることができない。
１の平面面積はある程度の広さがある。又、方形シート
３の平面面積は、ほぼ半導体集積回路チップ１と同一で
ある。従って、静電容量Ｃは、ある程度の大きさを確保
することができる。しかしながら、半導体集積回路チッ
プ１の基板抵抗が存在するため、基板抵抗が悪影響を及
ぼし、静電容量Ｃによって電源ノイズを効果的に吸収す
ることができない。
【０００６】図２は、図１の従来の半導体集積回路チッ
プ１における電源関係の等価回路図である。
プ１における電源関係の等価回路図である。
【０００７】図２において、抵抗Ｒ１及びＲ３、又イン
ダクタンスＬ１及びＬ２は、ワイヤに分布するものであ
る。抵抗Ｒ２及びＲ４は、半導体集積回路チップ１上で
の電源配線に分布するものである。抵抗Ｒ５は、前述し
た基板抵抗によるものである。静電容量Ｃは、前述した
ように半導体集積回路チップ１の基板と、方形シート３
との間に生じるものである。
ダクタンスＬ１及びＬ２は、ワイヤに分布するものであ
る。抵抗Ｒ２及びＲ４は、半導体集積回路チップ１上で
の電源配線に分布するものである。抵抗Ｒ５は、前述し
た基板抵抗によるものである。静電容量Ｃは、前述した
ように半導体集積回路チップ１の基板と、方形シート３
との間に生じるものである。
【０００８】ここで、静電容量Ｃが大きくても、抵抗Ｒ
５が大きいと、該静電容量Ｃによって効果的に電源ノイ
ズを吸収することはできない。
５が大きいと、該静電容量Ｃによって効果的に電源ノイ
ズを吸収することはできない。
【０００９】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路の回路スペースを効
果的に利用しながら、電源ノイズを吸収する効果が大き
いバイパスコンデンサを作り込むことができる半導体集
積回路を提供することを目的とする。
くなされたもので、半導体集積回路の回路スペースを効
果的に利用しながら、電源ノイズを吸収する効果が大き
いバイパスコンデンサを作り込むことができる半導体集
積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】まず、本発明は、リード
フレームの方形シートに、絶縁物を介して半導体集積回
路チップを搭載すると共に、該半導体集積回路チップの
基板とは反対電位の電源配線を前記方形シートに電気的
に接続するようにした半導体集積回路において、前記半
導体集積回路チップの裏面に導電性膜を形成し、該導電
性膜を前記半導体集積回路チップのスルーホールを介し
て前記基板と同電位の電源配線に接続するようにしたこ
とにより、前記課題を解決したものである。
フレームの方形シートに、絶縁物を介して半導体集積回
路チップを搭載すると共に、該半導体集積回路チップの
基板とは反対電位の電源配線を前記方形シートに電気的
に接続するようにした半導体集積回路において、前記半
導体集積回路チップの裏面に導電性膜を形成し、該導電
性膜を前記半導体集積回路チップのスルーホールを介し
て前記基板と同電位の電源配線に接続するようにしたこ
とにより、前記課題を解決したものである。
【００１１】又、前記半導体集積回路において、半導体
集積回路チップ上で電力消費箇所の位置を配慮して、前
記スルーホールの配設位置を定めるようにしたことによ
り、電源ノイズの吸収という点で優れた位置に前記スル
ーホールを配置することができる。
集積回路チップ上で電力消費箇所の位置を配慮して、前
記スルーホールの配設位置を定めるようにしたことによ
り、電源ノイズの吸収という点で優れた位置に前記スル
ーホールを配置することができる。
【００１２】以下、本発明の作用について、簡単に説明
する。
する。
【００１３】本発明においては、半導体集積回路チップ
の裏面に、導電性膜を形成する。又、該導電性膜を、半
導体集積回路チップのスルーホールを介して、半導体集
積回路チップ基板と同電位の電源配線に接続する。
の裏面に、導電性膜を形成する。又、該導電性膜を、半
導体集積回路チップのスルーホールを介して、半導体集
積回路チップ基板と同電位の電源配線に接続する。
【００１４】本発明では、電源ノイズを吸収するバイパ
スコンデンサとして利用する静電容量は、上述の導電性
膜と、絶縁物を介して半導体集積回路チップを搭載する
リードフレームの方形シートとの間で形成される。導電
性膜は、例えば金属膜である。これら導電性膜及び方形
シートの平面面積は、半導体集積回路チップ１とほぼ同
一である。従って、このように形成される静電容量は、
図１の静電容量Ｃと同程度の大きさのものを期待でき
る。
スコンデンサとして利用する静電容量は、上述の導電性
膜と、絶縁物を介して半導体集積回路チップを搭載する
リードフレームの方形シートとの間で形成される。導電
性膜は、例えば金属膜である。これら導電性膜及び方形
シートの平面面積は、半導体集積回路チップ１とほぼ同
一である。従って、このように形成される静電容量は、
図１の静電容量Ｃと同程度の大きさのものを期待でき
る。
【００１５】又、本発明では上述の導電性膜は、スルー
ホールを介して、半導体集積回路チップ基板と同電位の
電源配線に接続している。従って、図１の従来例のよう
な基板抵抗の影響がなく、図２に示される抵抗Ｒ５は小
さい。
ホールを介して、半導体集積回路チップ基板と同電位の
電源配線に接続している。従って、図１の従来例のよう
な基板抵抗の影響がなく、図２に示される抵抗Ｒ５は小
さい。
【００１６】このように本発明によれば、半導体集積回
路の回路スペースを効果的に利用しながら、電源ノイズ
を吸収する効果が大きいバイパスコンデンサを作り込む
ことができる。
路の回路スペースを効果的に利用しながら、電源ノイズ
を吸収する効果が大きいバイパスコンデンサを作り込む
ことができる。
【００１７】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００１８】図３は、本発明が適用された実施形態の半
導体集積回路の断面図である。
導体集積回路の断面図である。
【００１９】この図では、本実施形態の半導体集積回路
チップ１の縦断面が示される。本実施形態においては、
半導体集積回路チップ１の裏面に、導電性膜１０を形成
する。該導電性膜１０は、例えば金属膜である。又、該
導電性膜１０を、半導体集積回路チップ１のスルーホー
ル１２を介して、半導体集積回路チップ１の基板と同電
位の電源配線１４に接続する。又、図４のように、該半
導体集積回路チップの基板とは反対電位の電源配線２２
に、方形シート３を電気的に接続する。
チップ１の縦断面が示される。本実施形態においては、
半導体集積回路チップ１の裏面に、導電性膜１０を形成
する。該導電性膜１０は、例えば金属膜である。又、該
導電性膜１０を、半導体集積回路チップ１のスルーホー
ル１２を介して、半導体集積回路チップ１の基板と同電
位の電源配線１４に接続する。又、図４のように、該半
導体集積回路チップの基板とは反対電位の電源配線２２
に、方形シート３を電気的に接続する。
【００２０】このようにすると、電源ノイズを吸収する
バイパスコンデンサとして利用する静電容量Ｃは、上述
の導電性膜１０と、絶縁物５を介して半導体集積回路チ
ップ１を搭載するリードフレームの方形シート３との間
で形成される。これら導電性膜１０及び方形シート３の
平面面積は、半導体集積回路チップ１とほぼ同一であ
る。従って、このように形成される静電容量Ｃは、図１
の静電容量Ｃと同程度の大きさのものを期待できる。
バイパスコンデンサとして利用する静電容量Ｃは、上述
の導電性膜１０と、絶縁物５を介して半導体集積回路チ
ップ１を搭載するリードフレームの方形シート３との間
で形成される。これら導電性膜１０及び方形シート３の
平面面積は、半導体集積回路チップ１とほぼ同一であ
る。従って、このように形成される静電容量Ｃは、図１
の静電容量Ｃと同程度の大きさのものを期待できる。
【００２１】又、上述の導電性膜１０は、スルーホール
１２を介して、半導体集積回路チップ基板と同電位の電
源電位の配線１４に接続している。従って、図１の従来
例のような基板抵抗の影響がなく、図２に示される抵抗
Ｒ５は小さく無視できる。
１２を介して、半導体集積回路チップ基板と同電位の電
源電位の配線１４に接続している。従って、図１の従来
例のような基板抵抗の影響がなく、図２に示される抵抗
Ｒ５は小さく無視できる。
【００２２】このように本実施形態によれば、本発明を
効果的に適用して、半導体集積回路の回路スペースを効
果的に利用しながら、電源ノイズを吸収する効果が大き
いバイパスコンデンサを作り込むことができる。
効果的に適用して、半導体集積回路の回路スペースを効
果的に利用しながら、電源ノイズを吸収する効果が大き
いバイパスコンデンサを作り込むことができる。
【００２３】なお、本発明において、導電性膜１０を接
続するスルーホール１２の配置位置や、配置個数を特に
限定するものではない。しかしながら、半導体集積回路
チップ１上で電力消費箇所の位置を配慮して、スルーホ
ール１２の配置位置を定めることが望ましい。
続するスルーホール１２の配置位置や、配置個数を特に
限定するものではない。しかしながら、半導体集積回路
チップ１上で電力消費箇所の位置を配慮して、スルーホ
ール１２の配置位置を定めることが望ましい。
【００２４】例えば、半導体集積回路チップ１の平面上
で、電力消費の分布が均一、ないしはほぼ均一であれ
ば、該スルーホール１２は、半導体集積回路チップ１の
中央に設けるようにしてもよい。
で、電力消費の分布が均一、ないしはほぼ均一であれ
ば、該スルーホール１２は、半導体集積回路チップ１の
中央に設けるようにしてもよい。
【００２５】あるいは、出力ドライバなどの電力消費が
大の素子に、接近して設けるようにしてもよい。このよ
うに接近して設けると、図５のような電源関係の等価回
路図のようになる。当該静電容量Ｃは、出力ドライバＩ
の電源供給部分に、ほぼ直接接続されるような状態にな
る。このため、抵抗Ｒ２、Ｒ５の影響を受けることな
く、該出力ドライバＩから発生する電源ノイズを効果的
に吸収することができる。
大の素子に、接近して設けるようにしてもよい。このよ
うに接近して設けると、図５のような電源関係の等価回
路図のようになる。当該静電容量Ｃは、出力ドライバＩ
の電源供給部分に、ほぼ直接接続されるような状態にな
る。このため、抵抗Ｒ２、Ｒ５の影響を受けることな
く、該出力ドライバＩから発生する電源ノイズを効果的
に吸収することができる。
【００２６】
【発明の効果】本発明によれば、半導体集積回路の回路
スペースを効果的に利用しながら、電源ノイズを吸収す
る効果が大きいバイパスコンデンサを作り込むことがで
きる。
スペースを効果的に利用しながら、電源ノイズを吸収す
る効果が大きいバイパスコンデンサを作り込むことがで
きる。
【図１】従来のバイパスコンデンサを作り込んだ一般的
な半導体集積回路の断面図
な半導体集積回路の断面図
【図２】上記半導体集積回路チップにおける電源関係の
等価回路図
等価回路図
【図３】本発明が適用された実施形態の半導体集積回路
の断面図
の断面図
【図４】上記実施形態の半導体集積回路チップを搭載す
る方形シートの電源電位の配線に対する電気的接続を示
す斜視図
る方形シートの電源電位の配線に対する電気的接続を示
す斜視図
【図５】前記実施形態の半導体集積回路チップにおける
電源関係の等価回路図
電源関係の等価回路図
１…半導体集積回路チップ ３…方形シート ５…絶縁物 １０…導電性膜 １２…スルーホール １４、２２…配線 Ｒ１〜Ｒ５…抵抗 Ｌ１、Ｌ２…インダクタンス Ｃ…静電容量 Ｉ…出力ドライバ
Claims (1)
- 【請求項１】リードフレームの方形シートに、絶縁物を
介して半導体集積回路チップを搭載すると共に、該半導
体集積回路チップの基板とは反対電位の電源配線を前記
方形シートに電気的に接続するようにした半導体集積回
路において、 前記半導体集積回路チップの裏面に導電性膜を形成し、 該導電性膜を前記半導体集積回路チップのスルーホール
を介して前記基板と同電位の電源配線に接続するように
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2950999A JP2000228481A (ja) | 1999-02-08 | 1999-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2950999A JP2000228481A (ja) | 1999-02-08 | 1999-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228481A true JP2000228481A (ja) | 2000-08-15 |
Family
ID=12278079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2950999A Pending JP2000228481A (ja) | 1999-02-08 | 1999-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251901A (ja) * | 2007-03-30 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 複合半導体装置 |
-
1999
- 1999-02-08 JP JP2950999A patent/JP2000228481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251901A (ja) * | 2007-03-30 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 複合半導体装置 |
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