JPH0350836A

JPH0350836A - Ｍｏｓ型半導体装置の製造方法

Info

Publication number: JPH0350836A
Application number: JP18678389A
Authority: JP
Inventors: Kazuo Miyamoto; 宮本　和郎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-07-19
Filing date: 1989-07-19
Publication date: 1991-03-05
Anticipated expiration: 2014-02-03
Also published as: JP2854019B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は微細化したコンタクト孔を具備するＭＯＳ型半
導体装置の製造方法に関する。

（ロ）従来の技術従来のＭＯＳ型半導体装置をパワーＭＯＳ　Ｆ　ＥＴを
例に説明する。即ち第４図に示す如く、底部に高濃度Ｎ
゛型層１）を有するＮ−型シリコン基体（２）をドレイ
ンとして、その表面上に所定の間隔でゲート電極（ポリ
Ｓｉゲート）（３）が配置され、このゲート電極（３）
の下にチャンネル部を作るように基体（２）表面にＰ型
拡散領域（４）とＮ＋型ソース領域（５）を形成したも
ので、ゲートへの電圧印加によってゲート下のＰ型拡散
領域（４）（チャンネル部）を通るドレイン電流ｒｏｓ
を制御するようにＭＯＳＦＥＴを動作させるものである
。

ところで、ソース領域（５）の取り出しは絶縁膜（６）
に開口したコンタクトホール（７）を介してオーミック
接触する電極（８）により行われるのであるが、装置の
微細化を押し進める上で、コンタクト孔（７）の段差に
よる断線がしばしば大きな問題となる。

そこで第５図に示すように、ホトレジスト膜（９）をマ
スクとして絶縁膜（６）の半分を等方エツチング、残り
半分を異方性エツチングすることによりテーパ形状の側
壁と接続部分の微細化を両立せんとする技術が例えば特
開昭５８−１４３５３５号公報に提案されている。

しかしながら、これとて膜厚が厚い（例えば、１μｍ以
上）と下半分の段差が急峻となり、Ａρ電極（７）の断
線の危惧は免れない。そこで本願発明者は、絶縁に必要
な最小膜厚だけを残し膜厚の大部分を等方エツチングで
開口することを検討したが、エツチング工程は時間的な
制御しかできないので、例えば０．１μｍの如き薄い膜
厚を残して等方エツチングを終了するようなコントロー
ルは不可能であるという新たな課題が生じた。しかも膜
厚が厚ければ当然膜厚のばらつきも大きくなり、エツチ
ングの制御性は更に困難を極める。

くハ）発明が解決しようとする課題このように、従来の改良されたコンタクトホールの形成
方法においても、エツチングの制御性に難問を残す欠点
があった。

（ニ）課題を解決するための手段本発明は上記従来の課題に鑑み成されたもので、ゲート
絶縁膜（１４）上にゲート絶縁膜（１４）よりエツチン
グレートが大きい材料で居間絶縁膜（１８）を形成し、
等方エツチングでゲート絶縁膜（１４）が残るように層
間絶縁膜（１８）を完全に開口し、統いて異方性エツチ
ングで残るゲート絶縁膜＜１４＞　Ｅ開口することによ
り、微細化しステップカバレージに優れ且つエツチング
制御の困難性を解消したコンタクトホール（２０）を具
備するＭＯＳ型半導体装置の製造方法を提供するもので
ある。

（ホ）作用本発明によれば、膜厚の大部分を占める層間絶縁膜（１
８）の等方エツチングが進行してゲート絶縁膜（１４）
の表面が露出されると、ゲート絶縁膜（１４）と層間絶
縁膜（１８）とでエツチングレートを大きく異ならしめ
たので、それ以上は膜厚方向へのエツチングの進行を抑
制できる。従って、多少のオーバーエツチングがあって
もコンタクトホール（２０）が貫通してしまうことを避
けられるので、エツチングの制御性は極めて良好となり
薄い絶縁膜を確実に残すことができる。その後、残った
ゲート絶縁膜（１４）を異方性エツチングで開口するの
で、コンタクトホール（２０）の接続部分は微細加工を
確実に行うことができ、しかもコンタクトホール（２０
）の側壁の大部分はテーバ形状に形成できる。

（へ）実施例以下に本発明の実施例を図面を参照して詳細に説明する
。先ず１樅型Ｄ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｏｎ　５ｅ
ｌｆΔｌｉｇｎｍｅｎｔ　）構造のパワーＭＯＳ　Ｆ　
ＥＴを例にとり説明する。

第１図Ａに示すように、裏面に高濃度Ｎ”型層（１１〉
を有するＮ−型シリコン半導体基板（１２）の表面に、
浅い部分と深い部分とを有するＰ型不純物領域（１３）
を選択的に形成し、次いで基板（１２）表面を露出し１
１００°Ｃ，ｗｅｔｏ、の酸化性雰囲気内で基板（１２
）表面を熱酸化することにより膜厚１０００人程度０シ
リコン酸化膜（ＳｉＯｔ）を形成し、これをゲート絶縁
膜（１４）とする。シリコン酸化膜（ＳｉＯ４）は熱酸
化で形成することにより不純物がノンドープのものにな
る。その後、例えばＣＶＤ法等による膜厚１．０μｍ前
後のポリシリコン層の堆積とホトエツチングにより、ゲ
ート絶縁膜（１４）表面に選択的にゲート電極（１５）
を形成する。

次いで第１図Ｂに示すように、ゲート絶縁膜（１４）上
にレジストパターン（１６）を形成し、ゲート電！（１
５）トレジストパターン（１６）ヲマスクパターンとし
ながらリン（Ｐ）等のＮ型不純物をイオン注入する。イ
オン注入した不純物はゲート絶縁！（１４＞を貫通して
基板（１２）表面に導入きれ、その後の熱処理によって
Ｎ＋型ソース領域＜１７）を形成する。

次いで第１図Ｃに示すように、シラン（ＳｉＨ４）とフ
ォスフイン（ＰＨ，）との化学反応を利用する常圧又は
ｇ圧ＣＶＤ法により、ゲート電極（１５）とゲート絶縁
膜（１４）の表面を覆うリンドープのシリコン酸化膜か
ら成る膜厚的１．０μｍの層間絶縁膜（１８）を堆積す
る。ノンドープのシリコン酸化膜の弗酸系エッチャント
に対するエツチングレートは約１０００人／ｍｉｎなの
で、居間絶縁膜（１８）はそれより大きくなるように、
例えば５倍の５０００人／ｍｉｎ以上のエツチングレー
トとなるようにフォスフイン（ＰＨ，）の流量をコント
ロールして不ｋ　Ｍｙｔのドープ量を制御する。

その後、ポジ又はネガ型ホトレジストのスピンオン塗布
、ソフトベーク、露光、現像および１２０″Ｃｌ２Ｏ分
のハードヘークを行うことにより洛間絶縁膜（１８）の
表面にコンタクト孔に対応したレジストパターン（１９
）を形成する。

次いで第１図りに示すように、レジストパターン（１９
）をエツチングマスクとして層間絶縁膜（１８）を酸化
膜エッチャント例えば弗化アンモン（ＮＨ４Ｆ）と弗酸
（ＨＦ）との緩衝液等で選択的にエツチングする。ウェ
ットであるから層間絶縁膜（１８）は等方エツチングき
れ、ドープ量にもよるが側壁はおおむね７０〜８０°の
傾斜を持つテーバ状に形成される。

一方、層間絶縁膜（１８）が完全に開孔されゲート絶縁
膜（１４）の表面が露出すると、ゲート絶縁膜（１４）
は層間絶縁膜（１８）よりエツチングレートが小さい構
成としたので、上記酸化膜エッチャントではこれ以上の
エツチングの進行が極めて遅くなる。

エツチングレートの差は、上記第１図Ｃの工程で約５倍
以上としである。従って、層間絶縁膜（１８）の等方エ
ツチングが多少進行しても、ゲート絶縁膜（１４）が膜
厚方向の開口を阻止するような働きをするので、層間絶
縁膜（１８）のサイドエツチングが進行するだけで済み
、層間絶縁膜（１８）の下部に薄い絶縁膜を確実に残す
ことができる。具体的には、前記エツチングレートと膜
厚において層間絶縁膜（１８）が貫通してから１分間の
オーバーエツチングが許容できるものである。

次いで第１図Ｅに示すように、層間絶縁膜（１８）表面
を覆うレジストパターン（１９）を再びエツチングマス
クとして残るゲート絶縁膜（１４）を異方性エツチング
で開口し、コンタクトホール（２０）を形成する。異方
性エツチングは、ＣＤ　Ｅ　（ＣｈｅｍｉｃａｌＤｒｙ
　Ｅｔｃｈｉｎｇ　）装置やＲＩ　Ｅ　（Ｒｅａｃｔｉ
ｖｅ　ＩｏｎＥｔｃｈｉｎｇ　）装置等により行う。

この後第１図Ｆに示すように硫酸等でレジストパターン
（１９）を除去し、きらに第１図Ｇに示すように蒸着又
はスパッタによるアルミの堆積とバターニングにより、
コンタクトホール（２０）を介してＰ型不純物領域（１
３）とＮ′″型ソース領域（１７）との両方にオーミッ
クコンタクトする電極（２１）を形成する。

斯る本願発明の製造方法によれば、層間絶縁膜（１８）
とゲート絶縁膜（１４）とでエツチングレートが異なる
構成としたので、ゲート絶縁膜（１４〉は層間絶縁膜（
１８）のエツチング工程においてエツチングがそれ以上
膜厚方向に進行するのを阻止する働きを成す。その為層
間絶縁膜（１８）に多少のオーバーエツチングや膜厚の
ばらつきがあっても、確実に薄い絶縁膜を残しこの工程
でコンタクトホール（２０）が貫通してしまうことを避
けられる。従って、居間絶縁膜（１８）のエツチング工
程は時間の制御が極めて容易となる。

一方、コンタクトホール（２０）の接続部分となるゲー
ト絶縁膜（１４）は異方性エツチングで微細加工ができ
るので、素子の集積度を向上できる。また、絶縁膜の膜
厚の大部分をテーバ状に形成されるので、Ａｊ２配線（
２１）の断線等を防止できる。さらに、ゲート絶縁膜（
１４）を利用するので新たに工程を追加せずに済み、工
程を簡略化できる。

以上は縦型パワーＭＯＳＦＥＴについて説明したが、本
発明は第２図に示す如く、ＬＯＧＯ３（３０）で囲まれ
た活性領域にゲート電極（１５）が形成され、ゲートを
極（１５）の両脇の基板（１２）表面にソース領域（３
１）とドレイン領域（３２）とが形成された、ＭＯＳ型
集積回路を構成するような所謂横型のＭＯＳ素子につい
ても適用できることは明らかである。

次に本発明の第２の実施例は、層間絶縁膜（１８）の表
面をガスプラズマ中に曝すことによりコンタクトホール
（２０）のテーバ角を適切に制御するものである。

第２の実施例は、先ず第１図Ａから第１図Ｃまでの工程
を経て層間絶縁膜（１８）の表面レジストパターン（１
９）を形成し、第２図Ａに示すように露出した眉間絶縁
膜（１８）の表面をガスプラズマ処理し、第２図Ｂに示
すように同じく弗酸系の酸化膜エッチャントで層間絶縁
膜（１８）を等方エツチングし、モして第１図Ｅ以降の
工程を処すものである。

前記ガスプラズマ処理は例えばＣＤ　Ｅ　（Ｃｈｅｍｉ
ｃａｌＤｒｙ　Ｅｔｃｈｉｎｇ）装置等により等方モー
ドで０．４Ｔｏｒｒ、　１５０　ＷでＣＦ、ガス又はＣ
Ｆｔ＋Ｏｔガスをプラズマ化し、該プラズマ雰囲気内で
層間絶縁膜（１８）の露出部分に約２分間の表面処理を
与えたものである。シリコン酸化膜（５１０２）に対す
るＣＦ、プラズマガスはエツチング反応は殆ど示きない
ので、層間絶縁膜（１８）は除去されない。あっても数
十〜盲人と極く僅かである。ガスプラズマ処理を受けた
層間絶縁膜（１８）の露出表面は、プラズマで解離され
た活性ラジカルＦ＊と反応し、表面に弗酸リッチの状態
の層（４０）が形成されると考えられる。また、前記弗
酸リッチの状態の層り４０）は処理時間によって層間絶
縁膜（１８）の露出部分からレジストパターン（１９）
との境界部分に沿っである程度拡大されると考えられる
。弗酸はシリコンエッチャントであるから、プラズマ処
理後のウェットエツチング工程において先ずフッ酸リッ
チの状態層（４０）が瞬時にして除去される。その結果
層間絶縁膜（１８）の表面部分はレジストパターン（１
９）の開口面積より拡大された面積が先ず除去され、こ
れがサイドエッチを助長する。従って、先の実施例のテ
ーパ角が７０〜８０°なのに対し、本実施例のテーパ角
（第２図Ｂ図示θ）は４０〜５０°の適切な角度に形成
できる。しかもプラズマ処理を受ける範囲が限定される
ことから、プラズマ処理の時間に対するテーパ角の変化
が緩やかなのＣ１テーパ角の制御が容易に且つ正確に行
える。また、プラズマ処理を受けることによりウェット
エツチング工程において初期のエツチングレートが極め
て犬となり、その結果膜厚方向のエツチング制御の困難
性を増大することになるので、本願発明の有効性が増す
。

（ト）発明の効果以上に説明した如く、本願発明によれば絶縁膜の膜厚の
大部分をテーパエツチングできるので、エツチング段差
部における配線のステップカバレッジを改善し信頼性の
高い電極配線を有するＭＯＳ型半導体装置が得られる利
点を有する。

また、エツチングレートが小さいゲート絶縁膜（１４）
を残すことにより、層間絶縁膜（１８）のエツチング制
御が極めて容易に行える他、ゲート絶縁膜（１４）の微
細化コンタクトが安定して高精度に得られ、よって半導
体装置の微細化、高集積化を押し進められる利点を有す
る。

そして、ゲート絶縁膜（１４）をそのまま利用するので
、新たに膜形成の為の工程を付加せずに済み、工程を簡
略化できる利点を有する。

さらに本願第２の実施例によれば、先の実施例より緩や
かなテーパ角が得られ且つ処理時間の制御によってテー
パ角の制御が安定して高精度に行える利点を有する。

そしてきらに、本願発明は層間絶縁膜（１８）のエツチ
ング制御が容易に行えるので、エツチングレートが大き
い高ドープ量のＰＳＧ又はＢＰＳＧ膜を使用できる。そ
して高ドープ量である程ゲッタリング効果が高い等の効
果を期待できる利点をも有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｇは本発明を説明する為の断面図、
第２図はＭＯＳ集積回路に本発明を適用した実施例を説
明する為の断面図、第３図Ａと第３図Ｂは本発明の第２
の実施例を説明する為の断面図、第４図と第５図は従来
例を説明する為の断面図である。

Claims

【特許請求の範囲】

（１）半導体基板表面にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするＭＯＳ型半導体装置の製造方法。
（２）前記ゲート絶縁膜が前記半導体基板表面の熱酸化
によるシリコン酸化膜、前記層間絶縁膜がＣＶＤ法によ
る不純物ドープのシリコン酸化膜であることを特徴とす
る請求項第１項記載のＭＯＳ型半導体装置の製造方法。
（３）前記層間絶縁膜の膜厚が前記ゲート絶縁膜の膜厚
より大であることを特徴とする請求項第１項記載のＭＯ
Ｓ型半導体装置の製造方法。
（４）前記半導体装置はＭＯＳ型集積回路を構成する横
型ＭＯＳ素子であり前記不純物のイオン注入により前記
ゲート電極の脇に形成した不純物拡散領域は一方がソー
ス領域、他方がドレイン領域であることを特徴とする請
求項第１項記載のＭＯＳ型半導体装置の製造方法。
（５）前記半導体装置はパワーＭＯＳＦＥＴ装置を構成
する縦型ＭＯＳ素子であり前記不純物のイオン注入によ
り前記ゲート電極の脇に形成した不純物拡散領域はソー
ス領域であることを特徴とする請求項第１項記載のＭＯ
Ｓ型半導体装置の製造方法。
（６）半導体基板表面にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、前記レジストパターンで覆われない前記層間絶縁膜の表
面をプラズマ雰囲気中で表面処理を行う工程、前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするＭＯＳ型半導体装置の製造方法。
（７）前記ゲート絶縁膜が前記半導体基板表面の熱酸化
によるシリコン酸化膜、前記層間絶縁膜がＣＶＤ法によ
る不純物ドープのシリコン酸化膜でであり、且つ前記プ
ラズマ雰囲気はＣＦ＿４ガス又はＣＦ＿４＋Ｏ＿２ガス
を使用したものであることを特徴とする請求項第６項記
載のＭＯＳ型半導体装置の製造方法。
（８）前記層間絶縁膜の膜厚が前記ゲート絶縁膜の膜厚
より大であることを特徴とする請求項第６項記載のＭＯ
Ｓ型半導体装置の製造方法。
（９）前記半導体装置はパワーＭＯＳＦＥＴ装置を構成
する縦型ＭＯＳ素子であり前記不純物のイオン注入によ
り前記ゲート電極の脇に形成した不純物拡散領域はソー
ス領域であることを特徴とする請求項第６項記載のＭＯ
Ｓ型半導体装置の製造方法。