JPS5927528A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS5927528A
JPS5927528A JP13603282A JP13603282A JPS5927528A JP S5927528 A JPS5927528 A JP S5927528A JP 13603282 A JP13603282 A JP 13603282A JP 13603282 A JP13603282 A JP 13603282A JP S5927528 A JPS5927528 A JP S5927528A
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JP
Japan
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plasma
irradiation
insulating film
oxide film
wall surface
Prior art date
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Pending
Application number
JP13603282A
Other languages
English (en)
Inventor
Kazuyoshi Takahashi
高橋 和善
Takayuki Koga
古賀 孝幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP13603282A priority Critical patent/JPS5927528A/ja
Publication of JPS5927528A publication Critical patent/JPS5927528A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に係シ、竹に半導体装置
の素子間配線の段切れ防止のために絶縁膜開口部内壁面
に傾斜をつける方法に関する。
〔発明の技術的背寛とその問題点〕
半導体装置の側進に際して、素子間の配線を行なうため
に、半導体基板表面とか層間に酸化膜の如き絶縁膜たと
えば8102とかその他のCVD(Chemical 
Vapor Deposition)法によシ成長した
CVD膜にたとえば湿式エツチング法によp開口部を設
け、この酸化膜の上1のアルミニウム配線と拡散層との
間あるいはアルミニウム配線とポリシリコン層とをアル
ミニウム配線あるいはポリシリコン配線によシ結#11
することが多い。
このような場合、上記開口部における配線の段切れ防止
対策としてυ11口部内壁mJに傾斜をつけている。
上述したように酸化膜開口部内壁面に傾剰をつける方法
として、従来は(1)リンダツタ方式、(2)チー/−
P PSG方式が行なわれている。上記リングツ、り方
式は、CVD膜のリンダツタ時に形成されるリンガラス
層をエツチング液にてエツチングし、リンガラスの残膜
厚を制御することにより開口部内壁面傾斜を制御するも
のである。しかし、この方式によれば、拡散炉にてリン
グツタを行なうため、リンガラス膜厚はウェハ内、チャ
ージ内で均一性がないという欠点があシ、またエツチン
グによるリンがラス残膜厚の制御が難しいため、開口部
内壁面の傾斜角度はばらつきが大°きく、ウェハ内、ロ
ット内におけるばらつきの許容角度である±5度の規格
内に治まシ難いという欠点があった。
一方、前記チー/f PSG方式は、酸化膜上に直接に
リンガラス(PSG )を100OX程度付着さぜ1こ
のときのPH,の流量を制御してリンガラス中のリン濃
度を制御することによシ開ロ部内壁面傾斜を制御するも
のである。この方式は)前述したリンダツタ方式に比べ
て得られる傾斜の角度は安定しているが、リンガラス伺
着工稈とリン1度制御工程との2工程が増え朗欠点があ
る。
〔発す」の目的〕
本発明は上記の事情に鑑みて外されたもので、;に子間
配れjのために絶縁膜に11110部を形成する際に、
九ない工程で開1部内壁面に安定性のある角度で傾f1
をつけ、前記配線の段切れを防止し得る半導体装置の製
造方法を提供するものである。
〔発IJJの41↓L軟〕 すなわち、本51すJの半導体装置の升、V端方法け、
半将体つェノ・における絶縁膜の表面をプラズマ装置に
よシフ0ラズマ照射し、こののし湿式エツチング法によ
るパターンニ/グを施すことによって、上記絶縁膜の開
口部の内壁iT+liに所要の傾斜角を形成することを
特徴とするものである。
したがって、プラズマ照射によυ絶縁膜表面に形成され
るプラズマダメージ層の存在によυ、湿式エツチング後
における絶縁JIK開口部内壁面に安定かつ、再現性の
ある傾斜角が得られ、この傾斜角はプラズマ照射の条件
の制御によって開口部配線に段差切れを生じさせない所
望の値か鵜°られる。しかも、上述したフ0ラズマ照射
は前述のチーdPSG方式に比べて工程数が少なく、プ
ロセス管理が簡単になる。
〔発明の実施例〕
以下、本発明をたとえば半導体基板表面の酸化膜の如き
絶縁膜の開口部に適用した例について図面を参照して説
明する。
先ず、第1図に示すように、半導体基板(たとえばSt
) J上にたとえば高温熱酸化法によシフ00X〜15
000 Xの厚みとなるように下地酸化膜2を成長させ
る。次に、上記下地酸化膜2に素子間配線のだめの開口
部を設けるのに先立って、第2図に示すように下地酸化
膜20表面をプラズマ装置によってプラズマ照射し、グ
ツズiダ、メージ層(図中X印で表わす)2′を形成す
る。この場合プラズマエツチングによる酸化膜エツチン
グ量は数X以下に抑える。次に、上記プラズマダメージ
層2′の異常サイドエツチングを防止するために、表面
改質剤(ヘキサメチルソシテザン等)による処理を行な
った後、通常の方法でノやターニングを実施する。すな
わら、ホトレジスタの塗布→フ0レペーク→露光→現、
像→ポストベーク→湿式エツチング→レジスト除   
′去の工程を実施する。この場合、湿式エツチング後に
おけるウエノ・の状態は第3図に示すようになシ、レジ
スト−3の開口部4下に形成される酸化展開[コ部5の
内壁面5′に所要の11.Ii斜角度が得られる。この
傾斜角度lJ1、プラズマ照射時のガス、たとえばフレ
オン(CF’4 ) r酸素Co2) 。
窒素(N2)の流量比および11(1射パソー、照射時
間の制御によシ素子間配線の段切れ防止に有効な15度
〜45度の範囲内の任意の角度を設定可能であ月この照
射条件で前記酸化膜エッチ   リ::、しくング量を
数X以下に制御することはり能である。   □この場
合、上記照射条件は安定に制御可能であ ゛るので、#
を胴内は安定に躬現性よく得られる。
たとえばCVD法によシ約78001の厚みの酸化膜(
CVD膜)が伺けられた半導体ウニ・ハに、プラズマ装
置にてCF4=1208ccM、0□=4080CM”
”ワー= 300 Wの条件で20秒間ププラズマ射し
た場合には、ツヤターニング実施によシulJロ部内壁
面に25度の傾斜角が安定に得られ、ばらつきの許容規
格±5度に対して全く問題がない。
なお、本発明方法は上述した半導体基板表面の酸化膜の
開口部に限らず、層間の酸化膜の開口部にも適用可能で
ある。
〔発EJJの効果〕
上述したように本発明方法によれば、グラノ。
マ装置にて絶縁膜表面にプラズマ装置したのちパターニ
ングを実施することによって、前述のチー/e PSG
方弐に比べて工程が少ないのでプロセス管理が簡単であ
シ、しかも絶縁膜[41m1部内壁面に安定かつ再籾、
性のある所望の傾斜角を形成することができ、上記開口
部における素子間配線の段切れを防止することができる
【図面の簡単な説明】
第1図ないし第3図は本発明に係る半導体装置の製造方
法の一実施例に係る各工程におりるウェハ断面を示す断
面図である。 1・・・半導体基板、2・・・酸化膜、2′・・・プラ
ス゛マダメージ層、3・・・ホトレジスト、5′・・・
開口部内壁面。

Claims (3)

    【特許請求の範囲】
  1. (1)半導体ウェハにおける絶縁膜の表面をプラズマ装
    置によシプラズマ照躬し、こののち湿式エツチング法に
    よるパターニングを施すことによって、上記絶縁膜の開
    口部の内壁面に所要の傾斜角を形成することを特徴とす
    る半導体装置の製造方法。
  2. (2)  前記絶縁膜の厚さは700X〜150001
    であシ、前記フ0ラズマ照射による絶縁膜エツチング量
    を数X以下に制御することを特徴とする特許 製造方法。
  3. (3)前記プラズマ装置によるプラズマ照射時−の使用
    ガスの流ぢ,比、照射パワー、照射時間の制御によシ前
    記傾斜角を15度〜45度の範囲内に設定することを4
    ¥徴とする前記l1す許請求の範囲第1項記載の半導体
    装置の製造方法。
JP13603282A 1982-08-04 1982-08-04 半導体装置の製造方法 Pending JPS5927528A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0350836A (ja) * 1989-07-19 1991-03-05 Sanyo Electric Co Ltd Mos型半導体装置の製造方法
US7670891B2 (en) 2004-09-10 2010-03-02 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
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JPH0350836A (ja) * 1989-07-19 1991-03-05 Sanyo Electric Co Ltd Mos型半導体装置の製造方法
US7670891B2 (en) 2004-09-10 2010-03-02 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US8158509B2 (en) 2004-09-10 2012-04-17 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

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