CN109494149A - 半导体结构的制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构的制作方法，包含：首先，提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上，接着进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层，然后形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层，接下来进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面，以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。

Description

半导体结构的制作方法
技术领域
本发明涉及半导体制作工艺领域，尤其是涉及一种调整接触洞宽度避免接触洞被过度蚀刻的方法。
背景技术
在半导体的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路图案、注入区域布局图案、以及接触洞单元图案等形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一基底上的光致抗蚀剂层内，以由此将复杂的布局图案精确地转移至半导体芯片或其上的薄膜层中。然后伴随着后续相对应的离子注入制作工艺或蚀刻制作工艺等，可完成复杂的电路结构。
然而，当图案转移至由不同种材料组成的多层结构中时，由于各材料受到蚀刻时速率不同，可能会导致蚀刻步骤的困难，严重时甚至会导致过度蚀刻特定层材料，进而影响图案的转移。
发明内容
本发明提供一种半导体结构的制作方法，包含：首先，提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上，接着进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层，然后形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层，接下来进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面，以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。
本发明的其中一特征在于，为了避免蚀刻过程中，不同的材料层的蚀刻速率不同，进而造成特定层(如第一介电层)被蚀刻速率过快引起的过度蚀刻现象。因此先在上方层(例如第二介电层)的侧壁形成一掩模层，掩模层本身有一定的厚度存在，因此可以补偿下方第一介电层被过度蚀刻的部分。此外，通过调整掩模层的厚度与其他蚀刻参数，可以进一步控制凹槽的宽度，并且改善制作工艺良率。
附图说明
图1、图2、图3B与图4至图7为本发明第一优选实施例的制作半导体结构的示意图；
图3A为本发明另一实施例的半导体结构示意图；
图8至图11分别为本发明不同实施例所制作成的半导体结构示意图。
主要元件符号说明
10 基底
12 栅极结构
14 源/漏极区域
16 接触蚀刻停止层
18 底层间介电层
20 接触结构
21 材料层
22 硼磷硅玻璃层
24 材料层
26 第一介电层
28 第二介电层
30 非晶硅层
32 图案化掩模层
34 凹槽
36 第一凹槽
37 凹槽
38 掩模层
40 突出部
42 第二凹槽42
44 第三凹槽
45 突出部
P1 第一蚀刻步骤
P2 第二蚀刻步骤
P3 第三蚀刻步骤
P4 第四蚀刻步骤
X 宽度
Y 宽度
Z 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。
请参考图1、图2、图3B以及图4至图7，其绘示本发明第一优选实施例的半导体元件的制作工艺剖面示意图。如图1所示，首先提供一基底10，例如为硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon on insulator，SOI)基底等半导体基底，基底10上形成有至少一半导体元件，例如为一金属氧化物半导体(MOS)晶体管，且此MOS晶体管具有一栅极结构12，以及多个源/漏极区域14位于栅极结构相对两侧的基底10中。之后依序形成一接触蚀刻停止层(contact etch stop layer,CESL)16以及一介电层，例如一底层间介电层18于基底10上，然后进行一平坦化步骤，例如为化学机械研磨(Chemical mechanical polishing)，去除表面多余的底层间介电层18并曝露出栅极结构12。其中，栅极结构12可为金属栅极或是多晶硅栅极等，并不以此为限，而且本优选实施例可选择性地在源/漏极区域14上的底层间介电层18与接触蚀刻停止层16中形成相对应的接触结构20，其中该接触结构20可为柱状接触(pole contact)或是条状接触(slot contact)并直接接触源/漏极区域14，本实施例中，接触结构20包含导电性佳的材质，例如钨，但不限于此。
在底层间介电层18上，形成有多层结构，以本实施例为例，由下至上分别依序有材料层21、硼磷硅玻璃层22、材料层24、第一介电层26、第二介电层28、非晶硅层30以及图案化掩模层32。其中材料层21、材料层24与第二介电层28较佳为碳氮化硅层，第一介电层26与图案化掩模层32较佳包含有氧化硅，但不限于此。各层材料与其相邻的其他材料层较佳包含有蚀刻选择比，亦即对同一蚀刻步骤而言，蚀刻特定材料层与蚀刻相邻的其他层材料层具有不同的蚀刻速率。
图案化掩模层32中包含有多个凹槽34，各凹槽34位置对应下方栅极结构12或接触结构20。形成图案化掩模层32的方法举例来说，可先形成一掩模层(图未示)覆盖于非晶硅层30上，并且形成一层或多层光致抗蚀剂结构覆盖于上述掩模层上，以本实施例为例，可形成三层光致抗蚀剂结构，分别包含有一有机介电层(organic dielectric layer，ODL)、一含硅硬掩模及抗反射(silicon-containing hard mask bottom anti-reflectivecoating,SHB)层，其成分为含硅的有机高分子聚合物(organosilicon polymer)或聚硅物(polysilane)，以及一光致抗蚀剂层，例如ArF光致抗蚀剂层，其适用于光源为193nm波长的曝光。接着利用光刻步骤，图案化三层光致抗蚀剂结构，并以一蚀刻步骤将上述三层光致抗蚀剂结构的图案转移至掩模层，以形成图案化掩模层32。
接着如图2所示，进行一第一蚀刻步骤P1，将图案化掩模层32的图案转移至下方非晶硅层30以及第二介电层28中，形成多个第一凹槽36。其中第一蚀刻步骤P1可包含单次或是多次蚀刻步骤。本实施例中，第一蚀刻步骤P1包含两步骤，分别移除部分非晶硅层30与部分的第二介电层28。其中移除部分非晶硅层30的步骤包含利用一氯气与溴化氢气体对非晶硅层30进行蚀刻步骤；移除部分第二介电层28的步骤包含有利用一含氟气体对第二介电层28进行蚀刻步骤。但上述蚀刻步骤的参数仅为本发明其中一示例，其他合适的蚀刻方式也应属于本发明涵盖范围内。另外，在第一蚀刻步骤P1后，第一介电层26的顶面被第一凹槽36所曝露。
图3A绘示本发明其中一实施例形成半导体结构的示意图。申请人发现，若此时直接进行一蚀刻步骤，继续将第一凹槽36的图案转移至下方的第一介电层26中，并产生多个凹槽37。由于第一介电层26的材质例如为氧化硅，因此相较于其他材料层(例如相较于碳氮化硅)，其受到蚀刻的速率较快，因此可能会产生例如图3A所示，第一介电层26因为蚀刻速率过快，导致被过度蚀刻而产生外拉(pull out)的现象，意味着在第一介电层26中所产生的凹槽37宽度大于原先第一凹槽36的实际宽度。若按照此制作工艺继续进行下去，接触洞的底部宽度可能会被放大，而将无法准确地形成原先所预定形成的接触结构尺寸，严重时甚至可能会导致接触结构误触其他元件产生短路现象。
为了避免上述情形，如图3B所示，图3B绘示本发明另外一实施例形成半导体结构的示意图。在继续进行蚀刻步骤以转移图案至第一介电层26之前，先形成一掩模层38，例如使用化学气相沉积(CVD)等方式，完整地覆盖于第一凹槽36的底部与侧壁，掩模层38材质包含有金属氮化物，例如为氮化钛或是氮化钽，厚度例如为30埃至150埃，但可以依照实际需求而调整。
图4至图8为延续上述图3B所示的结构而继续进行制作工艺的半导体结构示意图。如图4所示，进行一第二蚀刻步骤P2，移除部分的掩模层38。值得注意的是，第二蚀刻步骤P2为一垂直方向的各向异性蚀刻步骤，例如包含用一氯气对掩模层38进行部分蚀刻。因此在第二蚀刻步骤P2执行后，位于第一凹槽36底部的掩模层38被部分移除而曝露出第一介电层26的部分顶部，但是位于第一凹槽36底部的掩模层38仍部分存在，也就是说，位于第一凹槽36底部的掩模层38并没有被完全移除，并且残留的掩模层38包含有一突出部40，其中掩模层38与突出部40共同组成一“L型”的剖面结构。不过本发明不限于此，在一些实施例中，可能不包含有突出部40，因此残留于第一凹槽36侧壁的掩模层38仅有一垂直的剖面结构。
接着如图5所示，进行一第三蚀刻步骤P3，以剩余的掩模层38(可能再加上突出部40)为掩模，蚀刻第一介电层26，并在第一介电层26中产生第二凹槽42。如上所述，由于第一介电层26被蚀刻的速率较快，因此仍可能会产生过度蚀刻的问题。然而由于在本实施例中，额外形成了掩模层38，掩模层38本身具有一厚度，再加上突出部40存在，因此可阻挡部分的第一介电层26。换句话说，有一部分的第一介电层26被掩模层38以及突出部40阻挡，造成后续形成的第二凹槽42开口较小。在第三蚀刻步骤P3过程中，该些被掩模层38以及突出部40阻挡的第一介电层26与被过度蚀刻的部分相互抵消。因此即使第一介电层26被过度蚀刻，但是形成的第二凹槽42的宽度不会因此大于第一凹槽36的宽度。在本实施例中，第一凹槽36的宽度仍大于第二凹槽42的宽度。如此一来，上述短路现象即可避免。此外，在本发明的其他优选实施例中，透过调整掩模层38的厚度，可达到第二凹槽42的宽度与第一凹槽36的宽度相等，如此一来将更有利于后续填入导电层于凹槽中。
接着如图6所示，在继续进行第四蚀刻步骤P4，将第二凹槽42的图案转移至下方材料层24、硼磷硅玻璃层22以及材料层21中，第四蚀刻步骤P4也较佳包含有多次蚀刻步骤，以分别移除材料层24、硼磷硅玻璃层22以及材料层21。同时形成多个第三凹槽44，第三凹槽44曝露出底下的栅极结构12的顶部或者是接触结构20的顶部。
值得注意的是，在本实施例中，第四蚀刻步骤P4进行后，仍有部分的掩模层38位于第二介电层28侧壁。因此接下来如图7所示，进行一次或是多次的蚀刻步骤，将非晶硅层30、第二介电层28以及掩模层38完全移除。此外在此蚀刻步骤中，可能也一并移除非晶硅层30，但不限于此。此外，若前述的掩模层38包含有突出部40(L型剖面结构)，则在掩模层38被移除后可能会在第一介电层26的侧壁留下突出部45。
后续步骤中，可填入一导电层(图未示)例如钨至各凹槽(包含有第一凹槽36、第二凹槽42与第三凹槽44中)，填满各凹槽以形成导电接触结构于原先的接触结构20上。完成本发明具有接触结构的半导体结构。
图8至图11分别为本发明不同实施例的半导体结构示意图，如图8至图11所示，在第三凹槽44完成后，将第一凹槽36的宽度定义为X，将第二凹槽42的宽度定义为Y，将第三凹槽的宽度定义为Z。通过改变上述掩模层的厚度与蚀刻参数，可一并调整宽度X、Y、Z之间的关系。举例来说，图8中，宽度X大于宽度Y且大于宽度Z；图9中，宽度X等于宽度Y且大于宽度Z；图10中，宽度X大于宽度Y，而宽度Y又等于宽度Z；图11中，宽度X、Y、Z都相等。上述各种宽度变化衍伸的实施例，都属于本发明的涵盖范围内。
综上所述，本发明的其中一特点在于，为了避免蚀刻多层的材料层的过程中的蚀刻速率不同，进而造成特定层(如第一介电层)被蚀刻速率过快引起的过度蚀刻现象。因此先在该特定层的上方层(例如第二介电层)的侧壁形成一掩模层，掩模层本身有一定的厚度存在，因此可以补偿下方第一介电层被过度蚀刻的部分。此外，通过调整掩模层的厚度与其他蚀刻参数，可以进一步控制凹槽的宽度，并且改善制作工艺良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体结构的制作方法，包含：
提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上；
进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层；
形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层；
进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面；以及
进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。
2.如权利要求1所述的制作方法，其中该第一凹槽具有一第一内径宽度，该第二凹槽具有一第二内径宽度，该第一内径宽度大于该第二内径宽度。
3.如权利要求1所述的制作方法，其中该第一凹槽具有一第一内径宽度，该第二凹槽具有一第二内径宽度，该第一内径宽度等于该第二内径宽度。
4.如权利要求1所述的制作方法，其中该第一介电层为一氧化层。
5.如权利要求1所述的制作方法，其中该第二介电层为一碳氮化硅层。
6.如权利要求1所述的制作方法，其中还包含形成一硼磷硅玻璃(BPSG)层位于该第一介电层下方，以及一接触结构位于该硼磷硅玻璃层下方。
7.如权利要求6所述的制作方法，其中在该第三蚀刻步骤之后，还包含进行一第四蚀刻步骤，形成一第三凹槽于该硼磷硅玻璃层中，该第三凹槽曝露出该接触结构。
8.如权利要求6所述的制作方法，其中该接触结构至少包含有一钨导电层。
9.如权利要求6所述的制作方法，其中该第四蚀刻步骤进行后，仍有部分该掩模层存在于该第二介电层的侧面。
10.如权利要求1所述的制作方法，其中该掩模层的材质包含有金属氮化物层。
11.如权利要求10所述的制作方法，其中移除部分该掩模层的步骤包含利用一氯气对该掩模层进行蚀刻步骤。
12.如权利要求1所述的制作方法，其中移除部分该非晶硅层的步骤包含利用一氯气与溴化氢气体对该非晶硅层进行蚀刻步骤。
13.如权利要求1所述的制作方法，其中移除部分该第二介电层的步骤包含有利用一含氟气体对该第二介电层进行蚀刻步骤。
14.如权利要求1所述的制作方法，其中在该第二蚀刻步骤之后，剩余的该掩模层包含有一突出部，且该剩余的掩模层具有一L型剖面结构。
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