JPH03139858A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03139858A
JPH03139858A JP1277929A JP27792989A JPH03139858A JP H03139858 A JPH03139858 A JP H03139858A JP 1277929 A JP1277929 A JP 1277929A JP 27792989 A JP27792989 A JP 27792989A JP H03139858 A JPH03139858 A JP H03139858A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野 Ｂ９発明の概要 Ｃ０従来技術［第６図］ Ｄ０発明が解決しようとする問題点 ［第７図乃至第９図］ Ｅ６問題点を解決するための手段 Ｆ０作用 Ｇ、実施例［第１図乃至第５図］ ａ、第１の実施例［第１図］ ｂ、バイアスＥＣＲＣＶＤ装置［第２図］Ｃ０第２の実
施例［第３図］ ｄ、第３の実施例［第４図、第５図］ Ｈ２発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製造方法、特に基板の表面部にト
レンチを形成し、次いで、該トレンチをバイアスＥＣＲ
ＣＶＤにより形成した絶縁膜で埋め込み、次いでその埋
め込の際にトレンチ外に形成された絶縁膜によるトレン
チ上の溝幅を広くするための絶縁膜に対する水平戻しエ
ツチングを行い、その後、上記トレンチ内の絶縁膜をマ
スクしてトレンチ外の絶縁膜を除去する半導体装置の製
造方法と、それに用いるバイアスＥＣＲＣＶＤ装置に関
するものである。
（Ｂ、発明の概要） 本発明は、上記の半導体装置の製造方法において、 トレンチ外絶縁膜を完全に除去して平坦埋め込みを可能
にするため、 予め基板表面にエツチングストップ層を形成してお（も
のであり、 それによって、トレンチ外絶縁膜に対する水平戻しエツ
チングの際にトレンチ外絶縁膜の裾引き部を完全に除去
できるようにすることを可能にするものである。
また、本発明は、バイアスＥＣＲＣＶＤ装置において、 絶縁膜の形成と、絶縁膜のエツチングとを連続的に行な
うようにするため、 反応室内に導入するガスを絶縁膜形成用ガスと絶縁膜エ
ツチング用ガスとの間で切換えることができるようにし
たものである。
（Ｃ，従来技術）［第６図］ 従来におイテ、ＩＣ，ＬＳＩ％ＶＬＳＩ等半導体装置の
素子間分離は半導体基板の表面部を選択酸化することに
より形成した選択酸化膜（ＬＯＧＯ３）により行うのが
普通であった。しかしながら、選択酸化膜による素子間
分離法はバードビークが発生して寸法変換差が太き（な
るという欠点を有するため素子の微細化への対応が難し
くなりつつある。そこで、バードビークが発生せず従っ
て寸法変換差が非常に小さいトレンチ分離法が注目され
ている。
トレンチ分離法は例えば特開昭５７−１７６７４２号公
報あるいは特開昭６０−５３０４５号公報に紹介されて
いるように、半導体基板の表面部にトレンチ（溝）を形
成し、そのトレンチをバイアスＥＣＲＣＶＤによりＳｉ
Ｏ２で埋め込むものである。第６図（Ａ）乃至（Ｅ）は
バイアスＥＣＲＣＶＤによるトレンチ分離法の一例を工
程順に示す断面図である。
（Ａ）半導体基板１の表面部にトレンチ２を形成した後
、バイアスＥＣＲＣＶＤによりＳｉＯ□からなる絶縁膜
３を形成して該絶縁膜３でトレンチ２を埋め込む。形成
する絶縁膜３の厚さはトレンチ深さと路間−にする。尚
、絶縁膜はトレンチ外、即ち素子形成領域となる部分上
にも形成され、３ａはそのトレンチ外に形成された絶縁
膜を示す。第６図（Ａ）は絶縁膜形成後の状態を示す。
（Ｂ）次に、平坦面がエツチングされない条件でバイア
スＥＣＲＣＶＤにより同図（Ｂ）に示すようにトレンチ
外の絶縁膜３ａを矢印に示すように水平方向にエツチン
グする。このバイアスＥＣＲＣＶＤによる水平方向のエ
ツチングを［水平戻しエツチング］あるいは単に「水平
戻し」という。
かかる水平戻しはトレンチ２上に形成された絶縁膜３ａ
による溝の幅を広（してトレンチ２を覆うレジスト膜に
よるマスクを形成し易くするために行う。
（Ｃ）次にレジスト膜４の塗布及び露光、現像により同
図（Ｃ）に示すようにトレンチ内２内の絶縁膜３をレジ
スト膜４でマスクする。
（Ｄ）次に、同図（Ｄ）に示すようにレジスト膜４をマ
スクとする異方性エツチングによりトレンチ外の絶縁膜
３ａを除去する。
（Ｅ）その後、同図（Ｅ）に示すように、レジスト膜４
を除去する。
これによりトレンチ２内を絶縁膜３で埋め込むことがで
きる。
このトレンチ分離法は、平坦面に対してはエツチングレ
ートがデポジションレートよりも小さ（、角度のある面
（平坦面に対して角度のある面）に対してはエツチング
レートがデポジションレートよりも小さくなるというバ
イアスＥＣＲＣＶＤの性質を有効に活かして狭いトレン
チに対しても広いトレンチに対しても同程度の膜厚の絶
縁膜より埋め込みを行うことができ、その点で優れてい
ると一応はいえる。というのは、普通のＣＶＤによりト
レンチの埋め込みをした場合には、普通のＣＶＤがステ
ップカバレッジ性が良いという特徴を有するため、絶縁
膜の膜厚は狭いトレンチを埋める部分において厚く、広
いトレンチを埋める部分において薄くなるという傾向が
あるが、バイアスＥＣＲＣＶＤによる埋め込にはそのよ
うな傾向が比較的少ないからである。
（Ｄ、発明が解決しようとする問題点）［第７図乃至第
９図］ ところで、第６図（Ａ）乃至（Ｅ）はあくまで各工程が
理想的に進んだ場合の状態を示しているが、実際にはそ
のように理想的には進まず、水平戻しエツチング工程［
第６図（Ｂ）］が終了した段階では第７図に示すように
トレンチ外絶縁膜３ａの側面の下部が裾引き状になる。
５は該裾引き状の部分を示す。
このように、裾引き状部分５ができるのは、絶縁膜３ａ
の裾の部分では、基板１表面に対する角度がＯに近くな
り、水平戻しエツチングではほとんどエツチングされな
くなるために生じるものと考えられる。従って、若しこ
のままレジスト膜４をマスクとするトレンチ外の絶縁膜
３のエツチングを行うと、そのエツチングが異方性エツ
チングの場合は第８図（Ａ）に示すようにレジスト膜４
下にトレンチ外絶縁膜の一部５ａが残存し、等方性エツ
チングの場合には第８図（Ｂ）に示すようにトレンチ内
絶縁膜３の一部が欠けてしまうことがある。５ｂはその
欠けた部分を示す。これは耐圧不良の原因になる。
そこで、水平戻しエツチングに代えて異方性エツチング
を行うことにより絶縁膜３．３ａをエッチバックしてレ
ジスト膜４を形成する場所を確保しようとすると、第９
図に示すようにトレンチ２内の絶縁膜３０表面部まで除
去されてしまい埋め込み不充分な状態になる。これもア
イソレーション膜の耐圧不良を招くので好ましくない。
本発明はこのような問題点を解決すべく為されたもので
あり、ト１ンチ外絶縁膜の側面下部に裾引き状の部分が
生じても該トレンチ外絶縁膜を完全に除去して平坦埋め
込みを可能にすることを目的とする。
（Ｅ、問題点を解決するための手段） 本発明半導体装置の製造方法は、トレンチ形成前に予め
基板形成してお（表面にエツチングストップ層を形成し
ておくことを特徴とする。
本発明バイアスＥＣＲＣＶＤ装置は、反応室内に導入す
るガスを絶縁膜形成用ガスと絶縁膜エツチング用ガスと
の間で切換えることができるようにしたことを特徴とす
る。
（Ｆ、作用） 本発明半導体装置の製造方法によれば、トレンチ及び絶
縁膜を形成した後のトレンチ外絶縁膜の異方性エツチン
グに際してトレンチ内絶縁膜の表面部が除去されてもそ
の除去される厚さをエツチングストップ層の厚さと等し
くしておけばトレンチ内絶縁膜の表面は基板の表面と同
じ高さになる。従って、その後トレンチ内絶縁膜をマス
クしてのトレンチ外絶縁膜の異方性エツチング及びエツ
チングストップ層のエツチングによりトレンチが不足な
く絶縁膜で埋め込まれトレンチ外絶縁膜が完全に除去さ
れたところの略平坦な埋め込みが実現する。
本発明バイアスＥＣＲＣＶＤ装置によれば、反応室内に
導入するガスの切換ができるので、ガスの切換えによっ
て絶縁膜のＣＶＤとエツチングを連続的に行うことがで
き、スルーブツトを高めることができる。
（Ｇ、実施例）［第１図乃至第５図１ 以下、本発明半導体装置の製造方法とそれに用いるバイ
アスＥＣＲＣＶＤ装置を図示実施例に従って詳細に説明
する。
（ａ、第１の実施例）［第１図］ 第１図（Ａ）乃至（Ｈ）は本発明半導体装置の製造方法
の第１の実施例を工程順に示す断面図である。
（Ａ）半導体基板ｌの表面に同図（Ａ）に示すように、
トレンチ埋め込み用絶縁膜のエツチングに対してストッ
パとなる多結晶シリコンからなるエツチングストップ層
６を形成する。該エツチングストップ層６の膜厚は例え
ば５００〜２０００人程度である。
（Ｂ）次に、異方性エツチングにより同図（Ｂ）に示す
ように半導体基板の表面部にトレンチ２を形成する。
（Ｃ）次に、バイアスＥＣＲＣＶＤによって第１図（Ｃ
）に示すようにＳｉＯ２かもなる絶縁膜３でトレンチ２
を過不足なく埋め込む。バイアスＥＣＲＣＶＤ条件は、
例えば供給ガスがＳ　ｉ　Ｈ４（１７，５ＳＣＣＭ）／
Ｎ、Ｏ（３５３ＣＣＭ）　μ波（２，４５ＧＨｚ）のパ
ワーが１０００Ｗ、ＲＦバイアスのパワーが５００Ｗ、
磁場が８７５ガウス、圧力が７Ｘ１０”−’Ｔｏｒｒで
ある。尚、３ａはトレンチ外、即ちアクティブ領域に成
長した絶縁膜である。
（Ｄ）次に、同図（Ｄ）に示すように、平坦面がエツチ
ングされない条件でバイアスＥＣＲＣＶＤにより絶縁膜
３ａを水平戻しエツチングする。このときのバイアスＥ
ＣＲＣＶＤ条件は工程（Ｃ）における条件のうちのＳ　
Ｉ　Ｈ４供給量だけを５゜３８ＣＣＭに変えたものであ
る。
本工程はトレンチ２内の絶縁膜３を確実にマスクするレ
ジスト膜を形成するに必要な場所をトレンチ２上及びそ
の近傍に確保するために行うものであるが、しかし、裾
引き部５が生じるということは前述のとおりであり、こ
の段階では、レジスト膜を形成にするに必要な場所を完
全に確保するには至っていないのである。
尚、第１図（Ｄ）において２点鎖線は水平戻しエツチン
グ前における絶縁膜３．３ａの状態を示している。
（Ｅ）次に同図（Ｅ）に示すように、ＲＩＥにより異方
性エツチングを行って絶縁膜３．３ａを上記エツチング
ストップ層６の厚さ分エツチングする。この異方性エツ
チングは、例えば、供給ガスがＣＨＦ　ｓ　　（７５Ｓ
　ＣＣＭ　）　／　Ｏ□　（８３ＣＣＭ）、ＲＦバイア
スのパワーが１３５０Ｗ、圧力が３０ｍＴｏｒｒでの平
行ＲＩＥにより行えばよい。これにより上述したレジス
ト膜を形成するためのスペースを確保することができる
。
（Ｆ）次に、フォトソグラフィ技術を駆使して同図（Ｆ
）に示すようにレジスト膜４でトレンチ内３をマスクす
る。
（Ｇ）次に、同図（Ｆ）に示すようにトレンチ外の絶縁
膜３ａを除去する。
（Ｈ）その後、レジスト膜４を剥離し、次いで多結晶シ
リコンからなるエツチングストップ層４を例えばＫＯＨ
でエツチングする。
これにより、トレンチ２を絶縁膜３により過不足なく埋
め込み且つトレンチ外の絶縁膜３ａを完全に除去した状
態になる。
このような半導体装置の製造方法によれば、予めエツチ
ングストップ層６を形成しておき、トレンチ２、絶縁膜
３の形成及びトレンチ外絶縁膜３ａの水平戻しエツチン
グをした後、異方性エツチングをするのでトレンチ外絶
縁膜３ａの裾引き状の部分を完全に除去することができ
る。従って、トレンチ内絶縁膜３をマスクするレジスト
膜を形成するに必要なスペースを確保することができ、
延いては、トレンチ外絶縁膜３ａの完全な除去が可能に
なる。
そして、水平戻しエツチング後の異方性エツチングによ
ってトレンチ内の絶縁膜３の表面部がエツチングされる
が、もともと絶縁膜３はエツチングストップ層６の厚さ
分厚く形成されているので、その異方性エツチングによ
り絶縁膜３の表面を半導体基板の表面と同じ高さにする
ことができるのである。
また、その異方性エツチングの際に半導体基板１のアク
ティブ領域（トレンチ外領域）はエツチングストップ層
６によって覆われているので、その異方性エツチングに
より半導体基板１の表面部がエツチングされる虞れはな
い。
尚、本実施例においてトレンチ肩部での耐圧の確保のた
めに、工程（Ｅ）の異方性エツチングによる絶縁膜３に
対するエツチング厚さをエツチングストップ層６の膜厚
よりも稍薄めにし、第１図の２点イ線で示すように絶縁
膜３の表面を半導体基板１の表面よりも稍高くなるよう
にしても良い。というのは、若し絶縁膜３の表面が基板
１の表面よりも少しでも低（なると耐圧不良が生じる虞
れがあるが、絶縁膜３が厚過ぎても耐圧には特に問題が
生じないからである。尚、第１図（Ｈ）において３ｂは
絶縁膜３の半導体基板表面よりも高い部分を指す。
（ｂ、バイアスＥＣＲＣＶＤ装置）［第２図］第２図は
、第１図に示した半導体装置の製造方法に用いるバイア
スＥＣＲＣＶＤ装置の一例を示す断面図である。
第１図（Ｃ）〜（Ｄ）に示す工程はもともとバイアスＥ
ＣＲＣＶＤを行うので通常のバイアスＥＣＲＣＶＤ装置
で行うことができるが、工程（Ｅ）はＲＩＥによる異方
性エツチングなので通常のバイアスＥＣＲＣＶＤ装置で
は行うことができない。そこで、ＲＩＥによる異方性エ
ツチングもできるようにしたのが本バイアスＥＣＲＣＶ
Ｄ装置なのである。
第２図において、１１はプラズマ生、成室、１２は冷却
水の通流室、１３はプラズマ生成室１１の上部を閉塞す
るマイクロ波導入窓で、石英ガラス板からなる。１４は
プラズマ生成室１１の上側に設けられたマイクロ波導波
管、１５はプラズマ生成室１の底部に形成されたプラズ
マ引出窓で、図示しない引出用の電極を有している。
１６はプラズマ生成室１１の周囲に配置された励磁コイ
ル、１７はプラズマ生成室１の下側に配置された反応室
で、この内部の上記プラズマ引出窓１５の下側にあたる
部分に試料を支持する支持台１８が配置され、該支持台
１８上に被処理基板、例えば半導体ウェハ１９が支持さ
れている。
２０はプラズマ生成室１１ヘプラズマ生成室ガス（１）
、例えば０□を供給するガス導入管、２１はプラズマ流
、２２ａはＣＶＤ用反応ガス（２）、例えばＳ　ｉ　Ｈ
，等を反応室１７内に導入するガス導入リング、２２ｂ
はエツチング用ガス（３）、例えばＣＨＦ、あるいはＮ
　Ｆ　ａ等を導入するガス導入リング、２３はバイアス
用ＲＦ電源である。
このプラズマ装置は、プラズマ生成室１１、試料室７ヘ
プラズマ生成ガス（１）、反応ガス（２）を供給し、励
磁コイル１６によって磁界を形成しつつマイクロ波を導
入することによりプラズマ生成室１内にガス（１）のプ
ラズマを生成し、生成されたプラズマイオンを上記図示
しない引出用の電極の作用と、励磁コイル１６が作る発
散磁界によって上記反応室１７内の半導体ウェハ１９上
に投射し、該反応室１７内に供給された反応ガス（２）
の気相反応によって半導体ウェハ１９の表面のエツチン
グあるいは成膜を行なうようになっている。
そして、そのときＲＦバイアス電源２３によりバイアス
をかけて絶縁膜のＣＶＤの制御ができる。そして、ガス
導入リング２２ａを通して導入するＣＶＤ用反応ガス（
２）の流量を変えることにより絶縁膜のＣＶＤ状態から
水平戻しエツチング状態に切換ができる。従って、第１
図（Ｃ）に示す絶縁膜３のＣＶＤ工程と、同図（Ｄ）に
占めろ水平戻しエツチング工程とを連続的に行うことが
できる。
次に、ガス導入リング２２ａを通じてのＣＶＤ用ガス（
２）の供給を停止し、ガス導入リング２２ｂを通じて絶
縁膜エツチング用のガス（３）、例えばＣＨＦ、あるい
はＮＦ、を供給することにより絶縁膜３．３ａに対する
ＲＩＥによる異方性エツチング［第１図（Ｅ）］を行う
ことができる。
尚、本バイアスＥＣＲＣＶＤ装置においては、反応室１
７内へ反応ガスを導入するガス導入リングを２個２２　
ａ、　２２　ｂ設け、ＣＶＤ用ガス（２）をその一方２
２ａを通じて供給したり、エツチング用ガス（３）を他
方２２ｂを通じて供給したりすることにより反応室１７
内へ導入するガスの切換を行っていた。しかしながら、
ガス導入リングを１個だけ設け、外部にて該ガス導入リ
ングに供給する反応ガスを切り替えることにより反応室
１７への導入ガスの切換を行うようにしても良い。
このように、本発明バイアスＥＣＲＣＶＤ装置には種々
の変形例が考えられる。
（ｃ、第２の実施例）［第３図］ 第３図（Ａ）乃至（Ｄ）は、本発明半導体装置の製造方
法の第２の実施例を工程順に示す断面図である。
（Ａ）同図（Ａ）に示すように、半導体基板１の表面に
例えばＳｉｎ、からなるパッド層（厚さ例えば５０〜１
００人）７を介して多結晶シリコンからなるエツチング
ストップ層６を形成する。
尚、エツチングストップ層６形成後２点鎖線で示すよう
にエツチングストップＨ６表面にＳ　ｉ　Ｏａあるいは
ＳｉＮからなるキャツピング層８を形成して次のレーザ
ービームによるアニール工程においてのエツチングスト
ップ層６表面の酸化を防止するようにしても良い。
（Ｂ）次に、例えばエキシマレーザにより第１図（Ｂ）
に示すようにレーザービームを照射して多結晶シリコン
からなるエツチングストップ層６のみを加熱し、エツチ
ングストップ層５のクレーンを適宜成長させる。このよ
うにエツチングストップ層６をレーザービームによって
アニールすることによりクレーン成長な生ぜしめるのは
次の理由による。
第１図（Ｅ）に示す異方性エツチングにより絶縁膜３．
３ａをエツチングした場合エツチング後にエツチングス
トップ層６の表面に僅かではあるがＳ　ｉ　Ｏｚが生じ
、除去する必要がある。さもないとＫＯＨな用いてのエ
ツチングストップ層６の除去が出来なくなる虞れがある
からである。ところで、エツチングストップ層６をＣＶ
Ｄにより形成したままだと表面にクレーンバンダリイや
凹凸があるので、表面がレーザービームによるアニルに
より酸化された場合それによって生じた５ｉｎ２膜は、
クレーンバンダリイや凹凸に沿う入り組んだ状態に形成
される。従って、そのＳｉＯ□膜をフッ酸ＨＦにより短
時間に簡単に除去することは出来ない。かといって、時
間をかけて除去しようとするとトレンチ内の絶縁膜３の
表面部までが除去される虞れがある。そこで、エツチン
グストップ層６をＣＶＤにより形成した後レーザービー
ムでアニールしてクレーンを成長させることにより表面
の凹凸を少な（し、延いては表面に生じる５ｉＯｉ膜を
フッ酸等により簡単に短時間で除去できるようにするの
である。これが本実施例の第１図に示した実施例との最
大の違いである。
（Ｃ）次に、異方性エツチングにより同図（Ｃ）に示す
ようにトレンチ２を形成する。
（Ｄ）次に、加熱酸化により同図（Ｄ）に示すようにト
レンチ２の壁面、底面にＳ　ｉ　Ｏｚ膜９をパシベーシ
ョン膜として形成する。
その後は、第１図（Ｃ）以降の工程を行うことにより、
トレンチ分離を行う。
本実施例によれば、役割を終えて不要になったエツチン
グストップ層６は表面が平坦なので表面の酸化膜の除去
が容易であり、延いては表面酸化膜除去後のエツチング
ストップ層（謂わば本体）の除去も容易となる。
（ｄ、第３の実施例）［第４図、第５図］第４図（Ａ）
乃至（Ｄ）は本発明半導体装置の製造方法の第３の実施
例を工程順に示す断面図である。
（Ａ）半導体基板１の表面にパッド層７を介して多結晶
シリコンからなるエツチングストップ層６を形成しく尚
、第２の実施例のようにその後、レーザービームでアニ
ールしても良いことは言うまでもない。）、トレンチ２
を形成した後、バイアスＥＣＲＣＶＤにより絶縁膜３で
トレンチ２で埋め込む。第４図（Ａ）はその埋め込み後
の状態を示す。
（Ｂ）次に、同図（Ｂ）に示すように異方性エツチング
により絶縁膜３．３ａをエツチングストップ層６の略膜
厚分エッチバックする。
（Ｃ）次に、同図（Ｃ）に示すようにレジスト膜４でト
レンチ内の絶縁膜３をマスクする。
（Ｄ）次いで、同図（Ｄ）に示すようにレジスト膜４を
マスクとするエツチングによりトレンチ外の絶縁膜３ａ
を除去する。
その後は、レジスト膜４を剥離し、エツチングストップ
層６をＫＯＨにより除去し、パッド層７をフッ酸ＨＦに
より除去する。
本実施例は、バイアスＥＣＲＣＶＤによる絶縁膜３の形
成後、バイアスＥＣＲＣＶＤによる水平戻しエツチング
を行うことな（直ちに異方性エツチングを行い、この異
方性エツチングのみによりトレンチ外絶縁膜３ａ除去の
際のエツチングマスク用レジスト膜４を形成するに必要
なスペースを確保する。尚、バイアスＥＣＲＣＶＤによ
る絶縁膜３ａの形成と、工程（Ｂ）の異方性エツチング
とは第２図に示すバイアスＥＣＲＣＶＤ装置を用いれば
連続的に行うことが出来ることは言うまでもない。
第５図は第４図に示した半導体装置の製造方法の変形例
を示す断面図である。本変形例は、絶縁膜３．３ａに対
する異方性エツチング［工程（Ｂ）］によりエツチング
する厚さをエツチングストップ層６の膜厚よりも適宜薄
くするようにしたものである。第５図において２点鎖線
は、半導体基板の表面と同じ高さのところを示しており
、絶縁膜３の表面はその２点鎖線で示す高さよりも高く
なる。このようにするのは、トレンチ２を絶縁膜３で絶
対に不足が生じないように埋め込み、後で眉間絶縁膜を
形成した場合のトレンチ肩部での耐圧不足を確実に防止
するためである。
このように本発明は種々の態様で実施することができ、
色々のバリエーションが考えられ得る。
（Ｈ，発明の効果） 以上に述べたように、本発明半導体装置の製造方法の第
１のものは、基板の表面部にトレンチを形成し、次いで
、該トレンチをバイアスＥＣＲＣＶＤにより形成した絶
縁膜で埋め込み、次いでその埋め込の際にトレンチ外に
形成された絶縁膜によるトレンチ上の溝幅を広くするた
めの絶縁膜に対する水平戻しエツチングを行い、その後
、上記トレンチ内の絶縁膜をマスクしてトレンチ外の絶
縁膜を除去する半導体装置の製造方法であって、該トレ
ンチを形成する前に、基板表面に絶縁膜に対するエツチ
ングに対して耐エツチング性を有するエツチングストッ
プ層を予め形成しておき、トレンチ内絶縁膜をマスクし
てのトレンチ外絶縁膜の除去後上記エツチングストップ
層を除去することを特徴とするものである。
従って、本発明半導体装置の製造方法の第１のものによ
れば、トレンチ及び絶縁膜を形成した後のトレンチ外絶
縁膜の異方性エツチングに際してトレンチ内の絶縁膜の
表面部が除去されてもその除去される厚さがエツチング
ストップ層の厚さと略等しくしておけばトレンチ内の絶
縁膜の表面は基板の表面と略同じ高さになるようにでき
得る。
従って、その後トレンチ内の絶縁膜をマスクしてのトレ
ンチ外絶縁膜の異方性エツチング及びエツチングストッ
プ層のエツチングによりトレンチが不足なく絶縁膜で埋
め込まれトレンチ外絶縁膜が完全に除去されたところの
平坦埋め込み状態が実現する。
本発明半導体装置の製造方法の第２のものは、第１のも
のにおいて、エツチングストップ層を多結晶シリコンに
より形成することとしし、該エツチングストップ層の形
成後にこれをクレーン成長させるアニール工程を有する
ことを特徴とするものである。
従って、本発明半導体装置の製造方法の第２のものによ
れば、多結晶シリコンからなるエツチングストップ層が
アニールによりクレーン成長し、表面が平坦になる。従
って、その後、エツチングストップ層の平坦な表面に生
じる酸化膜をエツチングストップ層の除去前に完全に除
去することが容易に為し得る。従って、エツチングスト
ップ層の除去がやり易（なる。
本発明バイアスＥＣＲＣＶＤ装置は、反応室内に導入す
るガスを、絶縁膜形成用ガスと絶縁膜エツチング用ガス
との間で切換えることができるようにしてなることを特
徴とするものである。
従って、本発明バイアスＥＣＲＣＶＤ装置によれば、ガ
スの切換ができるので、ガスの切換えによってＣＶＤと
エツチングを連続的に行うことができ、スルーブツトを
高めることができる。
【図面の簡単な説明】
第１図（Ａ）乃至（Ｈ）は、本発明半導体装置の製造方
法の第１の実施例を工程順に示す断面図、第２図は半導
体装置の製造方法に用いる本発明バイアスＥＣＲＣＶＤ
装置の一つの実施例を示す断面図、第３図（Ａ）乃至（
Ｄ）は本発明半導体装置の製造方法の第２の実施例を工
程順に示す断面図、第４図（Ａ）乃至（Ｄ）は本発明半
導体装置の製造方法の第３の実施例を工程順に示す断面
図、第５図は第４図に示した実施例の変形例を示す断面
図、第６図（Ａ）乃至（Ｅ）は従来例を工程順に示す断
面図、第７図乃至第９図は発明が解決しようとする問題
点を説明するための断面図で、第７図は鋸引き状部分を
示し、第８図（Ａ）、（Ｂ）はトレンチ外絶縁膜のエツ
チング後の状態を示すもので、同図（Ａ）はそのエツチ
ングが異方性エツチングの場合を示し、同図（Ｂ）は等
方性エツチングの場合を示し、第９図はレジスト膜形成
場所確保のための異方性エツチングをした場合を示す断
面図である。 符号の説明 １・・・基板、 ２・・・トレンチ、 ３・・・トレンチ内の絶縁膜、 ３ａ・・・トレンチ外の絶縁膜、 ４・・・レジスト膜、 １７・・・反応室、 ２２ａ・・・絶縁膜ＣＶＤ用ガス導入手段、２２ｂ・・
・絶縁膜エツチング用ガス導入手段。 鋸引ぎ郁【説明する断面図 第７図 手続補正書（自発） １．事件の表示 平成１年特許願第２７７９２９号 ２、発明の名称 半導体装置の製造方法とそれに用いるバイアスＥＣＲＣ
ＶＤ装置 ３、補正をする者 事件との関係　　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称　（２
１８）　　　ソニー株式会社４、代理人 住所　東京都荒川区西日暮里２丁目５３番５号ニューハ
ウス西日暮里７０３号室 の各欄並びに図面 ６、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２）明細書第５頁７行目、「バードビーク」を「バー
ズビーク」に訂正する。 （３）明細書第５頁９行目、「バードビーク」を「バー
ズビーク」に訂正する。 （４）明細書筒７頁１４行目、「小さ（」を「大きく」
に訂正する。 （５）明細書第８頁４行目、「埋め込」と「には」との
間に「み」を挿入する。 （６）明細書第１３頁最下目、「切換」と「ができるの
で」との間に「え」を挿入する。 （７）明細書第１３頁最下目から３行目にかけてのｒ５
．３ＳＣＣＭＪをｒ７ＳＣＣＭ以下」に訂正する。 （８）明細書第１３頁最下行、「平行」とｒＲＩ　ＥＪ
との間に「平板型」を挿入する。 （９）明細書第１３頁最下目から５行目にかけてに訂正
する。 （１０）明細書第２５頁７行目、「で、」から「有して
いる。」までを「である。」に訂正する。 （１１）明細書第２５頁７行目、「上記図示しない」か
ら８行目、「作用と、」までを削除する。 （１２）明細書箱２１頁９行目、「が」とｒｓｉｏ□」
との間に、「バイアスＥＣＲ法で成長させた３ａの」を
挿入する。 （１３）明細書箱２１頁９行目、「生じ」を「エツチン
グストップ層６のクレーン中に残るため」に訂正する。 （１４）明細書第２５頁１４行目、「表面が」から第１
５行目、「生じた」までを「バイアスＥＣＲＣＶＤ法で
形成した絶縁膜３ａである」に訂正する。 （１５）明細書第２５頁５行目、「表面に生じる」を「
クレーンバウンダリーに残る」に訂正する。 （１６）明細書第２５頁下から５行目、「埋め込」と「
の際に」との間に「み」を挿入する。 （１７）明細書第２７頁下から２行目、「切換」と「が
できるので、」との間に「え」を挿入する。 （１８）図面第９図を別添訂正図面第９図の通りに訂正
する。 ７、添付書類の目録 （１）訂正図面（第９図）　　　　１通特許請求の範囲 （１）基板の表面部にトレンチを形成し、次いで、上記
トレンチをバイアスＥＣＲＣＶＤにより形成した絶縁膜
で埋め込み、次いでその埋め込みの際にトレンチ外に形
成された絶縁膜によるトレンチ上の溝幅を広（するため
の絶縁膜に対する水平戻しエツチングを行い、その後、
上記トレンチ内の絶縁膜をマスクしてトレンチ外の絶縁
膜を除去する半導体装置の製造方法であって、上記トレ
ンチを形成する前に基板表面に絶縁膜に対するエツチン
グに対して耐エツチング性を有するエツチングストップ
層を予め形成しておき、トレンチ内絶縁膜をマスクして
のトレンチ外絶縁膜の除去後上記エツチングストップ層
を除去する ことを特徴とする半導体装置の製造方法（２）エツチン
グストップ層を多結晶シリコン層により形成することと
し、 上記エツチングストップ層の形成後にこれをクレーン成
長させるアニール工程を有することを特徴とする請求項
（２）に記載の半導体装置の製造方法 （３）反応室内に導入するガスを絶縁膜形成用ガスと絶
縁膜エツチング用ガスとの間で切換えることができるよ
うにしてなる

Claims (3)

    【特許請求の範囲】
  1. （１）基板の表面部にトレンチを形成し、次いで、上記
    トレンチをバイアスＥＣＲＣＶＤにより形成した絶縁膜
    で埋め込み、次いでその埋め込の際にトレンチ外に形成
    された絶縁膜によるトレンチ上の溝幅を広くするための
    絶縁膜に対する水平戻しエッチングを行い、その後、上
    記トレンチ内の絶縁膜をマスクしてトレンチ外の絶縁膜
    を除去する半導体装置の製造方法であって、 上記トレンチを形成する前に基板表面に絶縁膜に対する
    エッチングに対して耐エッチング性を有するエッチング
    ストップ層を予め形成しておき、トレンチ内絶縁膜をマ
    スクしてのトレンチ外絶縁膜の除去後上記エッチングス
    トップ層を除去すことを特徴とする半導体装置の製造方
    法
  2. （２）エッチングストップ層を多結晶シリコン層により
    形成することとし、 上記エッチングストップ層の形成後にこれをクレーン成
    長させるアニール工程を有する ことを特徴とする請求項（２）に記載の半導体装置の製
    造方法
  3. （３）反応室内に導入するガスを絶縁膜形成用ガスと絶
    縁膜エッチング用ガスとの間で切換えることができるよ
    うにしてなる ことを特徴とするバイアスＥＣＲＣＶＤ装置
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US07/603,310 US5242853A (en) 1989-10-25 1990-10-25 Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173383A (ja) * 2005-12-20 2007-07-05 Sharp Corp トレンチ素子分離領域の形成方法、窒化シリコン膜ライナーの形成方法、半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69224583T2 (de) * 1991-10-15 1998-07-23 Canon Kk Trägermaterial für Flüssigkeitsaufzeichnungskopf, Herstellungsverfahren dafür, Flüssigkeitsaufzeichnungskopf und Flüssigkeitsaufzeichnungsvorrichtung
US5244827A (en) * 1991-10-31 1993-09-14 Sgs-Thomson Microelectronics, Inc. Method for planarized isolation for cmos devices
DE69232648T2 (de) * 1991-11-29 2003-02-06 Sony Corp Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung
DE59402986D1 (de) * 1993-07-27 1997-07-10 Siemens Ag Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM
FR2727768B1 (fr) * 1994-12-05 1997-01-10 Alcatel Nv Procede pour former une couche de silice a eliminer ulterieurement et procede pour rapporter un composant en optique integree
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
KR100226736B1 (ko) * 1996-11-07 1999-10-15 구본준 격리영역 형성방법
US5858866A (en) * 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US6046088A (en) * 1997-12-05 2000-04-04 Advanced Micro Devices, Inc. Method for self-aligning polysilicon gates with field isolation and the resultant structure
US6228741B1 (en) 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
JPH11233609A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
US6261957B1 (en) 1999-08-20 2001-07-17 Taiwan Semiconductor Manufacturing Company Self-planarized gap-filling by HDPCVD for shallow trench isolation
US7554055B2 (en) * 2005-05-03 2009-06-30 Hitachi Global Storage Technologies Netherlands B.V. Method for making ohmic contact to silicon structures with low thermal loads

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
JPS59942A (ja) * 1982-06-28 1984-01-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS6021540A (ja) * 1983-07-15 1985-02-02 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS6053045A (ja) * 1983-09-02 1985-03-26 Hitachi Ltd 絶縁分離方法
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US4554728A (en) * 1984-06-27 1985-11-26 International Business Machines Corporation Simplified planarization process for polysilicon filled trenches
JPS622554A (ja) * 1985-06-27 1987-01-08 Seiko Epson Corp 半導体装置の製造方法
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US4851366A (en) * 1987-11-13 1989-07-25 Siliconix Incorporated Method for providing dielectrically isolated circuit
JP2717549B2 (ja) * 1988-07-07 1998-02-18 株式会社興人 御影石調人工ソリッド材
JPH0294050A (ja) * 1988-09-30 1990-04-04 Toshiba Corp インパクトジッタ軽減回路
IT1225625B (it) * 1988-11-03 1990-11-22 Sgs Thomson Microelectronics Procedimento per la realizzazione di strutture di isolamento incassate nel substrato di silicio per dispositivi cmos ed nmos.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173383A (ja) * 2005-12-20 2007-07-05 Sharp Corp トレンチ素子分離領域の形成方法、窒化シリコン膜ライナーの形成方法、半導体装置の製造方法

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KR100188896B1 (ko) 1999-07-01
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