JPH0294050A - インパクトジッタ軽減回路 - Google Patents
インパクトジッタ軽減回路Info
- Publication number
- JPH0294050A JPH0294050A JP63243890A JP24389088A JPH0294050A JP H0294050 A JPH0294050 A JP H0294050A JP 63243890 A JP63243890 A JP 63243890A JP 24389088 A JP24389088 A JP 24389088A JP H0294050 A JPH0294050 A JP H0294050A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- correcting
- pulses
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000007493 shaping process Methods 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008602 contraction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、回転ヘッドがテープを叩く時に発生するイン
パクトジッタを軽減するインパクトジッタ軽減回路に関
する。
パクトジッタを軽減するインパクトジッタ軽減回路に関
する。
（従来の技術）
従来から、ビデオテープレコーダ（ＶＴＲ）ではビデオ
ヘッドの回転むら、テープ伸縮や走行むら等があると、
再生信号が時間方向でゆらぐ、所謂ジッタと称される現
象があり、画面のゆれや曲りとなって現れる。このジッ
タには上記の如く各種要因があるが、その１つとしてイ
ンパクトジッタというものがある。これは現在テープに
信号を記録再生しているヘッド以外の他のヘッドか前記
テープに突入してこのテープを叩くことにより、テープ
が振動して生じるものであり、画面上の色むらとして現
れる。しかし、このインパクトジッタを簡単な回路にて
軽減する有効な手段は坦在のところないのが形状である
。
ヘッドの回転むら、テープ伸縮や走行むら等があると、
再生信号が時間方向でゆらぐ、所謂ジッタと称される現
象があり、画面のゆれや曲りとなって現れる。このジッ
タには上記の如く各種要因があるが、その１つとしてイ
ンパクトジッタというものがある。これは現在テープに
信号を記録再生しているヘッド以外の他のヘッドか前記
テープに突入してこのテープを叩くことにより、テープ
が振動して生じるものであり、画面上の色むらとして現
れる。しかし、このインパクトジッタを簡単な回路にて
軽減する有効な手段は坦在のところないのが形状である
。
（発明が解決しようとする課題）
従来、テープを走査して記録／再生中のヘツド以外の他
のヘッドがこのテープに突入してテプを振動させること
によって生じるインパクトジッタを簡単な回路にて軽減
する有効な回路がなかった。そこで本発明は上記に鑑み
てなされたもので、インパクトジッタを簡単な回路にて
軽減することかできるインパクトジッタ軽減回路を提供
することにおる。
のヘッドがこのテープに突入してテプを振動させること
によって生じるインパクトジッタを簡単な回路にて軽減
する有効な回路がなかった。そこで本発明は上記に鑑み
てなされたもので、インパクトジッタを簡単な回路にて
軽減することかできるインパクトジッタ軽減回路を提供
することにおる。
［発明の構成］
（課題を解決するための手段）
本発明のインパクトジッタ軽減回路は、シリンダ周回上
に配置された第１、第２のヘットの回転位相を示す第１
、第２のＰＧパルスの発生タイミングに同期した方形波
状のパルスを前記第１、第２のＰＧパルスを波形整形し
て作成するパルス作成手段と、このパルス作成手段によ
って作成された方形波状のパルスの立ち上がりを、前記
シリンダ周回上に配置され前記第１、第２のヘッドと異
なる他の第３、第４のヘッドのテープ突入タイミングに
一致させるように、前記方形波状のパルスの位相をずら
す遅延手段と、この遅延手段から出力された方形波状の
補正パルスをシリンダモタ制御系の制御電圧に補正電圧
として加える補正パルス印加手段とを具備した構成を有
している。
に配置された第１、第２のヘットの回転位相を示す第１
、第２のＰＧパルスの発生タイミングに同期した方形波
状のパルスを前記第１、第２のＰＧパルスを波形整形し
て作成するパルス作成手段と、このパルス作成手段によ
って作成された方形波状のパルスの立ち上がりを、前記
シリンダ周回上に配置され前記第１、第２のヘッドと異
なる他の第３、第４のヘッドのテープ突入タイミングに
一致させるように、前記方形波状のパルスの位相をずら
す遅延手段と、この遅延手段から出力された方形波状の
補正パルスをシリンダモタ制御系の制御電圧に補正電圧
として加える補正パルス印加手段とを具備した構成を有
している。
（作用）
本発明のインバク１〜ジッタ軽減回路において、パルス
作成手段はシリンダ周回上に配置された第１、第２のヘ
ットの回転位相を示す第１、第２のＰＧパルスの発生タ
イミングに同期した方形波状のパルスを前記第１、第２
のＰＧパルスを波形整形して作成し、作成したパルスを
遅延手段に出力する。遅延手段は入力された方形波状の
パルスの立ち上がりを、前記シリンダ周回上に配置され
前記第１、第２のヘットと異なる他の第３、第４のヘッ
ドのテープ突入タイミングに一致させるように、前記方
形波状のパルスの位相をずらして、これを補正パルス印
加手段に出力する。補正パルス印加手段は入力された方
形波状の補正パルスを前記シリンダを回転させるシリン
ダモータ制御系のシリンダエラー電圧に加える。
作成手段はシリンダ周回上に配置された第１、第２のヘ
ットの回転位相を示す第１、第２のＰＧパルスの発生タ
イミングに同期した方形波状のパルスを前記第１、第２
のＰＧパルスを波形整形して作成し、作成したパルスを
遅延手段に出力する。遅延手段は入力された方形波状の
パルスの立ち上がりを、前記シリンダ周回上に配置され
前記第１、第２のヘットと異なる他の第３、第４のヘッ
ドのテープ突入タイミングに一致させるように、前記方
形波状のパルスの位相をずらして、これを補正パルス印
加手段に出力する。補正パルス印加手段は入力された方
形波状の補正パルスを前記シリンダを回転させるシリン
ダモータ制御系のシリンダエラー電圧に加える。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明のインパクトジッタ軽減回路の一実施例を
示したブロック図である。１は図示されない第１のビデ
オヘッドの回転位相を示すパルスを発生するパルスジェ
ネレータ１ＤからのＰＧパルス１００を基準電圧Ｖｒｅ
ｆと比較しコンデンサＣの充放電を制御するする比較器
、２は図示されない第２のビデオヘッドの回転位相を示
すパルスを発生するパルスジェネレータ２ＤからのＰＧ
パルス２００を基準電圧、。ｆと比較し、コンデンサＣ
の充放電を制御する比較器、３は充放電波形信号３００
を波形整形して波形整形パルス４００を出力する演算増
幅器、４は波形整形パルス４００から補正パルス５００
を作成する単安定マルチバイブレータで構成されたデイ
レ−回路、５は再生された映像信号の水平周波数ｆＨが
正規のものに成るようにサーボ系を補正する水平周波数
補正回路、６はヘッドを搭載したシリンダを駆動するシ
リンダモータのサーボ系であるシリンダＡＰＣ回路であ
る。
１図は本発明のインパクトジッタ軽減回路の一実施例を
示したブロック図である。１は図示されない第１のビデ
オヘッドの回転位相を示すパルスを発生するパルスジェ
ネレータ１ＤからのＰＧパルス１００を基準電圧Ｖｒｅ
ｆと比較しコンデンサＣの充放電を制御するする比較器
、２は図示されない第２のビデオヘッドの回転位相を示
すパルスを発生するパルスジェネレータ２ＤからのＰＧ
パルス２００を基準電圧、。ｆと比較し、コンデンサＣ
の充放電を制御する比較器、３は充放電波形信号３００
を波形整形して波形整形パルス４００を出力する演算増
幅器、４は波形整形パルス４００から補正パルス５００
を作成する単安定マルチバイブレータで構成されたデイ
レ−回路、５は再生された映像信号の水平周波数ｆＨが
正規のものに成るようにサーボ系を補正する水平周波数
補正回路、６はヘッドを搭載したシリンダを駆動するシ
リンダモータのサーボ系であるシリンダＡＰＣ回路であ
る。
次に本実施例の動作について説明する。先ず、比較器１
．２の反転入力端子に入力されるＰＧパルス１００．２
００はそれぞれ比較器１．２にて基準電圧Ｖ、。ｆと比
較され、それぞれ、第２図（Ｃ）、（Ｄ）で示すような
波形整形パルス１０１．２０１に波形整形される。波形
整形パルスは１０１．２０１は可変抵抗ＶＲ１とコンデ
ンサＣの直列回路の接続点に供給され、それによりコン
デンサＣは波形整形パルス１０１．２０１の期間、比較
器茎１．２を介して充電電荷を放電しそれ以外の期間、
可変抵抗ＶＲ１を介して充電される。その結果コンデン
サの端子電圧として第２図（Ｅ）に示す充放電波形信号
３００が得られ、演算増幅器３の反転入力端子に入力さ
れる。演算増幅器３はこの充放電波形信号３００を基準
電圧ｖｒｏｆと比較し、第２図（Ｆ）に示す波形整形パ
ルス４００に変換してデイレ−回路４のＡ＠子に出力す
る。デイレ−回路４は入力される波形整形パルス４００
から第２図（Ｇ）に示す補正パルス５００を作成して、
これを水平周波数補正回路５に出力する。ここで第２図
（Ｅ）の充放電波形の傾きは可変抵抗ＶＲ１によって調
整可能であり、波形整形パルス４００を丁度ジッタが現
れる場所に位置させてあく、前記水平周波数補正回路５
はシリンダＡＰＣ回路６に補正信号６００を出力するが
、上記デイレ−回路４から出力される補正パルス５００
はこの補正信号に丁度シックが発生ずるタイミングで加
わる。但し、この補正パルス５００はシリンダに搭載さ
れている第１、第２の音声ヘッドによってテープか叩か
れたことによって生じる外乱に対して、前記補正信号に
前記外乱とは逆方向の外乱を電気的に与える方向と大き
さをもつように調整されている。なお、第２図（Ｇ）に
示した補正パルス幅下はデイレ−回路４の可変抵抗ＶＲ
２によって丁度外乱が打ち消される幅に調整する。
．２の反転入力端子に入力されるＰＧパルス１００．２
００はそれぞれ比較器１．２にて基準電圧Ｖ、。ｆと比
較され、それぞれ、第２図（Ｃ）、（Ｄ）で示すような
波形整形パルス１０１．２０１に波形整形される。波形
整形パルスは１０１．２０１は可変抵抗ＶＲ１とコンデ
ンサＣの直列回路の接続点に供給され、それによりコン
デンサＣは波形整形パルス１０１．２０１の期間、比較
器茎１．２を介して充電電荷を放電しそれ以外の期間、
可変抵抗ＶＲ１を介して充電される。その結果コンデン
サの端子電圧として第２図（Ｅ）に示す充放電波形信号
３００が得られ、演算増幅器３の反転入力端子に入力さ
れる。演算増幅器３はこの充放電波形信号３００を基準
電圧ｖｒｏｆと比較し、第２図（Ｆ）に示す波形整形パ
ルス４００に変換してデイレ−回路４のＡ＠子に出力す
る。デイレ−回路４は入力される波形整形パルス４００
から第２図（Ｇ）に示す補正パルス５００を作成して、
これを水平周波数補正回路５に出力する。ここで第２図
（Ｅ）の充放電波形の傾きは可変抵抗ＶＲ１によって調
整可能であり、波形整形パルス４００を丁度ジッタが現
れる場所に位置させてあく、前記水平周波数補正回路５
はシリンダＡＰＣ回路６に補正信号６００を出力するが
、上記デイレ−回路４から出力される補正パルス５００
はこの補正信号に丁度シックが発生ずるタイミングで加
わる。但し、この補正パルス５００はシリンダに搭載さ
れている第１、第２の音声ヘッドによってテープか叩か
れたことによって生じる外乱に対して、前記補正信号に
前記外乱とは逆方向の外乱を電気的に与える方向と大き
さをもつように調整されている。なお、第２図（Ｇ）に
示した補正パルス幅下はデイレ−回路４の可変抵抗ＶＲ
２によって丁度外乱が打ち消される幅に調整する。
本実施例によれば、第１、第２の音声ヘッドがテープに
と突入してテープを叩くタイミングに、この外乱に対し
て逆方向の外乱を補正信号に対して加える補正パルス５
００を、ＰＧパルス１００．２００から作成して、前記
補正信号に加えることにより、インパクトジッタを軽減
して再生映像信号の色むらを少なくすることかできる。
と突入してテープを叩くタイミングに、この外乱に対し
て逆方向の外乱を補正信号に対して加える補正パルス５
００を、ＰＧパルス１００．２００から作成して、前記
補正信号に加えることにより、インパクトジッタを軽減
して再生映像信号の色むらを少なくすることかできる。
［発明の効果］
以上記述した如く本発明のインパクトジッタ軽減回路に
よれば、インパクトジッタを簡単な回路にて軽減し得る
効果がある。
よれば、インパクトジッタを簡単な回路にて軽減し得る
効果がある。
第１図は本発明のインパクトジッタ軽減回路の一実施例
を示したブロック図、第２図は第１図に示した回路の動
作タイミングを示す波形図である。 １．２・・・比較器 ３・・・演算増幅器 ４・・・デイレ−回路、 ５・・・水平周波数補正回路 代理人 弁理士 則 近 憲 缶 周 宇治 弘
を示したブロック図、第２図は第１図に示した回路の動
作タイミングを示す波形図である。 １．２・・・比較器 ３・・・演算増幅器 ４・・・デイレ−回路、 ５・・・水平周波数補正回路 代理人 弁理士 則 近 憲 缶 周 宇治 弘
Claims (1)
- シリンダ周回上に配置された第１、第２のヘッドの回転
位相を示す第１、第２のＰＧパルスの発生タイミングに
同期した方形波状のパルスを前記第１、第２のＰＧパル
スを波形整形して作成するパルス作成手段と、このパル
ス作成手段によって作成された方形波状のパルスの立ち
上がりを、前記シリンダ周回上に配置され前記第１、第
２のヘッドと異なる他の第３、第４のヘッドのテープ突
入タイミングに一致させるように、前記方形波状のパル
スの位相をずらす遅延手段と、この遅延手段から出力さ
れた方形波状の補正パルスをシリンダモータ制御系の制
御電圧に補正電圧として加える補正パルス印加手段とを
具備して成ることを特徴とするインパクトジッタ軽減回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243890A JPH0294050A (ja) | 1988-09-30 | 1988-09-30 | インパクトジッタ軽減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243890A JPH0294050A (ja) | 1988-09-30 | 1988-09-30 | インパクトジッタ軽減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294050A true JPH0294050A (ja) | 1990-04-04 |
Family
ID=17110515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243890A Pending JPH0294050A (ja) | 1988-09-30 | 1988-09-30 | インパクトジッタ軽減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
-
1988
- 1988-09-30 JP JP63243890A patent/JPH0294050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
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