JPH02275613A - 半導体シリコンウェーハおよびその製造方法 - Google Patents

半導体シリコンウェーハおよびその製造方法

Info

Publication number
JPH02275613A
JPH02275613A JP1097749A JP9774989A JPH02275613A JP H02275613 A JPH02275613 A JP H02275613A JP 1097749 A JP1097749 A JP 1097749A JP 9774989 A JP9774989 A JP 9774989A JP H02275613 A JPH02275613 A JP H02275613A
Authority
JP
Japan
Prior art keywords
silicon wafer
semiconductor silicon
surface side
chamfered
chamfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1097749A
Other languages
English (en)
Other versions
JPH0624179B2 (ja
Inventor
Nobuyoshi Ogino
荻野 信義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP1097749A priority Critical patent/JPH0624179B2/ja
Priority to US07/505,475 priority patent/US5021862A/en
Priority to EP90304025A priority patent/EP0393951B1/en
Priority to DE69029596T priority patent/DE69029596T2/de
Publication of JPH02275613A publication Critical patent/JPH02275613A/ja
Priority to US07/641,780 priority patent/US5110764A/en
Publication of JPH0624179B2 publication Critical patent/JPH0624179B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54493Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/161Tapered edges
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/978Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/21Circular sheet or circular blank
    • Y10T428/219Edge structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は、半導体集積回路の形成に用いられる半導体シ
リコンウェーハ(IC用半導体シリコンウェーハ)に関
するものである。
[従来の技術] 第3図には、表裏面に対称形状の面取り部21a、21
bを形成したIC用半導体シリコンウェーハが示されて
いる。
この半導体シリコンウェーハ21の面取り部21a、2
1bは次のように構成されている。表面側の面取り部2
1aの面取り幅をWl、面取り深さをdLとし、裏面側
の面取り部21bの面取り帳をW2、面取りの深さをd
2とすれば、wL=w、。
d、=d、で、表面側の面取り部21aの傾斜面と主面
のなす角度θ1=arc  tan (dt/wt)と
、裏面側の面取り部21bの傾斜面と主面とのなす角度
θ、=a re  t a n (d、/wz)とは互
いに等しくなるように構成されている。なお、この場合
、表面側の面取り部21aの面取り幅W工および表面側
の面取り角度O工は、その後のレジスト塗布やエピタキ
シャル層の形成の際にクラウンが発生しないような値に
設定されている。
[発明が解決しようとする課題] ところが、上記技術にあっては、次のような問題があっ
た。
即ち、上記半導体シリコンウェーハ21によれば、その
後のレジスト塗布やエピタキシャル層の形成の際にその
周縁部にクラウンが発生しないように、表面側の面取り
部21aの面取り幅w2は、上述の如く、ある一定以上
の幅に設定されると共に、表面側の面取り角度0.もあ
る一定値以下の値に設定されている。かかる事情の下、
W1=W2゜d工=d2とし、表裏面において対称形状
の面取りを行なっているので1表面側の面取りの効果は
別として、裏面側の面取り効果が小さい。
即ち、該θ、が小さい場合例えば約20°以下の場合に
は、ウェーハ外周端の幅が狭くなり、換言すれば、その
断面形状においてウェーハ外周端は、鋭角な楔状となっ
たり、あるいは面取り部のテーパー面と、ウェーハ外周
との角度がほぼ直角なために、後の工程において、半導
体シリコンウェーハ21が欠けやすいという問題があっ
た。
本発明は、かかる問題点に鑑みなされたものであり、半
導体シリコンウェーハの欠けを、効果的に防止できる技
術を提供することを目的としている。
この発明のそのほかの目的と新規な特徴については、本
明at書の記述および添附図面から明らかになるであろ
う。
[課題を解決するための手段] 上記目的を達成するため、第1の発明は1表裏面の周縁
部に形成される面取り部が互いに非対称に構成されたI
C用半導体シリコンウェーハにおいて、裏面側の面取り
部の傾斜面と主面とのなす角度を表面側の面取り部のそ
れよりも大きくしたものである。
また、第2の発明は、上記第1の発明において、その裏
面側の面取り深さを表面側の面取り深さよりも深くし、
かつ、表裏面に形成される面取り部の面取り幅が同じと
なるように上記各角度を設定したものである。
さらに、第3の発明は、上記第2の発明に係る半導体シ
リコンウェーハの製造にあたり、その製造後の半導体シ
リコンウェーハの周縁部と嵌合する形状の研削面を持つ
砥石で1表裏面の面取り部を同時に形成するようにした
ものである。
[作用] 上記第1の発明によれば、裏面側の面取り部の傾斜面と
主面とのなす角度を表面側の面取り部のそれよりも大き
くすることにより、表裏の面取り部を非対称としたので
、表面側の面取り部はクラウンの発生の防止が十分図れ
るように、一方、裏面側の面取り部は、半導体シリコン
ウェーハの欠けが防止できるように独立に構成すること
ができる。
また、上記第2の発明によれば、表裏面に形成される面
取り部の面取り幅を同じとしているので。
製造後の半導体シリコンウェーハの周縁部と嵌合する研
削面を持つ砥石で表裏面の面取り部を同時に形成する場
合1表裏面の角隅部が同時に砥石の研削面に突き当たり
、同時に加工が進行すると共に同時に加工が終了するこ
ととなる。その結果、面取り部の加工中、一方の研削面
から受ける反力は、常に、他方の研削面によってサポー
トされこととなり、加工歪の発生および半導体シリコン
ウェーハの欠けの発生が防止できる。
また、上記第3の発明によれば、製造後の半導体シリコ
ンウェーハの周縁部と嵌合する研削面を持つ砥石で表裏
面の面取り部を同時に形成しているので、表裏面の角隅
部を同時に砥石の研削面に突き当てることができ、さら
に同時に加工を進行させると共に同時に加工を終了させ
ることができる。その結果、第2の発明と同様な効果が
得られる。
[実施例] 以下1本発明に係る半導体シリコンウェーハの実施例を
図面に基づいて説明する。
第1図には実施例の半導体シリコンウェーハが示されて
いる。
同図において符号1は半導体シリコンウェーハを示して
おり、この半導体シリコンウェーハ1の周縁には面取り
部1a、lbが形成されている。
この半導体シリコンウェーハ1は例えば半導体集積回路
の形成に用いられるIC用半導体シリコンウェーハであ
って1面取り部1a、lbは非対称に構成されている。
即ち、この実施例の半導体シリコンウェーハ1にあって
は、表面側の面取り部1aの面取り幅W3と、裏面側の
面取り部1bの面取り@w、とが同じとされ、表面側の
面取り角度O,:=arc  tan (d 3/ W
3)よりも、裏面側の面取り角度θ4=a r c t
 a n (d*/w4)の方が大きくなるように設定
されている。つまり、表面側の面取り深さd、よりも裏
面側の面取り深さd4の方が深くなっている。
そして、この面取り部1a、lbのウェーハ周縁部分に
は所定の曲率半径R1,R,を持つ丸みがつけられてい
る。これらのR工、R2は面取り加工と同時に機械的加
工によっても良いし、またその後のエツチング処理で形
成しても良い。
ここで、表面側の面取り@Wffと、面取り角度θ、=
arc  tan ((L/W3)とは、その後のレジ
スト塗布およびエピタキシャル層形成の際クラウンが発
生しないような値に設定されている。
また、裏面側の面取り深さd4は、半導体シリコンウェ
ーハ1の欠けが防止できる値以上に設定されている。 
なお、上記w、、 dffl w4. d4の具体的数
値を言えば、半導体シリコンウェーハ1の厚さTが0.
6mmのとき1w□は300 μm。
d、は60μm、w4は300μm+ d4は310μ
mである。また、R1は200μm、R,は400μm
である。
続いて、上記半導体シリコンウェーハ1の製造方法を説
明する。
先ず、シリコン単結晶インゴットを輪切りにして所定の
深さを持つ半導体シリコンウェーハ11(面取り部1a
、lb形成後の半導体シリコンウェーハ1と区別するた
め、符号11を用いる。)を製造する。次に、第2図に
示すような砥石2を用いて面取り部1a、lbを形成す
る。
ここで、第2図に示す回転砥石2の研削面2a。
2b、2cについて説明すれば、砥石2の研削面2a、
2b、2cの形状は、実施例の半導体シリコンウェーハ
1の周縁部の形状と相補的関係を有している。即ち、砥
石2の研削面2a、2b、2゜Cの形状は、実施例の半
導体シリコンウェーハ1の周縁部が嵌合するような形状
となっている。
この砥石2によって、上記半導体シリコンウェーハ11
を加工するにあたっては、半導体シリコンウェーハ11
を砥石2とは逆の方向に回転させつつ、漸次に砥石2に
接近する方向へ移動させ、これによって、半導体シリコ
ンウェーハ11の周縁部に、面取り部1a、lbを形成
するようにする。
上記した実施例の半導体シリコンウェーハ1およびその
製造方法によれば、下記のような効果を得ることができ
る。
即ち、上記半導体シリコンウェーハ1によれば。
表面側の面取り部1aの傾斜面と主面とのなす角度(表
面側の面取り角度)θ、よりも裏面側の面取り部1bの
傾斜面と主面とのなす角度(裏面側の面取り角度)θ、
を大きくし、表裏の面取り部la、lbを非対称とした
ので、表面側の面取り部1aはクラウンの発生の防止が
十分図れるように、一方、裏面側の面取り部1bは、半
導体シリコンウェーハ1の欠けが防止できるように独立
に構成することができる。つまり、上記半導体シリコン
ウェーハ1によれば、従来のウェーハに比べて、半導体
シリコンウェーハの裏面側の面取り効果が増す分、後の
工程での半導体シリコンウェーハ1の欠けの発生を効果
的に防止できることとなる。
また、表裏面に形成される面取り部1a、lbの面取り
幅W□W4を同じとしているので°、製造後の半導体シ
リコンウェーハ1の周縁部と嵌合する研削面2a、2b
、2cを持つ砥石2で表裏面の面取り部1a、lbを同
時に形成する場合、表裏面の角隅部が同時に砥石2の研
削面2a、2cに突き当たり、同時に加工が進行すると
共に同時に加工が終了することとなる。その結果1面取
り部1a、lbの加工中、一方の研削面から受ける反力
は、常に、他方の研削面によってサポートされこととな
り、加工歪の発生および半導体シリコンウェーハの欠け
の発生が防止できる。
また、上記の製造方法によれば、製造後の半導体シリコ
ンウェーハ1の周縁部と嵌合する研削面2a、2b、2
cを持つ砥石2で表裏面の面取り部1a、lbを同時に
形成しているので、表裏面の角隅部を同時に砥石2の研
削面2a、2cに突き当てることができ、さらに同時に
加工を進行させると共に同時に加工を終了させることが
できる。
その結果、加工歪の発生および半導体シリコンウェーハ
の欠けの発生が防止できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例では、面取り部1a、lbを構成す
る面を平面状に構成したが、当該面の一方または双方を
所定の曲率半径を持つ曲線で形成するようにしても良い
。その場合には、半導体シリコンウェーハ1の両主面に
形成される面取り部la、lbは曲率半径の異なる曲線
から構成されることになる。
[発明の効果] 水皿において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
即ち、上記第1の発明によれば、裏面側の面取り部の傾
斜面と主面とのなす角度を表面側の面取り部のそれより
も大きくすることにより、表裏の面取り部を非対称とし
たので、表面側の面取り部はクラウンの発生の防止が十
分図れるように、−方、裏面側の面取り部は、半導体シ
リコンウェーハの欠けが防止できるように独立に構成す
ることができる。 また、上記第2の発明によれば、第
1の発明において、両主面に形成される面取り部の面取
り幅を同じとしているので、製造後の半導体シリコンウ
ェーハの周縁と嵌合する研削面を持つ砥石で表裏面の面
取り部を同時に形成する場合。
表裏面の角隅部が同時に砥石の研削面に突き当たり、同
時に加工が進行すると共に同時に加工が終了することと
なる。その結果、面取り部の加工中、一方の研削面から
受ける反力は、常に、他方の研削面によってサポートさ
れこととなり、加工歪の発生および半導体シリコンウェ
ーハの欠けの発生が防止できる。
また、上記第3の発明によれば、上記第2の発明に係る
半導体シリコンウェーハの製造にあたり、製造後の半導
体シリコンウェーハの周縁と嵌合する研削面を持つ砥石
で表裏面の面取り部を同時に形成しているので、表裏面
の角隅部を同時に砥石の研削面に突き当てることができ
、さらに同時に加工を進行させると共に同時に加工を終
了させることができる。その結果、第2の発明と同様な
効果が得られる。
【図面の簡単な説明】
第1図は本発明に係る半導体シリコンウェーハの実施例
の周縁部およびその近傍部分を示す図、第2図は半導体
シリコンウェーハとその加工に用いられる砥石の研削面
近傍を示す図、第3図は従来の半導体シリコンウェーハ
の実施例の周縁部およびその近傍部分を示す図である6
1・・・・半導体シリコンウェーハ、la、lb・・・
・面取り部。 第 ■ 図 第2 図 第 図

Claims (1)

  1. 【特許請求の範囲】 1、表裏面の周縁部に形成される面取り部が互いに非対
    称に構成されたIC用半導体シリコンウェーハにおいて
    、裏面側の面取り部の傾斜面と主面とのなす角度を表面
    側の面取り部のそれよりも大きくし、その周縁部の欠け
    を防止するようにしたことを特徴とする半導体シリコン
    ウェーハ。 2、裏面側の面取り深さを表面側の面取り深さよりも深
    くし、かつ、表裏面に形成される面取り部の面取り幅が
    同じとなるように上記各角度を設定し、その周縁部の欠
    けを防止するようにしたことを特徴とする請求項1記載
    の半導体シリコンウェーハ。 3、請求項2記載の半導体シリコンウェーハの製造にあ
    たり、その製造後の半導体シリコンウェーハの周縁部と
    嵌合する形状の研削面を持つ砥石で、表裏面の面取り部
    を同時に形成するようにしたことを特徴とする半導体シ
    リコンウェーハの製造方法。
JP1097749A 1989-04-17 1989-04-17 半導体シリコンウェーハおよびその製造方法 Expired - Lifetime JPH0624179B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1097749A JPH0624179B2 (ja) 1989-04-17 1989-04-17 半導体シリコンウェーハおよびその製造方法
US07/505,475 US5021862A (en) 1989-04-17 1990-04-06 Beveled semiconductor silicon wafer and manufacturing method thereof
EP90304025A EP0393951B1 (en) 1989-04-17 1990-04-12 Semiconductor silicon wafer and manufacturing method thereof
DE69029596T DE69029596T2 (de) 1989-04-17 1990-04-12 Halbleitendes Siliciumwafer und sein Herstellungsverfahren
US07/641,780 US5110764A (en) 1989-04-17 1991-01-16 Method of making a beveled semiconductor silicon wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1097749A JPH0624179B2 (ja) 1989-04-17 1989-04-17 半導体シリコンウェーハおよびその製造方法

Publications (2)

Publication Number Publication Date
JPH02275613A true JPH02275613A (ja) 1990-11-09
JPH0624179B2 JPH0624179B2 (ja) 1994-03-30

Family

ID=14200535

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1097749A Expired - Lifetime JPH0624179B2 (ja) 1989-04-17 1989-04-17 半導体シリコンウェーハおよびその製造方法

Country Status (4)

Country Link
US (2) US5021862A (ja)
EP (1) EP0393951B1 (ja)
JP (1) JPH0624179B2 (ja)
DE (1) DE69029596T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003060965A1 (fr) * 2002-01-11 2003-07-24 Nikko Materials Co., Ltd. Plaquette a semi-conducteurs et son procede de fabrication
JP2007184352A (ja) * 2006-01-05 2007-07-19 Matsushita Electric Ind Co Ltd 窒化物系化合物半導体素子用ウェハーの製造方法及び窒化物系化合物半導体素子用ウェハー
JP2008042213A (ja) * 2006-08-09 2008-02-21 Siltronic Ag 極めて正確なエッジプロフィルを備えた半導体ウェハ及びこれを製造する方法
JP2020145272A (ja) * 2019-03-05 2020-09-10 トヨタ自動車株式会社 半導体ウエハ

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2628424B2 (ja) * 1992-01-24 1997-07-09 信越半導体株式会社 ウエーハ面取部の研磨方法及び装置
JP2827885B2 (ja) * 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
JPH081493A (ja) * 1994-06-17 1996-01-09 Shin Etsu Handotai Co Ltd ウェーハ面取部の鏡面研磨方法および鏡面研磨装置
JP3379097B2 (ja) * 1995-11-27 2003-02-17 信越半導体株式会社 両面研磨装置及び方法
DE19707887C2 (de) * 1997-02-27 2002-07-11 Micronas Semiconductor Holding Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen
FR2770685B1 (fr) * 1997-10-31 2000-01-14 Sgs Thomson Microelectronics Procede d'amincissement d'une plaquette de semiconducteur
US6454514B2 (en) * 1998-07-08 2002-09-24 Semitool, Inc. Microelectronic workpiece support and apparatus using the support
DE10131246C2 (de) * 2001-06-28 2002-12-19 Wacker Siltronic Halbleitermat Verfahren zur materialabtragenden Bearbeitung der Kanten von Halbleiterscheiben
US6833291B2 (en) * 2001-08-16 2004-12-21 Micron Technology, Inc. Semiconductor processing methods
CN1509495A (zh) * 2002-03-14 2004-06-30 ������������ʽ���� 半导体晶片背面研磨方法
US7258931B2 (en) * 2002-08-29 2007-08-21 Samsung Electronics Co., Ltd. Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination
JP3580311B1 (ja) * 2003-03-28 2004-10-20 住友電気工業株式会社 表裏識別した矩形窒化物半導体基板
JP2005129676A (ja) * 2003-10-23 2005-05-19 Sumitomo Mitsubishi Silicon Corp Soi基板用シリコン基板、soi基板、及びそのsoi基板の製造方法
US20060266383A1 (en) * 2005-05-31 2006-11-30 Texas Instruments Incorporated Systems and methods for removing wafer edge residue and debris using a wafer clean solution
US7998865B2 (en) * 2005-05-31 2011-08-16 Texas Instruments Incorporated Systems and methods for removing wafer edge residue and debris using a residue remover mechanism
JP4939038B2 (ja) * 2005-11-09 2012-05-23 日立電線株式会社 Iii族窒化物半導体基板
US7838387B2 (en) * 2006-01-13 2010-11-23 Sumco Corporation Method for manufacturing SOI wafer
TWI314758B (en) * 2006-04-20 2009-09-11 Touch Micro System Tech Wafer having an asymmetric edge profile and method of making the same
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
TWI404164B (zh) * 2008-09-05 2013-08-01 Au Optronics Corp 基板辨識治具與基板的辨識方法
CN101354228B (zh) * 2008-09-24 2010-06-09 友达光电股份有限公司 基板辨识治具与基板的辨识方法
JP6939752B2 (ja) * 2018-11-19 2021-09-22 株式会社Sumco シリコンウェーハのヘリカル面取り加工方法
CN113809149B (zh) * 2021-07-23 2023-12-12 上海先进半导体制造有限公司 晶圆、半导体元件及半导体元件处理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5424571A (en) * 1977-07-25 1979-02-23 Nec Corp Manufacture for semiconductor wafer
JPS6088535U (ja) * 1983-11-24 1985-06-18 住友電気工業株式会社 半導体ウエハ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1145392A (en) * 1967-03-08 1969-03-12 Ass Elect Ind Improvements in semi-conductor rectifiers
JPS55113332A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Manufacture of wafer
JPH0624199B2 (ja) * 1982-07-30 1994-03-30 株式会社日立製作所 ウエハの加工方法
JPS60224268A (ja) * 1984-04-20 1985-11-08 Meidensha Electric Mfg Co Ltd 電力用半導体素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5424571A (en) * 1977-07-25 1979-02-23 Nec Corp Manufacture for semiconductor wafer
JPS6088535U (ja) * 1983-11-24 1985-06-18 住友電気工業株式会社 半導体ウエハ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003060965A1 (fr) * 2002-01-11 2003-07-24 Nikko Materials Co., Ltd. Plaquette a semi-conducteurs et son procede de fabrication
US6900522B2 (en) 2002-01-11 2005-05-31 Nikko Materials Co., Ltd. Chamfered semiconductor wafer and method of manufacturing the same
JP2007184352A (ja) * 2006-01-05 2007-07-19 Matsushita Electric Ind Co Ltd 窒化物系化合物半導体素子用ウェハーの製造方法及び窒化物系化合物半導体素子用ウェハー
JP2008042213A (ja) * 2006-08-09 2008-02-21 Siltronic Ag 極めて正確なエッジプロフィルを備えた半導体ウェハ及びこれを製造する方法
JP2020145272A (ja) * 2019-03-05 2020-09-10 トヨタ自動車株式会社 半導体ウエハ

Also Published As

Publication number Publication date
US5021862A (en) 1991-06-04
EP0393951B1 (en) 1997-01-08
DE69029596T2 (de) 1997-07-10
DE69029596D1 (de) 1997-02-20
EP0393951A3 (en) 1991-07-03
JPH0624179B2 (ja) 1994-03-30
US5110764A (en) 1992-05-05
EP0393951A2 (en) 1990-10-24

Similar Documents

Publication Publication Date Title
JPH02275613A (ja) 半導体シリコンウェーハおよびその製造方法
US5727990A (en) Method for mirror-polishing chamfered portion of wafer and mirror-polishing apparatus
JPH0624200B2 (ja) 半導体デバイス用基板の加工方法
KR20030044849A (ko) 벽개를 이용한 웨이퍼의 분할 방법
EP2530704B1 (en) Method for manufacturing bonded wafer
JP2004096108A (ja) 非対称的エッジプロファイルを有した半導体ウェーハ及びその製造方法
JPH0661201A (ja) 半導体シリコン基板
EP0813931B1 (en) Method of manufacturing semiconductor wafer
JPH03177023A (ja) エピタキシャル・ウェーハの調製方法
JPS6058579B2 (ja) 半導体ウエ−ハの製造方法
JPH06314676A (ja) 半導体ウエハ
JPH11207583A (ja) 半導体基板の製造方法及びその製造装置
JPS59188921A (ja) 誘電体分離基板の製造方法
JPH09251934A (ja) 半導体集積回路装置の製造方法および半導体ウエハ
JPS63102860A (ja) 半導体ウエハのチヤンフア加工方法
JPH01271178A (ja) 半導体ウエハ用ダイシングブレード
WO2001035450A1 (fr) Tranche de semi-conducteur
JP2004281609A (ja) 半導体ウエハ
JP6937997B2 (ja) 円盤状の板ガラス
JP2623252B2 (ja) 面取加工装置
JP2004281550A (ja) 半導体ウエハおよびその面取り加工方法
JP2001230166A (ja) 半導体基板およびその製造方法
JP2630594B2 (ja) 面取加工方法
JPH0246716A (ja) シリコン・ウェーハ
JP4370824B2 (ja) 化合物半導体ウェハの加工方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080330

Year of fee payment: 14

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080330

Year of fee payment: 14

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080330

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090330

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090330

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100330

Year of fee payment: 16

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100330

Year of fee payment: 16