JPS60224268A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPS60224268A JPS60224268A JP8099484A JP8099484A JPS60224268A JP S60224268 A JPS60224268 A JP S60224268A JP 8099484 A JP8099484 A JP 8099484A JP 8099484 A JP8099484 A JP 8099484A JP S60224268 A JPS60224268 A JP S60224268A
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- Japan
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- Pending
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- 238000000034 method Methods 0.000 abstract description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はメサ構造からなる電力用半導体素子に関する
。
。
サイリスタやダイオード等の電力用半導体素子は通常主
印加電圧を阻止するＰＭ接合が素子を構成する半導体ウ
ェハースの端面で露出するメサ形構造に形成されていて
、表面電界を小さくする九めベベル構造がとられる。接
合部Ｋかかる電界は接合を形成する不純物濃度のプロフ
ィルと印加電圧によって決定される。しかし、表面に露
出した電界はさらに、ＰＭ接合と、端面との交鎖角度の
影替を受けることが知られている。この影替の程度につ
いて杜例えばＲ，Ｄａｖｔｅｓ 、 ？、Ｇｅｎｔｒｙ
： 工、１゜１、Ｉ Ｔｒａｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｅ８ＭＩＤ−８８１８（１９６４）に
示されるように正ベベル（Ｍ出ＰＮ接合と端面とのなす
角度が、ＰＭ接合の高濃度側で鈍角となるような形状）
及び負ベベル（ａ出アＮ接合と端面とのなす角度がＰＮ
接合の高濃度側で鋭角となるような形状）構造ではその
角度に対する表面電界低減効果は異なシ、負ベベルの場
合には極端にその角度が小さい必要がある。従来のベベ
ル構造の例金第６図に示す。第６図はサイリスタ素子を
示す断面図で、この図において、順電圧を阻止するＪ、
接合と端面とをなす角度０．（この角は通常数置）は負
ベベル構造である。また、逆電圧を阻止するＪ４接合と
端面をなす角度０１は正ベベル構造でその角は８０°〜
６０°に選ばれる。
印加電圧を阻止するＰＭ接合が素子を構成する半導体ウ
ェハースの端面で露出するメサ形構造に形成されていて
、表面電界を小さくする九めベベル構造がとられる。接
合部Ｋかかる電界は接合を形成する不純物濃度のプロフ
ィルと印加電圧によって決定される。しかし、表面に露
出した電界はさらに、ＰＭ接合と、端面との交鎖角度の
影替を受けることが知られている。この影替の程度につ
いて杜例えばＲ，Ｄａｖｔｅｓ 、 ？、Ｇｅｎｔｒｙ
： 工、１゜１、Ｉ Ｔｒａｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｅ８ＭＩＤ−８８１８（１９６４）に
示されるように正ベベル（Ｍ出ＰＮ接合と端面とのなす
角度が、ＰＭ接合の高濃度側で鈍角となるような形状）
及び負ベベル（ａ出アＮ接合と端面とのなす角度がＰＮ
接合の高濃度側で鋭角となるような形状）構造ではその
角度に対する表面電界低減効果は異なシ、負ベベルの場
合には極端にその角度が小さい必要がある。従来のベベ
ル構造の例金第６図に示す。第６図はサイリスタ素子を
示す断面図で、この図において、順電圧を阻止するＪ、
接合と端面とをなす角度０．（この角は通常数置）は負
ベベル構造である。また、逆電圧を阻止するＪ４接合と
端面をなす角度０１は正ベベル構造でその角は８０°〜
６０°に選ばれる。
図中ＢＰはベベルしろ、ムはアノード、Ｋはカソードで
ある。第６図のようにして製作される素子は高圧素子に
なる程、角０．は小さくする必要かあ、！Ｄ、２５００
Ｖ耐圧素子では２＠以下に選ばれる。
ある。第６図のようにして製作される素子は高圧素子に
なる程、角０．は小さくする必要かあ、！Ｄ、２５００
Ｖ耐圧素子では２＠以下に選ばれる。
このように高圧素子ではベベル面に多大の面積を必要と
し、素子の有効導通断面積が減少する欠点がある。
し、素子の有効導通断面積が減少する欠点がある。
上記の欠点を解決するために従来では第７図に示すＥベ
ベル（両接合とも正ベベル）方式や第８図に示すダブル
ポジティブベベル方式が採用されていた。しかし、第７
図の方式では加工時、図示７８部にヒビ割れが発生し易
く、また次工程（図示省略）の例えばＲＴＶゴムによる
ベショーションの方法がむずかしくなる欠点がある。第
８因の方式では図示１１部が所謂ダレを生じて接合との
交鎖角度を正しく制御するのがむずかしくなったり、堀
込み深さの制御もむずかしくなる欠点もある。
ベル（両接合とも正ベベル）方式や第８図に示すダブル
ポジティブベベル方式が採用されていた。しかし、第７
図の方式では加工時、図示７８部にヒビ割れが発生し易
く、また次工程（図示省略）の例えばＲＴＶゴムによる
ベショーションの方法がむずかしくなる欠点がある。第
８因の方式では図示１１部が所謂ダレを生じて接合との
交鎖角度を正しく制御するのがむずかしくなったり、堀
込み深さの制御もむずかしくなる欠点もある。
この発明は上記の欠点を除去し、層面加工に必要ベベル
領域を格段に小さく、ウェハースの有効導通断面積を大
きく効率よく取ることができるように解決したものであ
る。
領域を格段に小さく、ウェハースの有効導通断面積を大
きく効率よく取ることができるように解決したものであ
る。
〔問題点を解決するための手段及び作用〕この発明は負
ベベルを必要とする半導体素子において、その接合が素
子を形成するウエノ・−スの主表面に対して予め角度を
形成し、かつその主表面に対してその角度よシも若干大
きい角度でメサ形構造の端表面を形成することによシ、
負ベベル角度は数置以下に形成されるにもかかわらず、
負ベベルの端表面は主表面に対してかなシ大きい角度（
２００〜５０’）で形成される仁とにある。
ベベルを必要とする半導体素子において、その接合が素
子を形成するウエノ・−スの主表面に対して予め角度を
形成し、かつその主表面に対してその角度よシも若干大
きい角度でメサ形構造の端表面を形成することによシ、
負ベベル角度は数置以下に形成されるにもかかわらず、
負ベベルの端表面は主表面に対してかなシ大きい角度（
２００〜５０’）で形成される仁とにある。
以下図面を参照してこの発明の一実施例を説明する。
第１図は負ベベルを必要とするＰＭ接合素子を示す断面
図で、この＃Ｉ１図において、後工程のアングルラツプ
エ揚で端面加工される半導体素子領域に、ＰＮ接合を形
成する以前に主表面ＭＢに対して角度をα□影形成しめ
る。この角度α、を形成する手段としては第１図に示す
ように拡散前のウェハース外周域を角度研磨によって行
うか、第２図に示すように異方性エツチング法を用いて
部分的な溝成形で吃よい。
図で、この＃Ｉ１図において、後工程のアングルラツプ
エ揚で端面加工される半導体素子領域に、ＰＮ接合を形
成する以前に主表面ＭＢに対して角度をα□影形成しめ
る。この角度α、を形成する手段としては第１図に示す
ように拡散前のウェハース外周域を角度研磨によって行
うか、第２図に示すように異方性エツチング法を用いて
部分的な溝成形で吃よい。
前記第１ＩｇｌＫ示すように角度研磨した後、接合ｔＴ
、Ｊ、を形成する拡散を行ってＰＭ接合を形成する。そ
の後、ウェハースは主表面Ｍ８に対して負ベベルを形成
するａＦｉ角α、を得る丸めに端表面が切断される。こ
のとき、負ベベルと端表面の負ベベル角度０．は第８図
からθ、−α、−α。
、Ｊ、を形成する拡散を行ってＰＭ接合を形成する。そ
の後、ウェハースは主表面Ｍ８に対して負ベベルを形成
するａＦｉ角α、を得る丸めに端表面が切断される。こ
のとき、負ベベルと端表面の負ベベル角度０．は第８図
からθ、−α、−α。
となる。この角度θ、は数置となるように設定される。
なお、第１図及び第２図において、ＴＳは端面加工部、
ＡＬＰはアングルラツブである。
ＡＬＰはアングルラツブである。
第４図及び第す図は上記実施例によシ製造されたもので
、第４図は１段ベベルのサイリスタ素子、第５図は２段
ベベルのサイリスタ素子である。なお、第４図及び第す
図において、ＢＲはベベルしろである。
、第４図は１段ベベルのサイリスタ素子、第５図は２段
ベベルのサイリスタ素子である。なお、第４図及び第す
図において、ＢＲはベベルしろである。
上記実施例としてはサイリスタ素子についてだけ述べて
来たが、トランジスタやダイオードであってもよい。
来たが、トランジスタやダイオードであってもよい。
以上述べたように、この発明によれば、メサ形構造の端
表面は主表面に対してかなシ大きい角度を保持したまま
、実効的な負ベベル角度０．ｆ：必要な角度数置以下に
することができる丸め、端面加工に必要なベベル領域を
従来に比して格段に小さくすることができ、ウェハース
の有効導通面積を大きく効率よく取ることができる。例
えば従来の２段ベベル法では２５００７耐圧素子のもの
でベベル領域が５勝必要であったが、この発明のもので
はそれが２ｍｓ以下である。また、この発明では主表面
の角度研磨の形成技術及び表面パシベーションの方法は
従来方法がそのまま使用できるので歩留シの高い素子が
得られる。
表面は主表面に対してかなシ大きい角度を保持したまま
、実効的な負ベベル角度０．ｆ：必要な角度数置以下に
することができる丸め、端面加工に必要なベベル領域を
従来に比して格段に小さくすることができ、ウェハース
の有効導通面積を大きく効率よく取ることができる。例
えば従来の２段ベベル法では２５００７耐圧素子のもの
でベベル領域が５勝必要であったが、この発明のもので
はそれが２ｍｓ以下である。また、この発明では主表面
の角度研磨の形成技術及び表面パシベーションの方法は
従来方法がそのまま使用できるので歩留シの高い素子が
得られる。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の他の実施例を示す断面図、第８図は第１図の製
造工程を示す説明図、第４図及び第６図は上記実施例に
よ）製造されたサイリスタ素子の断面図、第６因から第
８図は従来例を述べる断面図である。 Ｍｅ・・・主表面、ＴＳ・・・端面加工部、ＡＬ５Ｆ・
・・アングルラツブ、α８．α、・・・角、θ１ 、θ
、・・・角度。 図面の９害 雨 １ ：、ｊ。 第３図 第８図 １内゛シに変更なし） 棺４、−．： は６図 手続補正書（方式） １、事件の表示 昭和６９年特許願第８０９９４号 ２、発明の名称 電力用半導体素子 ３、補正をする者 事件との関係 出願人 （６１０）株式会社 明 電 舎 ４、代理人〒１０４
の発明の他の実施例を示す断面図、第８図は第１図の製
造工程を示す説明図、第４図及び第６図は上記実施例に
よ）製造されたサイリスタ素子の断面図、第６因から第
８図は従来例を述べる断面図である。 Ｍｅ・・・主表面、ＴＳ・・・端面加工部、ＡＬ５Ｆ・
・・アングルラツブ、α８．α、・・・角、θ１ 、θ
、・・・角度。 図面の９害 雨 １ ：、ｊ。 第３図 第８図 １内゛シに変更なし） 棺４、−．： は６図 手続補正書（方式） １、事件の表示 昭和６９年特許願第８０９９４号 ２、発明の名称 電力用半導体素子 ３、補正をする者 事件との関係 出願人 （６１０）株式会社 明 電 舎 ４、代理人〒１０４
Claims (1)
- （１） 負ベベル構造を有する半導体素子において、平
行な主表面に対して素子を形成する少くとも１つの接合
が部分的に前記主表面に対して角度を有するとともに、
この角度を有する領域に前記主表面に対して前記角度よ
シも大きい角度で接合端表面を形成し、少くとも１つの
接合と端表面が負ベベル角度をなすようにしたことを特
徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8099484A JPS60224268A (ja) | 1984-04-20 | 1984-04-20 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8099484A JPS60224268A (ja) | 1984-04-20 | 1984-04-20 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224268A true JPS60224268A (ja) | 1985-11-08 |
Family
ID=13734045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8099484A Pending JPS60224268A (ja) | 1984-04-20 | 1984-04-20 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021862A (en) * | 1989-04-17 | 1991-06-04 | Shin-Etsu Handotai Co., Ltd. | Beveled semiconductor silicon wafer and manufacturing method thereof |
| JP2023545217A (ja) * | 2020-11-27 | 2023-10-26 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 異なる部分領域を有する側面を備えた半導体装置 |
-
1984
- 1984-04-20 JP JP8099484A patent/JPS60224268A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021862A (en) * | 1989-04-17 | 1991-06-04 | Shin-Etsu Handotai Co., Ltd. | Beveled semiconductor silicon wafer and manufacturing method thereof |
| US5110764A (en) * | 1989-04-17 | 1992-05-05 | Shin-Etsu Handotai Co., Ltd. | Method of making a beveled semiconductor silicon wafer |
| JP2023545217A (ja) * | 2020-11-27 | 2023-10-26 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 異なる部分領域を有する側面を備えた半導体装置 |
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