JPS5834967A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5834967A JPS5834967A JP13319981A JP13319981A JPS5834967A JP S5834967 A JPS5834967 A JP S5834967A JP 13319981 A JP13319981 A JP 13319981A JP 13319981 A JP13319981 A JP 13319981A JP S5834967 A JPS5834967 A JP S5834967A
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Links
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- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
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- LHASLBSEALHFGO-ASZAQJJISA-N 1-[(4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]pyrimidine-2,4-dione Chemical compound C1[C@H](O)[C@@H](CO)OC1N1C(=O)NC(=O)C(CO[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 LHASLBSEALHFGO-ASZAQJJISA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はベベル(bevel)構造を有する半導体装
置に関する。
置に関する。
通常、半導体素子の逆耐圧性を向上させる目的からPN
@合部に内置を待たせるいわゆるベベル構造とすること
がおこなわれている。しかしPH10合を二個以上有す
る半導体素子、たとえばN” PN−P 構造のシリ
コン制御整流素子(以下8CRと称するンでは、二個の
PN″″接合の耐電圧を非常に高く保たなければならず
、これらの281合を二個ともベベル構造にする必要が
ある。
@合部に内置を待たせるいわゆるベベル構造とすること
がおこなわれている。しかしPH10合を二個以上有す
る半導体素子、たとえばN” PN−P 構造のシリ
コン制御整流素子(以下8CRと称するンでは、二個の
PN″″接合の耐電圧を非常に高く保たなければならず
、これらの281合を二個ともベベル構造にする必要が
ある。
この様な場合、従来の方法としては第1図、あるいは第
2図(=示すような方法がとられている。111図にお
いては、8CR7のPN−4合2ζ:ついては側面部に
正のベベルJ、PN−4合4ニついては同じく側面部に
正のベベル5を形成したものである。また第2FI!J
においては、S(、’R6のPN1合rについては内部
にリング状の褥8を設けることにより正のベベル9、P
N″″接合10については側面部に正のベベルI]をそ
れぞれ形成したものである。
2図(=示すような方法がとられている。111図にお
いては、8CR7のPN−4合2ζ:ついては側面部に
正のベベルJ、PN−4合4ニついては同じく側面部に
正のベベル5を形成したものである。また第2FI!J
においては、S(、’R6のPN1合rについては内部
にリング状の褥8を設けることにより正のベベル9、P
N″″接合10については側面部に正のベベルI]をそ
れぞれ形成したものである。
しかしながら、第1図のものは側面をグラインダ等でV
字形に切欠するのであるが、ゲラインダニ作が困峻であ
り、工作種度が悪く、さらに周縁が角ぼるので損傷され
やすいなどの欠点があった。また、!2LVE示すもの
は−2つのペベ゛ル9.11を別々に形成するため、工
穐数が増えるといった欠点があった。
字形に切欠するのであるが、ゲラインダニ作が困峻であ
り、工作種度が悪く、さらに周縁が角ぼるので損傷され
やすいなどの欠点があった。また、!2LVE示すもの
は−2つのペベ゛ル9.11を別々に形成するため、工
穐数が増えるといった欠点があった。
この発明は上記実情に鑑みてなされたもので、その目的
は、複数のPH1合を有する半導体装置において、一つ
の1’N接合部を交差する一個の溝を形成することによ
り、正負両方のベベルを形成することができ、順方向及
び逆方向の耐圧が向上すると共に、強度が向上し、しか
も製造工程が少なくて済む半導体装置を提供することに
ある。
は、複数のPH1合を有する半導体装置において、一つ
の1’N接合部を交差する一個の溝を形成することによ
り、正負両方のベベルを形成することができ、順方向及
び逆方向の耐圧が向上すると共に、強度が向上し、しか
も製造工程が少なくて済む半導体装置を提供することに
ある。
以下、図面を参照してこの発明の一実施例を説明する。
183図はN” PN−P構造の5CR31を示すもの
である。
である。
この8CRJjにおいては、P’Jベース層12と*P
Iiエミッタ層IJとはN−型ベース層J4の外肩部に
設けられたPfi層35を介して遅過している。またs
N”1iti工ミツタ層360回りには例えばリング状
のV字#$11がPfiベース層11とN−厘ベース層
J4との間のPN1合88を交差するように形成されて
いる。
Iiエミッタ層IJとはN−型ベース層J4の外肩部に
設けられたPfi層35を介して遅過している。またs
N”1iti工ミツタ層360回りには例えばリング状
のV字#$11がPfiベース層11とN−厘ベース層
J4との間のPN1合88を交差するように形成されて
いる。
このV字溝31は内部方向に傾斜して形成されており、
従って第4図に拡大して示すように、一方の■で示すベ
ベル面が正≧ベル、他′方の■で示すベベル面が負ベベ
ルとなっている。ここテ、負のベベル面■とPN″″m
合18とのなす角θ、と、ベベル面■とPN”−9合3
8とのなす角θ、との関係は次のようになっている。す
なわち、θ覧くθ1.0くθ1 、θ、<90″′とな
らなければならない。
従って第4図に拡大して示すように、一方の■で示すベ
ベル面が正≧ベル、他′方の■で示すベベル面が負ベベ
ルとなっている。ここテ、負のベベル面■とPN″″m
合18とのなす角θ、と、ベベル面■とPN”−9合3
8とのなす角θ、との関係は次のようになっている。す
なわち、θ覧くθ1.0くθ1 、θ、<90″′とな
らなければならない。
次に上記9CR31の製造方法を第5図(す〜(すに示
す、まず1J!5図(−)に示すようC二公知の技術に
よりNliのシリコンクエへ41EA11面からマスク
をして部分的にpf!1層35層形5する。
す、まず1J!5図(−)に示すようC二公知の技術に
よりNliのシリコンクエへ41EA11面からマスク
をして部分的にpf!1層35層形5する。
次に@ 5 v(b)に示すように画情から全面にP型
ベースJim JI Z 、 P型エミッタ層3Sを形
成する0次に第5図(c)に示すようにカソード匈にN
+型エミッタ層36を形成する0次に、第5図(すに示
すようにP N−P N”#が形成されたクエハ41を
温1補償板42にアルミニウムAj等の歌会J14Iを
介してろう付する6次に第5&IA(e)に示すように
カソード電極44を形成した後。
ベースJim JI Z 、 P型エミッタ層3Sを形
成する0次に第5図(c)に示すようにカソード匈にN
+型エミッタ層36を形成する0次に、第5図(すに示
すようにP N−P N”#が形成されたクエハ41を
温1補償板42にアルミニウムAj等の歌会J14Iを
介してろう付する6次に第5&IA(e)に示すように
カソード電極44を形成した後。
をンドブラスト、ブレード等により$77を内部方向に
傾斜するように形成する。その後185図(すに示すよ
うに通常行なわれる表面処理を施こし、ベベル面にシリ
コンゴム、ガラス等の絶縁物alt’llめ込み、ベベ
ル面の電界強度を弱める。
傾斜するように形成する。その後185図(すに示すよ
うに通常行なわれる表面処理を施こし、ベベル面にシリ
コンゴム、ガラス等の絶縁物alt’llめ込み、ベベ
ル面の電界強度を弱める。
このようにして製造された上記8CRJIJにおいては
、PN1合z8に対してV字@srが傾斜して形成され
、1つの接合において正負のベベルが同時形成されてい
るため、順方向−逆方向の耐圧が向上すると共に、従来
に比ベニ種数が少なくて済む、また%vM1図に示した
構造に比べ、構造がはるかに容易で、周縁が角ばるこb
がなく、損傷の恐れはない。
、PN1合z8に対してV字@srが傾斜して形成され
、1つの接合において正負のベベルが同時形成されてい
るため、順方向−逆方向の耐圧が向上すると共に、従来
に比ベニ種数が少なくて済む、また%vM1図に示した
構造に比べ、構造がはるかに容易で、周縁が角ばるこb
がなく、損傷の恐れはない。
尚、上記実施例においては、#の形状iV字状としたが
、これ(−限定するものではなく、基板表面から内鵠方
同に同って伏くなるような錦であればよく、その底面の
形状は−例えば@6図6=示すような平面でもよく、丸
形であってもよい。
、これ(−限定するものではなく、基板表面から内鵠方
同に同って伏くなるような錦であればよく、その底面の
形状は−例えば@6図6=示すような平面でもよく、丸
形であってもよい。
以上のようにこの発明によれば% 1つのPN接合に対
して斜めに交差する溝を形成し、正、角両方のベベルを
同時に形成するようにしたので、順方向及び逆方向の耐
圧が向上すると共に製造工程が少なくなる。
して斜めに交差する溝を形成し、正、角両方のベベルを
同時に形成するようにしたので、順方向及び逆方向の耐
圧が向上すると共に製造工程が少なくなる。
131図及び纂2図はそれぞれ従来の半導体装置のII
fr面図、第3図はこの発明の一実施例に係の製造工程
を示す断面図%第6因はこの発明の1・ ・他の実施例
に係る断面図である。 3 l ・・・ 8CR,32・・・P型ベースノー、
33 ・・・PMエミッタ層、34・・・N′″型ペ
ース層、35・・・P型層、3II−・N)エミツタ層
、31・・・V字S%38・・・PH1合。 出願人代理人弁理士 鈴江武彦 第1図 1 ( 第5図 6 第5図 2 第6図
fr面図、第3図はこの発明の一実施例に係の製造工程
を示す断面図%第6因はこの発明の1・ ・他の実施例
に係る断面図である。 3 l ・・・ 8CR,32・・・P型ベースノー、
33 ・・・PMエミッタ層、34・・・N′″型ペ
ース層、35・・・P型層、3II−・N)エミツタ層
、31・・・V字S%38・・・PH1合。 出願人代理人弁理士 鈴江武彦 第1図 1 ( 第5図 6 第5図 2 第6図
Claims (2)
- (1) 少なくとも二個以上のPN接合面を有する半
導体装置において、1つのPN接合面を交差する溝を形
成することにより、該接合面で正1真の両がベル面を形
成したことを特徴とする半導体装置。 - (2)*Ie正のベベル面一とPN接合面とのなす角度
が%値記負のベベル面とPN接合面とのなす角度よりも
大きいことを特徴とする特許縛求の範囲1i1項記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13319981A JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13319981A JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5834967A true JPS5834967A (ja) | 1983-03-01 |
Family
ID=15099034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13319981A Pending JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5834967A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008115897A (ja) * | 2006-11-01 | 2008-05-22 | Sumitomo Bakelite Co Ltd | 真空シール機構 |
US7521807B2 (en) * | 2005-09-30 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device with inclined through holes |
-
1981
- 1981-08-25 JP JP13319981A patent/JPS5834967A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7521807B2 (en) * | 2005-09-30 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device with inclined through holes |
JP2008115897A (ja) * | 2006-11-01 | 2008-05-22 | Sumitomo Bakelite Co Ltd | 真空シール機構 |
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