JPS5834967A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5834967A JPS5834967A JP13319981A JP13319981A JPS5834967A JP S5834967 A JPS5834967 A JP S5834967A JP 13319981 A JP13319981 A JP 13319981A JP 13319981 A JP13319981 A JP 13319981A JP S5834967 A JPS5834967 A JP S5834967A
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- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
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- LHASLBSEALHFGO-ASZAQJJISA-N 1-[(4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]pyrimidine-2,4-dione Chemical compound C1[C@H](O)[C@@H](CO)OC1N1C(=O)NC(=O)C(CO[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 LHASLBSEALHFGO-ASZAQJJISA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はベベル（ｂｅｖｅｌ）構造を有する半導体装
置に関する。
置に関する。
通常、半導体素子の逆耐圧性を向上させる目的からＰＮ
＠合部に内置を待たせるいわゆるベベル構造とすること
がおこなわれている。しかしＰＨ１０合を二個以上有す
る半導体素子、たとえばＮ” ＰＮ−Ｐ 構造のシリ
コン制御整流素子（以下８ＣＲと称するンでは、二個の
ＰＮ″″接合の耐電圧を非常に高く保たなければならず
、これらの２８１合を二個ともベベル構造にする必要が
ある。
＠合部に内置を待たせるいわゆるベベル構造とすること
がおこなわれている。しかしＰＨ１０合を二個以上有す
る半導体素子、たとえばＮ” ＰＮ−Ｐ 構造のシリ
コン制御整流素子（以下８ＣＲと称するンでは、二個の
ＰＮ″″接合の耐電圧を非常に高く保たなければならず
、これらの２８１合を二個ともベベル構造にする必要が
ある。
この様な場合、従来の方法としては第１図、あるいは第
２図（＝示すような方法がとられている。１１１図にお
いては、８ＣＲ７のＰＮ−４合２ζ：ついては側面部に
正のベベルＪ、ＰＮ−４合４ニついては同じく側面部に
正のベベル５を形成したものである。また第２ＦＩ！Ｊ
においては、Ｓ（、’Ｒ６のＰＮ１合ｒについては内部
にリング状の褥８を設けることにより正のベベル９、Ｐ
Ｎ″″接合１０については側面部に正のベベルＩ］をそ
れぞれ形成したものである。
２図（＝示すような方法がとられている。１１１図にお
いては、８ＣＲ７のＰＮ−４合２ζ：ついては側面部に
正のベベルＪ、ＰＮ−４合４ニついては同じく側面部に
正のベベル５を形成したものである。また第２ＦＩ！Ｊ
においては、Ｓ（、’Ｒ６のＰＮ１合ｒについては内部
にリング状の褥８を設けることにより正のベベル９、Ｐ
Ｎ″″接合１０については側面部に正のベベルＩ］をそ
れぞれ形成したものである。
しかしながら、第１図のものは側面をグラインダ等でＶ
字形に切欠するのであるが、ゲラインダニ作が困峻であ
り、工作種度が悪く、さらに周縁が角ぼるので損傷され
やすいなどの欠点があった。また、！２ＬＶＥ示すもの
は−２つのペベ゛ル９．１１を別々に形成するため、工
穐数が増えるといった欠点があった。
字形に切欠するのであるが、ゲラインダニ作が困峻であ
り、工作種度が悪く、さらに周縁が角ぼるので損傷され
やすいなどの欠点があった。また、！２ＬＶＥ示すもの
は−２つのペベ゛ル９．１１を別々に形成するため、工
穐数が増えるといった欠点があった。
この発明は上記実情に鑑みてなされたもので、その目的
は、複数のＰＨ１合を有する半導体装置において、一つ
の１’Ｎ接合部を交差する一個の溝を形成することによ
り、正負両方のベベルを形成することができ、順方向及
び逆方向の耐圧が向上すると共に、強度が向上し、しか
も製造工程が少なくて済む半導体装置を提供することに
ある。
は、複数のＰＨ１合を有する半導体装置において、一つ
の１’Ｎ接合部を交差する一個の溝を形成することによ
り、正負両方のベベルを形成することができ、順方向及
び逆方向の耐圧が向上すると共に、強度が向上し、しか
も製造工程が少なくて済む半導体装置を提供することに
ある。
以下、図面を参照してこの発明の一実施例を説明する。
１８３図はＮ” ＰＮ−Ｐ構造の５ＣＲ３１を示すもの
である。
である。
この８ＣＲＪｊにおいては、Ｐ’Ｊベース層１２と＊Ｐ
Ｉｉエミッタ層ＩＪとはＮ−型ベース層Ｊ４の外肩部に
設けられたＰｆｉ層３５を介して遅過している。またｓ
Ｎ”１ｉｔｉ工ミツタ層３６０回りには例えばリング状
のＶ字＃＄１１がＰｆｉベース層１１とＮ−厘ベース層
Ｊ４との間のＰＮ１合８８を交差するように形成されて
いる。
Ｉｉエミッタ層ＩＪとはＮ−型ベース層Ｊ４の外肩部に
設けられたＰｆｉ層３５を介して遅過している。またｓ
Ｎ”１ｉｔｉ工ミツタ層３６０回りには例えばリング状
のＶ字＃＄１１がＰｆｉベース層１１とＮ−厘ベース層
Ｊ４との間のＰＮ１合８８を交差するように形成されて
いる。
このＶ字溝３１は内部方向に傾斜して形成されており、
従って第４図に拡大して示すように、一方の■で示すベ
ベル面が正≧ベル、他′方の■で示すベベル面が負ベベ
ルとなっている。ここテ、負のベベル面■とＰＮ″″ｍ
合１８とのなす角θ、と、ベベル面■とＰＮ”−９合３
８とのなす角θ、との関係は次のようになっている。す
なわち、θ覧くθ１．０くθ１ 、θ、＜９０″′とな
らなければならない。
従って第４図に拡大して示すように、一方の■で示すベ
ベル面が正≧ベル、他′方の■で示すベベル面が負ベベ
ルとなっている。ここテ、負のベベル面■とＰＮ″″ｍ
合１８とのなす角θ、と、ベベル面■とＰＮ”−９合３
８とのなす角θ、との関係は次のようになっている。す
なわち、θ覧くθ１．０くθ１ 、θ、＜９０″′とな
らなければならない。
次に上記９ＣＲ３１の製造方法を第５図（す〜（すに示
す、まず１Ｊ！５図（−）に示すようＣ二公知の技術に
よりＮｌｉのシリコンクエへ４１ＥＡ１１面からマスク
をして部分的にｐｆ！１層３５層形５する。
す、まず１Ｊ！５図（−）に示すようＣ二公知の技術に
よりＮｌｉのシリコンクエへ４１ＥＡ１１面からマスク
をして部分的にｐｆ！１層３５層形５する。
次に＠ ５ ｖ（ｂ）に示すように画情から全面にＰ型
ベースＪｉｍ ＪＩ Ｚ 、 Ｐ型エミッタ層３Ｓを形
成する０次に第５図（ｃ）に示すようにカソード匈にＮ
＋型エミッタ層３６を形成する０次に、第５図（すに示
すようにＰ Ｎ−Ｐ Ｎ”＃が形成されたクエハ４１を
温１補償板４２にアルミニウムＡｊ等の歌会Ｊ１４Ｉを
介してろう付する６次に第５＆ＩＡ（ｅ）に示すように
カソード電極４４を形成した後。
ベースＪｉｍ ＪＩ Ｚ 、 Ｐ型エミッタ層３Ｓを形
成する０次に第５図（ｃ）に示すようにカソード匈にＮ
＋型エミッタ層３６を形成する０次に、第５図（すに示
すようにＰ Ｎ−Ｐ Ｎ”＃が形成されたクエハ４１を
温１補償板４２にアルミニウムＡｊ等の歌会Ｊ１４Ｉを
介してろう付する６次に第５＆ＩＡ（ｅ）に示すように
カソード電極４４を形成した後。
をンドブラスト、ブレード等により＄７７を内部方向に
傾斜するように形成する。その後１８５図（すに示すよ
うに通常行なわれる表面処理を施こし、ベベル面にシリ
コンゴム、ガラス等の絶縁物ａｌｔ’ｌｌめ込み、ベベ
ル面の電界強度を弱める。
傾斜するように形成する。その後１８５図（すに示すよ
うに通常行なわれる表面処理を施こし、ベベル面にシリ
コンゴム、ガラス等の絶縁物ａｌｔ’ｌｌめ込み、ベベ
ル面の電界強度を弱める。
このようにして製造された上記８ＣＲＪＩＪにおいては
、ＰＮ１合ｚ８に対してＶ字＠ｓｒが傾斜して形成され
、１つの接合において正負のベベルが同時形成されてい
るため、順方向−逆方向の耐圧が向上すると共に、従来
に比ベニ種数が少なくて済む、また％ｖＭ１図に示した
構造に比べ、構造がはるかに容易で、周縁が角ばるこｂ
がなく、損傷の恐れはない。
、ＰＮ１合ｚ８に対してＶ字＠ｓｒが傾斜して形成され
、１つの接合において正負のベベルが同時形成されてい
るため、順方向−逆方向の耐圧が向上すると共に、従来
に比ベニ種数が少なくて済む、また％ｖＭ１図に示した
構造に比べ、構造がはるかに容易で、周縁が角ばるこｂ
がなく、損傷の恐れはない。
尚、上記実施例においては、＃の形状ｉＶ字状としたが
、これ（−限定するものではなく、基板表面から内鵠方
同に同って伏くなるような錦であればよく、その底面の
形状は−例えば＠６図６＝示すような平面でもよく、丸
形であってもよい。
、これ（−限定するものではなく、基板表面から内鵠方
同に同って伏くなるような錦であればよく、その底面の
形状は−例えば＠６図６＝示すような平面でもよく、丸
形であってもよい。
以上のようにこの発明によれば％ １つのＰＮ接合に対
して斜めに交差する溝を形成し、正、角両方のベベルを
同時に形成するようにしたので、順方向及び逆方向の耐
圧が向上すると共に製造工程が少なくなる。
して斜めに交差する溝を形成し、正、角両方のベベルを
同時に形成するようにしたので、順方向及び逆方向の耐
圧が向上すると共に製造工程が少なくなる。
１３１図及び纂２図はそれぞれ従来の半導体装置のＩＩ
ｆｒ面図、第３図はこの発明の一実施例に係の製造工程
を示す断面図％第６因はこの発明の１・ ・他の実施例
に係る断面図である。 ３ ｌ ・・・ ８ＣＲ，３２・・・Ｐ型ベースノー、
３３ ・・・ＰＭエミッタ層、３４・・・Ｎ′″型ペ
ース層、３５・・・Ｐ型層、３ＩＩ−・Ｎ）エミツタ層
、３１・・・Ｖ字Ｓ％３８・・・ＰＨ１合。 出願人代理人弁理士 鈴江武彦 第１図 １ （ 第５図 ６ 第５図 ２ 第６図
ｆｒ面図、第３図はこの発明の一実施例に係の製造工程
を示す断面図％第６因はこの発明の１・ ・他の実施例
に係る断面図である。 ３ ｌ ・・・ ８ＣＲ，３２・・・Ｐ型ベースノー、
３３ ・・・ＰＭエミッタ層、３４・・・Ｎ′″型ペ
ース層、３５・・・Ｐ型層、３ＩＩ−・Ｎ）エミツタ層
、３１・・・Ｖ字Ｓ％３８・・・ＰＨ１合。 出願人代理人弁理士 鈴江武彦 第１図 １ （ 第５図 ６ 第５図 ２ 第６図
Claims (2)
- （１） 少なくとも二個以上のＰＮ接合面を有する半
導体装置において、１つのＰＮ接合面を交差する溝を形
成することにより、該接合面で正１真の両がベル面を形
成したことを特徴とする半導体装置。 - （２）＊Ｉｅ正のベベル面一とＰＮ接合面とのなす角度
が％値記負のベベル面とＰＮ接合面とのなす角度よりも
大きいことを特徴とする特許縛求の範囲１ｉ１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13319981A JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13319981A JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834967A true JPS5834967A (ja) | 1983-03-01 |
Family
ID=15099034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13319981A Pending JPS5834967A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008115897A (ja) * | 2006-11-01 | 2008-05-22 | Sumitomo Bakelite Co Ltd | 真空シール機構 |
| US7521807B2 (en) * | 2005-09-30 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device with inclined through holes |
-
1981
- 1981-08-25 JP JP13319981A patent/JPS5834967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521807B2 (en) * | 2005-09-30 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device with inclined through holes |
| JP2008115897A (ja) * | 2006-11-01 | 2008-05-22 | Sumitomo Bakelite Co Ltd | 真空シール機構 |
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