JPS5863167A - サイリスタ - Google Patents
サイリスタInfo
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- JPS5863167A JPS5863167A JP57159411A JP15941182A JPS5863167A JP S5863167 A JPS5863167 A JP S5863167A JP 57159411 A JP57159411 A JP 57159411A JP 15941182 A JP15941182 A JP 15941182A JP S5863167 A JPS5863167 A JP S5863167A
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- Japan
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- interfaces
- semiconductor
- plane
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はpnpn積層を備え、個々の層の間のpn接合
に実質的に平行に存在する二つの界面を有する多層半導
体素体を持つサイリスタに関する。
に実質的に平行に存在する二つの界面を有する多層半導
体素体を持つサイリスタに関する。
この種類のサイリスタは、例えばA、 B11cher
著の書籍[サイリスタ物理学(Thyristor P
hyaicm)J 二s、 −ヨークSpringer
出版社1976年出版、198ないし200ページ、特
に第14.1図から公知である。
著の書籍[サイリスタ物理学(Thyristor P
hyaicm)J 二s、 −ヨークSpringer
出版社1976年出版、198ないし200ページ、特
に第14.1図から公知である。
S、に、 Ghandi著[半導体電力用素子(Sem
iconductorPower Devices )
J qンドンJohn Wlley & Son+s
出版社1出版社1山77 た種類のサイリスタでその縁が上下の界面から出てそれ
らの界面の間に存在する平面への方向にそれぞれ小さく
なるように二重に傾斜づけられているものが記載されて
いる。この平面内にpn接合に平行な断面だけに関して
言えば、サイリスタの最小の断面積が存在する。この場
合その縁を上下界面と正の角度で囲むサイリスタともも
しくは鳩尾形断面をもつサイリスタとも言う。
iconductorPower Devices )
J qンドンJohn Wlley & Son+s
出版社1出版社1山77 た種類のサイリスタでその縁が上下の界面から出てそれ
らの界面の間に存在する平面への方向にそれぞれ小さく
なるように二重に傾斜づけられているものが記載されて
いる。この平面内にpn接合に平行な断面だけに関して
言えば、サイリスタの最小の断面積が存在する。この場
合その縁を上下界面と正の角度で囲むサイリスタともも
しくは鳩尾形断面をもつサイリスタとも言う。
そのようなサイリスタの二重傾斜の縁は、界面建斜めに
導かれる砂噴流の作用によって生成される。しかしつづ
いてその縁を上記の機械的加工工程によって生ずるpn
接合を橋絡する短絡部を除去するためにエツチング工程
に委ねなければならな〜1゜ 本発明は、簡単なやり方で、すなわち砂噴流の加工工程
なしに製造できる最初に述ぺた種類の鳩尾製断面を持つ
サイリスタを提供することを目的とする。この目的は、
界面が(100)格子面を鳴し、長方形に形成され、〈
1113〉結晶軸方向に走る側方局限を持ち、かつ側面
の(111)面の複数対が備えられ、その側面はそれぞ
れ両界面の互に対応する局限から出て、界面間に存在し
界面に平行な平面内で出会い、その平面内に半導体素体
がその外面に平行に存在する長方形の最小断面積を有す
ることKよって達成される。
導かれる砂噴流の作用によって生成される。しかしつづ
いてその縁を上記の機械的加工工程によって生ずるpn
接合を橋絡する短絡部を除去するためにエツチング工程
に委ねなければならな〜1゜ 本発明は、簡単なやり方で、すなわち砂噴流の加工工程
なしに製造できる最初に述ぺた種類の鳩尾製断面を持つ
サイリスタを提供することを目的とする。この目的は、
界面が(100)格子面を鳴し、長方形に形成され、〈
1113〉結晶軸方向に走る側方局限を持ち、かつ側面
の(111)面の複数対が備えられ、その側面はそれぞ
れ両界面の互に対応する局限から出て、界面間に存在し
界面に平行な平面内で出会い、その平面内に半導体素体
がその外面に平行に存在する長方形の最小断面積を有す
ることKよって達成される。
本発明によって得ることができる利点は、特にサイリス
タ半導体素体の二重に傾斜づけられた縁が一つの工、チ
ング工程によってのみ、すなわち予め砂噴流を当てるこ
となく形成でき、この、:I:、 。
タ半導体素体の二重に傾斜づけられた縁が一つの工、チ
ング工程によってのみ、すなわち予め砂噴流を当てるこ
となく形成でき、この、:I:、 。
チング工程における縁の幾何学的形状の形成が縁の側の
短絡を生ずることなく行われることに存在する。
短絡を生ずることなく行われることに存在する。
以下本発明を図を引用して評しく説明する。
第1図には本発明により形成されたサイリスタが示され
ている。それは、例えばシリコンである単結晶半導体材
料からなる素体lを有し、その素体はn形層2a、2b
および4とp形層3および5を有する。二つの部分2R
および2bからなる層2a。
ている。それは、例えばシリコンである単結晶半導体材
料からなる素体lを有し、その素体はn形層2a、2b
および4とp形層3および5を有する。二つの部分2R
および2bからなる層2a。
2bはnエミッタとも呼ばれ、層3はpベース、層4は
nベースそして45はpエミッタと呼ばれる。
nベースそして45はpエミッタと呼ばれる。
nxiツタの部分2aおよび2bは半導体素子1の界面
6に、例えばアルミニウムのような導電性材料からなる
二つの条状被覆7a、7bを備えており、それらが−し
よにサイリスタのカソードを形成する。それらは端子K
を接続されている。p s−4ツタ5には半導体素体の
反対側の界面で、例えばアルミニウムのような導電性材
料からなる7ノード8が接触する。7ノード8は端子A
と接続されている。端子2により点弧回路と接続されて
いる点弧電極9はpベース、:3と接触する。
6に、例えばアルミニウムのような導電性材料からなる
二つの条状被覆7a、7bを備えており、それらが−し
よにサイリスタのカソードを形成する。それらは端子K
を接続されている。p s−4ツタ5には半導体素体の
反対側の界面で、例えばアルミニウムのような導電性材
料からなる7ノード8が接触する。7ノード8は端子A
と接続されている。端子2により点弧回路と接続されて
いる点弧電極9はpベース、:3と接触する。
界面6は(100)格子面の半導体面である。それは長
方形に形成され、〈110〉結晶軸方向に平行に走る側
方局限lOを有する。
方形に形成され、〈110〉結晶軸方向に平行に走る側
方局限lOを有する。
界面6と反対側の面は同様K (100)面で長方形に
形成され、<110>方向に平行IC走る側方局限11
を有する。符号12は層3および4の間のpn接合を示
し、一方層4および5の間のpn接合は符号13が付せ
られている。互に対応して見える双方の図の面に平行に
走る側方局@IOおよび11から半導体素体1の一対の
側面14.15が出ており、それらは界面6に平行に走
る直#i!16において交わる。これに相似して右側の
第1図で斜めに彼方に走る側方局限lOおよび11から
、117において出会う二つの側面が出ている。残りの
側方局限lOおよび11は対応する状態で一対の側面に
より互に連結されており、その場合そのような対に属す
る側面はそれぞれ一つの平面内で交わり、その平面に直
線16および17も属する。この平面内において、半導
体素体はpn接合12.13に平行な断面だけを考慮す
るならば最小の断面積を持つ。上述の側面、例えば14
および15などはすべてそれぞれ(111)半導体面で
ある。
形成され、<110>方向に平行IC走る側方局限11
を有する。符号12は層3および4の間のpn接合を示
し、一方層4および5の間のpn接合は符号13が付せ
られている。互に対応して見える双方の図の面に平行に
走る側方局@IOおよび11から半導体素体1の一対の
側面14.15が出ており、それらは界面6に平行に走
る直#i!16において交わる。これに相似して右側の
第1図で斜めに彼方に走る側方局限lOおよび11から
、117において出会う二つの側面が出ている。残りの
側方局限lOおよび11は対応する状態で一対の側面に
より互に連結されており、その場合そのような対に属す
る側面はそれぞれ一つの平面内で交わり、その平面に直
線16および17も属する。この平面内において、半導
体素体はpn接合12.13に平行な断面だけを考慮す
るならば最小の断面積を持つ。上述の側面、例えば14
および15などはすべてそれぞれ(111)半導体面で
ある。
サイリスタ五の作動状態は従来のサイリスタのそれに相
幽し、例えばS、M、Sze着の書籍「半導体(5) 素子の物理(Physicm of Sem1oond
uctor Devices)J 二z −ヨークJo
hn Wi lay and 5ona出版社1969
年出版、320ないし340ペー:)K記載されている
。
幽し、例えばS、M、Sze着の書籍「半導体(5) 素子の物理(Physicm of Sem1oond
uctor Devices)J 二z −ヨークJo
hn Wi lay and 5ona出版社1969
年出版、320ないし340ペー:)K記載されている
。
第2図に、それから第1図に示す複数のサイリスタが製
造される単結晶の円板状多層半導体素体18の一部分が
平面図で示されている。その見ることができる上界面は
その場合(100)面であり、その反対側の下界面と同
様である。半導体素体18は上述の界面が、例えば窒化
シリコン(SI3N4)あるいはS 102からなる第
2図に図示されl:「いマスク層で覆われている。
造される単結晶の円板状多層半導体素体18の一部分が
平面図で示されている。その見ることができる上界面は
その場合(100)面であり、その反対側の下界面と同
様である。半導体素体18は上述の界面が、例えば窒化
シリコン(SI3N4)あるいはS 102からなる第
2図に図示されl:「いマスク層で覆われている。
半導体素体18を第2図に記入された、見ることができ
る界面の内部の<110>方向と一致する分割線19に
よって分割するならば、その一つが第3図に示されてい
る複数の正方形の半導体片側が生ずる。その場合第3図
は第2図の線■−■による断面を示す。その各々が第1
図に示すサイリスタの製造の中間段階を示す半導体片側
の側方局限は長方形であるかあるいは正方形である。
る界面の内部の<110>方向と一致する分割線19に
よって分割するならば、その一つが第3図に示されてい
る複数の正方形の半導体片側が生ずる。その場合第3図
は第2図の線■−■による断面を示す。その各々が第1
図に示すサイリスタの製造の中間段階を示す半導体片側
の側方局限は長方形であるかあるいは正方形である。
第2および第3図から個々に分かるように、相(6)
互に同じに形成された半導体片側の各々が積層2a。
2b、3.4および5を第1図に対応して有する。その
場合n形層2a、2bの部分2aおよび2bは条状に形
成され、p#層3の中にそれが半導体片側の上界面61
で延びるように挿入されている。条状部分2aおよび2
bの長さ方向の延びは同じ方向の半導体片側の寸法より
小ざい。層3,4および50間の実質的に界面6および
反対側の界面6’に平行に存在するpnm合12および
13は第1図に対応して同様に符号が付されている。さ
らIc第3図には、それによって円板状半導体素体18
の上下界面が徨われているマスク層に行号21および2
2が付されてい石。
場合n形層2a、2bの部分2aおよび2bは条状に形
成され、p#層3の中にそれが半導体片側の上界面61
で延びるように挿入されている。条状部分2aおよび2
bの長さ方向の延びは同じ方向の半導体片側の寸法より
小ざい。層3,4および50間の実質的に界面6および
反対側の界面6’に平行に存在するpnm合12および
13は第1図に対応して同様に符号が付されている。さ
らIc第3図には、それによって円板状半導体素体18
の上下界面が徨われているマスク層に行号21および2
2が付されてい石。
それから第3図に基づいて形成された牛導体片側を、例
えは約80℃に加色されたKOHの水溶液からなる媒質
による異方性エツチング工程に姿ねるならば、マスク層
21および22により扱われない分割面、例えば羽およ
び胴にそれぞれ第3図にその壁部分が鎖線で示され、符
号25ないしあが付された7字形の溝が腐食し込まれる
。この壁部分はそれぞれ(Ut)半導体面であり、例え
ば#g1図の面14および15 k相当する。第3図に
見え、図の面に平行な分割直に腐食し込まれたV字形溝
の壁部分は、第1図の直線16に対応する鎖線で示され
た直m 16 k沿って交わる。
えは約80℃に加色されたKOHの水溶液からなる媒質
による異方性エツチング工程に姿ねるならば、マスク層
21および22により扱われない分割面、例えば羽およ
び胴にそれぞれ第3図にその壁部分が鎖線で示され、符
号25ないしあが付された7字形の溝が腐食し込まれる
。この壁部分はそれぞれ(Ut)半導体面であり、例え
ば#g1図の面14および15 k相当する。第3図に
見え、図の面に平行な分割直に腐食し込まれたV字形溝
の壁部分は、第1図の直線16に対応する鎖線で示され
た直m 16 k沿って交わる。
1エツチング工程の後にマスク層21および22を界面
6および6′から除去し、部分2aおよび2b K導電
性材料からなる被覆7aおよび7bを備える。
6および6′から除去し、部分2aおよび2b K導電
性材料からなる被覆7aおよび7bを備える。
層5の上への7ノード8および層3の上への点弧電極9
ならびに端子A、におよび2の設置の後に最終的に第1
1SJk示すサイリスタが生ずる。
ならびに端子A、におよび2の設置の後に最終的に第1
1SJk示すサイリスタが生ずる。
円板状多層半導体素体18からの半導体片20の分割は
鋸切断あるいは伊1えばCO2あるいはNaYAGレー
ザのようなレーザ装置の分割線19に沿って導かれる光
線による上述半導体素体の表面の走査によって行われる
のが望ましい。上述に従って製造されたサイリスタの側
面、例★ば14および15と界面6もしくけ6′の間で
測定された開き角度は109.5゜K相当する。■字形
$25ないしあの形成の際のエツチング時間は、壁部分
25ないし詔がそれぞれそれにおいてはエツチング速度
が非常に小さい1ot)半導体面であるから、大きな許
容差範囲の中で変動できる。それによってサイリスタ半
導体素体1の第1図に示された形状の再現性は非常に高
い。
鋸切断あるいは伊1えばCO2あるいはNaYAGレー
ザのようなレーザ装置の分割線19に沿って導かれる光
線による上述半導体素体の表面の走査によって行われる
のが望ましい。上述に従って製造されたサイリスタの側
面、例★ば14および15と界面6もしくけ6′の間で
測定された開き角度は109.5゜K相当する。■字形
$25ないしあの形成の際のエツチング時間は、壁部分
25ないし詔がそれぞれそれにおいてはエツチング速度
が非常に小さい1ot)半導体面であるから、大きな許
容差範囲の中で変動できる。それによってサイリスタ半
導体素体1の第1図に示された形状の再現性は非常に高
い。
面図、第3図は第1図に示すサイリスタの製造方法の経
過の中で得られる中間段階を示す第2図のm−m線断面
図である。 1・・・半導体素体、6,6′・・・界面、10.11
・・・貴方局限、14.15・・・側面。 代理人弁理士山 口 巖 (9) 315
過の中で得られる中間段階を示す第2図のm−m線断面
図である。 1・・・半導体素体、6,6′・・・界面、10.11
・・・貴方局限、14.15・・・側面。 代理人弁理士山 口 巖 (9) 315
Claims (1)
- 【特許請求の範囲】 1) pnpn積層を備え、個々の層の間のpn接合
に実質的に平行に存在する二つの界面を有する多層半導
体素体を持つものにおいて、界面が(100)格子面を
有し、長方形に形成され、<110>結晶軸方向に走る
側方局限を持ち、かつ側面の(111)面の複数対が備
えられ、該側面はそれぞれ両界面の互に対応する局限か
ら出て、界面間に存在し界面に平行な平面内で出会い、
該平面内に半導体素体がその界面に平行に存在する長方
形の最小断面積を有することを特徴とするサイリスタ。 2、特許請求の範囲第1項記載のサイリスタにおいて、
側面の(Ul)面の対が異方性エツチングにより形成さ
れたことを%徴とするサイリスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE31376959 | 1981-09-22 | ||
DE19813137695 DE3137695A1 (de) | 1981-09-22 | 1981-09-22 | Thyristor mit einem mehrschichten-halbleiterkoerper mit pnpn-schichtfolge und verfahren zu seiner herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5863167A true JPS5863167A (ja) | 1983-04-14 |
Family
ID=6142332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57159411A Pending JPS5863167A (ja) | 1981-09-22 | 1982-09-13 | サイリスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4467343A (ja) |
EP (1) | EP0075102B1 (ja) |
JP (1) | JPS5863167A (ja) |
DE (1) | DE3137695A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4808260A (en) * | 1988-02-05 | 1989-02-28 | Ford Motor Company | Directional aperture etched in silicon |
EP0343797A1 (en) * | 1988-05-25 | 1989-11-29 | Powerex, Inc. | Field grading extension for enhancement of blocking voltage capability of high voltage thyristor |
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