JPS63268276A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63268276A JPS63268276A JP63035458A JP3545888A JPS63268276A JP S63268276 A JPS63268276 A JP S63268276A JP 63035458 A JP63035458 A JP 63035458A JP 3545888 A JP3545888 A JP 3545888A JP S63268276 A JPS63268276 A JP S63268276A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
-
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、エミッタ・ベース及びコレクタ領域が異なっ
た半導体材料で構成されているヘテロ接合トランジスタ
に関する。
た半導体材料で構成されているヘテロ接合トランジスタ
に関する。
Ｂ、従来の技術
上述のような半導体デバイスは通常、少なくとも１つの
化合物半導体材料の領域を持っている。
化合物半導体材料の領域を持っている。
この種のトランジスタは、異なった材料による反応の差
異によって、電気的性能がよいことと、製造が簡単であ
るという利点を有している。
異によって、電気的性能がよいことと、製造が簡単であ
るという利点を有している。
従来のへテロ接合トランジスタの１つの型式はエミッタ
及びコレクタ領域として砒化ガリウム（ＧａＡｓ）の化
合物半導体と、ベース領域にゲルマニウム（Ｇｅ ）の
単元素半導体とを持っている。１９８１年１２月のＩＢ
Ｍテクニカル・ディスクロジャ・プレテンのｖＯｌ、２
４．Ｎｏ、７Ａの３２２９頁乃至３２３１頁に記載され
ているように、そのような構造においては、ＧａＡｓの
より広いバンド・ギャップの性質が単元素のＧｅベース
領域中にホット・エレクトロンのキャリヤ移送を与える
。
及びコレクタ領域として砒化ガリウム（ＧａＡｓ）の化
合物半導体と、ベース領域にゲルマニウム（Ｇｅ ）の
単元素半導体とを持っている。１９８１年１２月のＩＢ
Ｍテクニカル・ディスクロジャ・プレテンのｖＯｌ、２
４．Ｎｏ、７Ａの３２２９頁乃至３２３１頁に記載され
ているように、そのような構造においては、ＧａＡｓの
より広いバンド・ギャップの性質が単元素のＧｅベース
領域中にホット・エレクトロンのキャリヤ移送を与える
。
然しながら、この型のデバイスは、高速度応答の予測性
と再現性とを保証するために、製造工程を丹念に制御す
る必要がある。
と再現性とを保証するために、製造工程を丹念に制御す
る必要がある。
結晶基体の表面に対して、異なったタイプの半導体材料
の複数の層を有する結晶基体であって、その表面と接触
して置かれ、衝突マスクとして用いる材料を使う従来の
技術において、整列（ａｌｉｇｎｍｅｎｔ ）技術が開
発されて来た。この種の整列技術において、マスク領域
を取り囲む表面に対して垂直な方向からの衝突が、マス
クによって自己整列した層内であって、且つ横方向に整
列された層内に材料変化が生ずる。このような技術は米
国特許第４５９９７９１号に示されている。
の複数の層を有する結晶基体であって、その表面と接触
して置かれ、衝突マスクとして用いる材料を使う従来の
技術において、整列（ａｌｉｇｎｍｅｎｔ ）技術が開
発されて来た。この種の整列技術において、マスク領域
を取り囲む表面に対して垂直な方向からの衝突が、マス
クによって自己整列した層内であって、且つ横方向に整
列された層内に材料変化が生ずる。このような技術は米
国特許第４５９９７９１号に示されている。
Ｃ０発明が解決しようとする問題点
最近の半導体分野において、電気的応答や、物理的形状
及び寸法や、相互接続に関する仕様をより精密に行う方
向に進歩して来たので、電気的容量や、異なった領域寸
法による相互接続性の制限や、処理工程中の処理温度に
より使用可能な材料が限られて来たことが、従来の技術
の能力では上述の仕様を満足させることが困難になって
来た。
及び寸法や、相互接続に関する仕様をより精密に行う方
向に進歩して来たので、電気的容量や、異なった領域寸
法による相互接続性の制限や、処理工程中の処理温度に
より使用可能な材料が限られて来たことが、従来の技術
の能力では上述の仕様を満足させることが困難になって
来た。
Ｄ１問題点を解決するための手段
本発明に従って、縦型へテロ接合トランジスタと、トラ
ンジスタの中間製品と、製造工程が与えられる。この中
間製品は、導電型決定不純物としての同じ不純物の存在
に対して異なって反応する共通した性質を有する広いバ
ンド・ギャップを有する半導体材料と、狭いバンド・ギ
ャップを有する半導体材料と、広いバンド・ギャップを
有する半導体材料とを順次に３層にしたエピタキシャル
層で作られている。換言すれば、広いバンド・ギャップ
半導体材料中で例えばｐの導電型を生ずる不純物は狭い
バンド・ギャップ半導体材料においてｎの導電型を生じ
るということである。
ンジスタの中間製品と、製造工程が与えられる。この中
間製品は、導電型決定不純物としての同じ不純物の存在
に対して異なって反応する共通した性質を有する広いバ
ンド・ギャップを有する半導体材料と、狭いバンド・ギ
ャップを有する半導体材料と、広いバンド・ギャップを
有する半導体材料とを順次に３層にしたエピタキシャル
層で作られている。換言すれば、広いバンド・ギャップ
半導体材料中で例えばｐの導電型を生ずる不純物は狭い
バンド・ギャップ半導体材料においてｎの導電型を生じ
るということである。
このような構造の半導体は、マスク部材の下に、すべて
の領域が同じ断面積の垂直に整列されたトランジスタを
与えるために、垂直衝撃による不純物導入技術により形
成されることができる。異なった性質と、導電型決定不
純物に対する反応とを持つ異なった材料の相互依存の組
合せは、処理工程の拘束条件を緩和し、そして電気的性
能の制御を向上する。
の領域が同じ断面積の垂直に整列されたトランジスタを
与えるために、垂直衝撃による不純物導入技術により形
成されることができる。異なった性質と、導電型決定不
純物に対する反応とを持つ異なった材料の相互依存の組
合せは、処理工程の拘束条件を緩和し、そして電気的性
能の制御を向上する。
Ｄ、実施例
第７図に示された単結晶構造体１は、広いパンド・ギャ
ップ半導体材料のエピタキシャル層２の上に、狭いバン
ド・ギャップの半導体材料のエピタキシャル層３が設け
られ、更にその上に広いバンド・ギャップの半導体材料
のエピタキシャル層４を有する構造を有し、各層の接合
面はへテロ接合面５及び６を有している。
ップ半導体材料のエピタキシャル層２の上に、狭いバン
ド・ギャップの半導体材料のエピタキシャル層３が設け
られ、更にその上に広いバンド・ギャップの半導体材料
のエピタキシャル層４を有する構造を有し、各層の接合
面はへテロ接合面５及び６を有している。
層２及び層４は一方の導電型を与える成る量の導電型決
定不純物を含んでおり、他方、層３は成る量の他方の導
電型決定不純物を含んでいる。層２．３及び４はバイポ
ーラ・トランジスタの各動作領域として慟らく濃度の不
純物を含んでいる。
定不純物を含んでおり、他方、層３は成る量の他方の導
電型決定不純物を含んでいる。層２．３及び４はバイポ
ーラ・トランジスタの各動作領域として慟らく濃度の不
純物を含んでいる。
線７及び８の間の領域の外側の領域においては、広いバ
ンド・ギャップ及び狭いバンド・ギャップにおいて異な
った導電性を生ずる成る量の同じ導電型決定不純物が加
えられている。１例として、この状態は、線７及び８の
間の領域をマスクして表面９を通して不純物を導入する
ことによって、発生させることが出来る。
ンド・ギャップ及び狭いバンド・ギャップにおいて異な
った導電性を生ずる成る量の同じ導電型決定不純物が加
えられている。１例として、この状態は、線７及び８の
間の領域をマスクして表面９を通して不純物を導入する
ことによって、発生させることが出来る。
説明の冗長を避けるために、広いバンド・ギャップ材料
としての化合物半導体Ｇ ａ Ａ ｓと、狭いバンド・
ギャップ材料としての単元素半導体Ｇｅと、不純物とし
て、硼素、アルミニウム、ガリウム及び陽子（水素）の
グループの１つとを組合せた本発明の実施例を先ず説明
する。上述した本発明の原理によって、多くの材料の組
合せは当業者に容易に推考することが出来る。
としての化合物半導体Ｇ ａ Ａ ｓと、狭いバンド・
ギャップ材料としての単元素半導体Ｇｅと、不純物とし
て、硼素、アルミニウム、ガリウム及び陽子（水素）の
グループの１つとを組合せた本発明の実施例を先ず説明
する。上述した本発明の原理によって、多くの材料の組
合せは当業者に容易に推考することが出来る。
不純物が、広いバンド・ギャップ材料に対して選択され
た材料内で低い導電率を与え、且つ狭いバンド・ギャッ
プ材料に対して選択された材料内で高い導電率を与える
型の不純物なので、構造、材料そして特性の相互関係は
、あとでエミッタ電極及びコレクタ電極として働らくこ
との出来る広いバンド・ギャップ層２及び４において、
Ｍ７及び８の間の領域を囲む高抵抗の領域を発生する。
た材料内で低い導電率を与え、且つ狭いバンド・ギャッ
プ材料に対して選択された材料内で高い導電率を与える
型の不純物なので、構造、材料そして特性の相互関係は
、あとでエミッタ電極及びコレクタ電極として働らくこ
との出来る広いバンド・ギャップ層２及び４において、
Ｍ７及び８の間の領域を囲む高抵抗の領域を発生する。
このような電極は電気的容量を減少し、且つ配線性を改
良する。狭いバンド・ギャップ層３において、線７及び
８に対して外部の領域に導入された不純物はベース領域
のコンタクトとして好ましい高導電率を与える。エミッ
タ・ベース及びコレクタのすへての面積が同じだから、
結果的なデバイスは完全に反対に出来、従って、高密度
集積回路に使われたとき、配線について本質的な単純化
を計ることが出来る。
良する。狭いバンド・ギャップ層３において、線７及び
８に対して外部の領域に導入された不純物はベース領域
のコンタクトとして好ましい高導電率を与える。エミッ
タ・ベース及びコレクタのすへての面積が同じだから、
結果的なデバイスは完全に反対に出来、従って、高密度
集積回路に使われたとき、配線について本質的な単純化
を計ることが出来る。
第７図の構造は標準的な半導体技術を利用して製造する
ことが出来るが、通常イオン注入法と呼ばれている垂直
衝撃型の注入処理に特に適している。垂直衝撃型の注入
処理において、選択された不純物は、デバイスの領域を
限定する精密に位置付けられたマスクの囲りの表面９を
介して注入され、＠接した境界は使用された材料に従っ
て、外部の回路端子としても使うことが出来る。不純物
は線７及び８の間の領域の外側の単結晶構造体１中に層
４及び３の中に注入され、そしてまた、それらを通って
層２の中に注入される。線７及び８の間の領域は各層中
に同じ大きさの領域を与え、そして各層は線７及び８の
外側の領域中にデバイス活性（ｄｅｖｉｃｅ ｅｎｈａ
ｎｃｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ）を有している
。層２及び４がバイポーラ・トランジスタのエミッタ及
びコレクタとして用いられたとき、線７及び８の外側の
層２及び４の領域は高抵抗であり、層３がベースとして
用いられたとき、線７及び８の外側の領域は高導電率を
与える。
ことが出来るが、通常イオン注入法と呼ばれている垂直
衝撃型の注入処理に特に適している。垂直衝撃型の注入
処理において、選択された不純物は、デバイスの領域を
限定する精密に位置付けられたマスクの囲りの表面９を
介して注入され、＠接した境界は使用された材料に従っ
て、外部の回路端子としても使うことが出来る。不純物
は線７及び８の間の領域の外側の単結晶構造体１中に層
４及び３の中に注入され、そしてまた、それらを通って
層２の中に注入される。線７及び８の間の領域は各層中
に同じ大きさの領域を与え、そして各層は線７及び８の
外側の領域中にデバイス活性（ｄｅｖｉｃｅ ｅｎｈａ
ｎｃｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ）を有している
。層２及び４がバイポーラ・トランジスタのエミッタ及
びコレクタとして用いられたとき、線７及び８の外側の
層２及び４の領域は高抵抗であり、層３がベースとして
用いられたとき、線７及び８の外側の領域は高導電率を
与える。
次に、エミッタ・ベース及びコレクタが同じ大きさを有
しており、ＧａＡｓ／Ｇａ／ＧａＡｓヘテロ接合の広バ
ンド・ギャップのエミッタ及びコレクタを有するバイポ
ーラ・トランジスタの実施例を製造ステップの順を追っ
て以下に説明する。
しており、ＧａＡｓ／Ｇａ／ＧａＡｓヘテロ接合の広バ
ンド・ギャップのエミッタ及びコレクタを有するバイポ
ーラ・トランジスタの実施例を製造ステップの順を追っ
て以下に説明する。
第２図を参照すると、支持基板１０上に設けられた第７
図の層２．３及び４を有する構造の模式図が与えられて
いる。基板１０はＧａＡｓと適合しつる適度の原子間隔
を有し、そして、高抵抗性または雄絶縁体ＧａＡｓであ
りＧａＡｓ層２と適合して欠陥のないエピタキシャル界
面１１を形成する半導体材料である。
図の層２．３及び４を有する構造の模式図が与えられて
いる。基板１０はＧａＡｓと適合しつる適度の原子間隔
を有し、そして、高抵抗性または雄絶縁体ＧａＡｓであ
りＧａＡｓ層２と適合して欠陥のないエピタキシャル界
面１１を形成する半導体材料である。
イオン注入マスク部材１２がデバイスの表面９の所定位
置に置かれる。マスク１２が、１９８６年６月１９日に
出願された米国特許出願第０６／８７６０６３号に開示
されたＡｕＧｅまたはインジウム（Ｉｎ）とタングステ
ン（Ｗ）の合金のような金属であれば、後にＧ ａ Ａ
ｓ層４のオーミック・コンタクトとして使うことが出
来る。
置に置かれる。マスク１２が、１９８６年６月１９日に
出願された米国特許出願第０６／８７６０６３号に開示
されたＡｕＧｅまたはインジウム（Ｉｎ）とタングステ
ン（Ｗ）の合金のような金属であれば、後にＧ ａ Ａ
ｓ層４のオーミック・コンタクトとして使うことが出
来る。
半導体層２及び４は機能的に同じであり、ここで製造そ
れるトランジスタは接続関係を逆にすることが可能だか
ら、この分野における専門家は下記の事柄に注意を向け
る必要がある。即ち、エピタキシャル成長の技術が層２
．３及び４の製造に使われた場合ＧａＡｓ上で成長され
たＧｅはＧｅ上で成長されたＧ ａ Ａ ｓよりも、よ
り高いデバイス品質を有していると言われているので、
トランジスタのエミッタとして用いられる特定の層は通
常下側の層から選ばれるけれども、本発明のこの３層構
造体１の場合には、エミッタとして用いる層は下側層ま
たは上側層何れからでも選ぶことが出来る。
れるトランジスタは接続関係を逆にすることが可能だか
ら、この分野における専門家は下記の事柄に注意を向け
る必要がある。即ち、エピタキシャル成長の技術が層２
．３及び４の製造に使われた場合ＧａＡｓ上で成長され
たＧｅはＧｅ上で成長されたＧ ａ Ａ ｓよりも、よ
り高いデバイス品質を有していると言われているので、
トランジスタのエミッタとして用いられる特定の層は通
常下側の層から選ばれるけれども、本発明のこの３層構
造体１の場合には、エミッタとして用いる層は下側層ま
たは上側層何れからでも選ぶことが出来る。
次に第３図を参照すると、イオン注入は矢印のように行
われ、選択された不純物がマスク１２を取り囲む構造体
１の領域に注入される。注入は表面９に対して実質的に
垂直方向に行われ、不純物原子は、マスク外の領域の単
結晶内に線７及び８で示された全体の深さまで侵入する
よう充分なエネルギで打込まれる。注入不純物は、層２
及び４のＧａＡｓ材料に対しては、それらを高抵抗性に
するようなものであり、層８の半導体材料Ｇｅに対して
は高導電率を生ずるようなものが選ばれる。半導体材料
ＧａＡｓに対しては硼素、アルミニウム、ガリウム及び
陽子（水素）の如き元素がこの要件を満足させるが、硼
素は約４２５６Ｃの相対的に低い焼なまし温度でＧｅ層
層中中活性化されるので、硼素は好ましい不純物である
。この焼なまし温度は高い抵抗性を示している注入Ｇａ
Ａｓ領域の導電性を回復するのには不充分である。
われ、選択された不純物がマスク１２を取り囲む構造体
１の領域に注入される。注入は表面９に対して実質的に
垂直方向に行われ、不純物原子は、マスク外の領域の単
結晶内に線７及び８で示された全体の深さまで侵入する
よう充分なエネルギで打込まれる。注入不純物は、層２
及び４のＧａＡｓ材料に対しては、それらを高抵抗性に
するようなものであり、層８の半導体材料Ｇｅに対して
は高導電率を生ずるようなものが選ばれる。半導体材料
ＧａＡｓに対しては硼素、アルミニウム、ガリウム及び
陽子（水素）の如き元素がこの要件を満足させるが、硼
素は約４２５６Ｃの相対的に低い焼なまし温度でＧｅ層
層中中活性化されるので、硼素は好ましい不純物である
。この焼なまし温度は高い抵抗性を示している注入Ｇａ
Ａｓ領域の導電性を回復するのには不充分である。
この工程までで得られた構造体は、マスク１２の下のベ
ース１８の両側にあるＧａＡｓ領域１６及び１７がエミ
ッタとコレクタの何れにも使える相互交換性（ｉｎｔｅ
ｒｃｈａｎｇｅａｂｉｌｉｔｙ ）を持っており、これ
により、あとでデバイスの配線を簡単化することが出来
るような対称性を有するトランジスタとしてのコンタク
トを与えることを必要とする。
ース１８の両側にあるＧａＡｓ領域１６及び１７がエミ
ッタとコレクタの何れにも使える相互交換性（ｉｎｔｅ
ｒｃｈａｎｇｅａｂｉｌｉｔｙ ）を持っており、これ
により、あとでデバイスの配線を簡単化することが出来
るような対称性を有するトランジスタとしてのコンタク
トを与えることを必要とする。
ここまでに説明して来た製造技術によって、同じ面積の
電極を有する層状にされた単結晶構造体中に半導体デバ
イスを作り、その半導体デバイスの主電流路は整列され
た（ ａｌｉｇｎｅｄ ）領域を取り囲む層状単結晶の
領域を変換した表面に対してほぼ垂直であり、上述の整
列された領域は層に沿って延びており、且つ主要電流路
の電極の囲りの表面層の部分を除去することによって主
要電流路のための制御電極を設けることは、斯の道の専
門家には容易に理解出来るであろう。
電極を有する層状にされた単結晶構造体中に半導体デバ
イスを作り、その半導体デバイスの主電流路は整列され
た（ ａｌｉｇｎｅｄ ）領域を取り囲む層状単結晶の
領域を変換した表面に対してほぼ垂直であり、上述の整
列された領域は層に沿って延びており、且つ主要電流路
の電極の囲りの表面層の部分を除去することによって主
要電流路のための制御電極を設けることは、斯の道の専
門家には容易に理解出来るであろう。
第１図及び第４図乃至第６図において、本発明に従った
コンタクトを設ける技術を説明する。
コンタクトを設ける技術を説明する。
先ず、第４図を参照すると、層４の蝕刻処理に耐えるマ
スクの材料１９がマスク１２の側面とその付近の構造体
表面に与えられる。窒化シリコン（Ｓｉ３Ｎ４）のよう
な誘電体はマスク１９として好ましい材料である。
スクの材料１９がマスク１２の側面とその付近の構造体
表面に与えられる。窒化シリコン（Ｓｉ３Ｎ４）のよう
な誘電体はマスク１９として好ましい材料である。
次に第５図を参照して、マスクとしての誘電体材料１９
を与えた後、接合面６においてＧｅ層３を露出させるた
めに、垂直蝕刻が表面９から層４に施される。この素子
１の構造の性質に応じて、反応イオン蝕刻または化学的
蝕刻を特定の接合層に適用することにより、この蝕刻処
理を簡易化することが出来るが、本実施例においてＣよ
、接合面６について、Ｇ ａ Ａ ｓ材料とＧｅ材料と
の蝕刻の性質が異なるという事実によって、層によって
異なった蝕刻法が用いられる。
を与えた後、接合面６においてＧｅ層３を露出させるた
めに、垂直蝕刻が表面９から層４に施される。この素子
１の構造の性質に応じて、反応イオン蝕刻または化学的
蝕刻を特定の接合層に適用することにより、この蝕刻処
理を簡易化することが出来るが、本実施例においてＣよ
、接合面６について、Ｇ ａ Ａ ｓ材料とＧｅ材料と
の蝕刻の性質が異なるという事実によって、層によって
異なった蝕刻法が用いられる。
蝕刻処理は原理的に言って、表面９に対して垂直方向に
進行する。然しながら、図示していないが、誘電体１９
及び層４の準絶縁体部分に僅かな横方向の蝕刻が生ずる
ことがありうる。横方向に生じる蝕刻の程度に応じて、
表面９に対する誘電体１９の横方向の幅を選ぶことによ
って、後に電極が設けられたときに、誘電体１９の下に
ある層４が絶縁体として役立つのに充分な層４の横方向
の幅を維持させる。
進行する。然しながら、図示していないが、誘電体１９
及び層４の準絶縁体部分に僅かな横方向の蝕刻が生ずる
ことがありうる。横方向に生じる蝕刻の程度に応じて、
表面９に対する誘電体１９の横方向の幅を選ぶことによ
って、後に電極が設けられたときに、誘電体１９の下に
ある層４が絶縁体として役立つのに充分な層４の横方向
の幅を維持させる。
次に、第６図において、一部が最終製品のベース・コン
タクトとして用いられるコンタクト用金属２５が、露出
した層６と、層４の残部と、誘電体１９と、金属１２＄
：被って被着される。
タクトとして用いられるコンタクト用金属２５が、露出
した層６と、層４の残部と、誘電体１９と、金属１２＄
：被って被着される。
第７図において、最後の平坦化とコンタクト分離作業が
イオン切削（ｉｏｎ ｍ１ｌｌｉｎｓ ）法、または反
応イオン蝕刻法によって、金属層２５の一部の蝕刻が行
われる。金属層２５は誘電体１９上から除去されて、金
属１２はオーミック・コンタクト１２として用いられる
。
イオン切削（ｉｏｎ ｍ１ｌｌｉｎｓ ）法、または反
応イオン蝕刻法によって、金属層２５の一部の蝕刻が行
われる。金属層２５は誘電体１９上から除去されて、金
属１２はオーミック・コンタクト１２として用いられる
。
本発明を実施するに際して、種々の製造方法を適用する
ことが出来る。成る種の蝕刻、即ち腐食に対して素子１
２を保護するのに有用であるチタンの覆い（図示せず）
が素子１２または他の部分に置かれる。精密な輪郭付け
が必要な場合、アルゴンと酸素の混合体中でイオン切削
法を用いて、誘電体１９の付近を含んで素子１２の垂直
形状を整えることが出来る。これは、集積回路を作ると
きのデバイス配線ラインを設けることを容易にする。
ことが出来る。成る種の蝕刻、即ち腐食に対して素子１
２を保護するのに有用であるチタンの覆い（図示せず）
が素子１２または他の部分に置かれる。精密な輪郭付け
が必要な場合、アルゴンと酸素の混合体中でイオン切削
法を用いて、誘電体１９の付近を含んで素子１２の垂直
形状を整えることが出来る。これは、集積回路を作ると
きのデバイス配線ラインを設けることを容易にする。
Ｇｅに対してベース・コンタクトの合金化を必要としな
いので、例えばＡｕＧｅのような任意の金属を素子１２
に対して使うことが出来る。
いので、例えばＡｕＧｅのような任意の金属を素子１２
に対して使うことが出来る。
ＡｕＧｅのような合金型のｎ ＋ＧａＡｓオーミック・
コンタクト素子が基板１４の底面に与えられ、それは、
トランジスタのエミッタ電極か、またはコレクタ電極の
何れかになる第３電極を与える。必要に応じて、領域１
４は、コンタクトの接続を容易にするために、均一に、
あるいは部分的にドープすることが出来る（第１図参照
）。
コンタクト素子が基板１４の底面に与えられ、それは、
トランジスタのエミッタ電極か、またはコレクタ電極の
何れかになる第３電極を与える。必要に応じて、領域１
４は、コンタクトの接続を容易にするために、均一に、
あるいは部分的にドープすることが出来る（第１図参照
）。
他の実施例として、適当な蝕刻処理と導電素子２または
１４に設けられた導電性領域によって、導電素子に対す
るコンタクトをトランジスタ表面上の他のデバイス電極
に隣接させて作ることが出来る。
１４に設けられた導電性領域によって、導電素子に対す
るコンタクトをトランジスタ表面上の他のデバイス電極
に隣接させて作ることが出来る。
Ｅ０発明の詳細
な説明したように、本発明は、垂直方向に向けられた共
通面のエミッタ・ベース及びコレクタを有し、電気的に
秀れた性質を与え、エミッタとベース電極を交替するこ
とが出来、しかも占領面積の小さな、バイポーラ・トラ
ンジスタを提供する。
通面のエミッタ・ベース及びコレクタを有し、電気的に
秀れた性質を与え、エミッタとベース電極を交替するこ
とが出来、しかも占領面積の小さな、バイポーラ・トラ
ンジスタを提供する。
第１図は本発明に従ったバイポーラ・トランジスタの実
施例を示す図、第２図、第３図、第４図、第５図及び第
６図は第１図のバイポーラ・トランジスタを製造工程を
説明するための図、第７図は第１図のバイポーラ・トラ
ンジスタを得るための本発明を含む中間製品を説明する
ための図である。 １・・・・単結晶構造体、２．４・・・・広いバンド・
ギャップを有する半導体エピタキシャル層、３・・・・
狭いバンド・ギャップを有する半導体エピタキシャル層
、１０・・・・支持基板、１２・・・・金属マスク、１
６．１７・・・・バイポーラ・トランジスタのエミッタ
・またはコレクタに使う領域、１８・・・・バイポーラ
・トランジスタのベース領域、１９・・・・誘電体マス
ク、２５・・・・ベース・コンタクト用金属。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 岡 １） 次 生（外１
名）
施例を示す図、第２図、第３図、第４図、第５図及び第
６図は第１図のバイポーラ・トランジスタを製造工程を
説明するための図、第７図は第１図のバイポーラ・トラ
ンジスタを得るための本発明を含む中間製品を説明する
ための図である。 １・・・・単結晶構造体、２．４・・・・広いバンド・
ギャップを有する半導体エピタキシャル層、３・・・・
狭いバンド・ギャップを有する半導体エピタキシャル層
、１０・・・・支持基板、１２・・・・金属マスク、１
６．１７・・・・バイポーラ・トランジスタのエミッタ
・またはコレクタに使う領域、１８・・・・バイポーラ
・トランジスタのベース領域、１９・・・・誘電体マス
ク、２５・・・・ベース・コンタクト用金属。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 岡 １） 次 生（外１
名）
Claims (2)
- （１）広いバンド・ギャップの第１半導体層、狭いバン
ド・ギャップの第２半導体層及び広いバンド・ギャップ
の第３半導体層を有する単結晶多層構造体を備え上記第
１、第２及び第３半導体層の夫々のうち垂直方向に整列
された部分はバイポーラ・トランジスタの動作領域を構
成し、上記第１及び第３半導体層の夫々のうち上記動作
領域の外側の部分は高抵抗を生じるようにドープされて
おり、上記第２半導体層のうち上記動作領域の外側の部
分は高導電率を生じるようにドープされていることを特
徴とする半導体装置。 - （２）広いバンド・ギャップの第１半導体層、狭いバン
ド・ギャップの第２半導体層、広いバンド・ギャップの
第３半導体層及び半導体基板を有し上記第１、第２及び
第３半導体層には各層をヘテロ接合トランジスタ装置の
動作領域として動作させるための不純物がドープされて
いる単結晶多層構造体を形成し、 上記第１半導体層の表面上に装置領域を規定する不純物
注入マスクを設け、 上記第１及び第３半導体層を高抵抗性にし且つ上記第２
半導体層を高導電性にする不純物を上記表面から上記単
結晶多層構造体内に注入し、上記不純物注入マスクに隣
接した上記表面の部分に食刻マスクを設け、 上記不純物注入マスク及び食刻マスクで覆われない上記
第１半導体層の部分を食刻し上記第２半導体層を露出し
、 該露出された第２半導体層、上記装置領域の上記第１及
び第３半導体層にオーミック接点を設けることを特徴と
する半導体装置の製造方法、
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41812 | 1987-04-23 | ||
| US07/041,812 US4872040A (en) | 1987-04-23 | 1987-04-23 | Self-aligned heterojunction transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268276A true JPS63268276A (ja) | 1988-11-04 |
| JPH0553299B2 JPH0553299B2 (ja) | 1993-08-09 |
Family
ID=21918456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035458A Granted JPS63268276A (ja) | 1987-04-23 | 1988-02-19 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4872040A (ja) |
| EP (1) | EP0288681B1 (ja) |
| JP (1) | JPS63268276A (ja) |
| DE (1) | DE3851175T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175256A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | ヘテロ構造バイポーラ・トランジスタおよびその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| US4967254A (en) * | 1987-07-16 | 1990-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2619407B2 (ja) * | 1987-08-24 | 1997-06-11 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US4939562A (en) * | 1989-04-07 | 1990-07-03 | Raytheon Company | Heterojunction bipolar transistors and method of manufacture |
| US5183778A (en) * | 1989-11-20 | 1993-02-02 | Fujitsu Limited | Method of producing a semiconductor device |
| JPH03160714A (ja) * | 1989-11-20 | 1991-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| DE69128123T2 (de) * | 1990-08-31 | 1998-03-05 | Texas Instruments Inc | Verfahren zum Herstellen selbst-ausrichtender bipolarer Transistoren mit Heteroübergang |
| US6046109A (en) * | 1997-12-29 | 2000-04-04 | Industrial Technology Research Institute | Creation of local semi-insulating regions on semiconductor substrates |
| US7282425B2 (en) * | 2005-01-31 | 2007-10-16 | International Business Machines Corporation | Structure and method of integrating compound and elemental semiconductors for high-performance CMOS |
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|---|---|---|---|---|
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| DE2719464A1 (de) * | 1977-04-30 | 1978-12-21 | Erich Dr Kasper | Verfahren zur herstellung von bipolaren hochfrequenztransistoren |
| US4381953A (en) * | 1980-03-24 | 1983-05-03 | International Business Machines Corporation | Polysilicon-base self-aligned bipolar transistor process |
| US4395722A (en) * | 1980-10-21 | 1983-07-26 | The United States Of America As Represented By The Secretary Of The Army | Heterojunction transistor |
| US4380774A (en) * | 1980-12-19 | 1983-04-19 | The United States Of America As Represented By The Secretary Of The Navy | High-performance bipolar microwave transistor |
| US4385198A (en) * | 1981-07-08 | 1983-05-24 | The United States Of America As Represented By The Secretary Of The Air Force | Gallium arsenide-germanium heteroface junction device |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
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| US4593305A (en) * | 1983-05-17 | 1986-06-03 | Kabushiki Kaisha Toshiba | Heterostructure bipolar transistor |
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| US4599791A (en) * | 1983-11-28 | 1986-07-15 | At&T Bell Laboratories | Method of making integrated circuits employing proton-bombarded AlGaAs layers |
| US4586071A (en) * | 1984-05-11 | 1986-04-29 | International Business Machines Corporation | Heterostructure bipolar transistor |
| US4596070A (en) * | 1984-07-13 | 1986-06-24 | Texas Instruments Incorporated | Interdigitated IMPATT devices |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
| US4649411A (en) * | 1984-12-17 | 1987-03-10 | Motorola, Inc. | Gallium arsenide bipolar ECL circuit structure |
| JPS61147571A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPS61197424A (ja) * | 1985-02-27 | 1986-09-01 | Mitsubishi Metal Corp | 六フツ化ウランよりウラン酸化物を得る方法 |
| DE3688516T2 (de) * | 1985-03-25 | 1993-10-07 | Nec Corp | Herstellungsverfahren für einem bipolaren Transistor mit Heteroübergang. |
-
1987
- 1987-04-23 US US07/041,812 patent/US4872040A/en not_active Expired - Fee Related
-
1988
- 1988-02-19 JP JP63035458A patent/JPS63268276A/ja active Granted
- 1988-02-24 DE DE3851175T patent/DE3851175T2/de not_active Expired - Fee Related
- 1988-02-24 EP EP88102728A patent/EP0288681B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175256A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | ヘテロ構造バイポーラ・トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553299B2 (ja) | 1993-08-09 |
| US4872040A (en) | 1989-10-03 |
| DE3851175T2 (de) | 1995-03-30 |
| DE3851175D1 (de) | 1994-09-29 |
| EP0288681A1 (en) | 1988-11-02 |
| EP0288681B1 (en) | 1994-08-24 |
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