DE2719464A1 - Verfahren zur herstellung von bipolaren hochfrequenztransistoren - Google Patents

Verfahren zur herstellung von bipolaren hochfrequenztransistoren

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Description

  • Verfahren zur Herstellung von bipolaren Hochfre-
  • quenz transistoren Die Erfindung betrifft ein Verfahren zur Herstellung von Bipolartransistoren, deren Emitter- und Kollektorregion aus monokristallinem Silizium und deren Basisregion aus einem monokristallinen Silizium-Germanium-Nischkristall besteht.
  • Es ist seit langem bekannt, daß Bipolartransistoren, deren Emitterregion aus einem Halbleitermaterial mit höherem Bandabstand als in der Basisregion besteht, besonders gute Hochfrequenzeigenschaften haben können (H. Kroemer: "Theory of a wide-gap emitter for transistors", Proc. IRE Nov. 1957, S. 1535 - 1537, A. Hähnlein: "Halbleiter-Kristallode der Schichtenbauart", Deutsche Patentschrift 1021 488). Derartige Transistoren wurden bisher nicht realisiert, was vermutlich auf zu große technologische Schwierigkeiten zurückzuführen war.
  • Gesucht wird daher ein Verfahren zur Herstellung von Bipolartransistoren, welche eine Basisregion mit um mehrere kT (k = Boltzmannkonstante, T = absolute Temperatur) geringerem Bandabstand als die angrenzende Emitterregion besitzen. Derartige Bipolartransistoren werden im folgenden als Breitbandemittertransistoren bezeichnet. Zur Erzielung einer ausreichend hohen Stromverstärkung ist weitgehende Versetzungsfreiiieit an den Emitter-Baqis- und Basis-Kollektor-Grenzflächen erforderlich. Des weiteren sind zur Erzielung ausrelühend hoher Transitfrequenzen (oberhalb 10 GHz) sehr geringe Schichtdicken der Basisregion (0,2 Am und darunter) erforderlich, wobei die Basisregion gegenüber den angrenzenden Schichten scharf begrenzt sein soll und die Grenzflächen der Regionen unterschiedlichen Bandabstandes mit den Dotierungsgrenzen identisch sein sollen.
  • Es ist bekannt, daß zur Erfüllung dieser Forderungen IIeterostrukturen aus Schichten unterschiedlichen Halbleitermaterials mit unterschiedlichem Bandabstand verwendet werden können. Als Naterialkombinationen für derartige Heterostrukturen sind z. B. möglich: GaAs mit GaxAl1 xAs oder Kombinationen aus Si und Ge. Aus GaAs und GaxAl1 xAs wurde bereits ein Bipolartransistor mit der angegebenen Struktur realisiert (H. Beneking, P. Mischel and G. Schul, 6th European Solid State Device Research Conference, München 1976). Mit Si und Ge sind bisher keine Realisierungen bekannt. Der Grund liegt vermutlich darin, daß bei Si und Ge wegen der um 4 % voneinander abweichenden Gitterkonstanten versetzungsfreie Grenzflächen besonders schwer realisierbar sind.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Breitbandmittrtransisors auf Siliziumsubstrat unter Verwendung von Si1##Ge# für die Basisiegion und von Si für alle übrigen Regionen, anzugeben. Durch die Verwendlmg von Si können zahlreiche Voi#züge der heute hochentwickelten Si-Technologie ausgenutzt weiden. Das Verfahren soll die Herstellung eines Breitbandemittertransistors mit dünner und versetzungsfreier Basis ermöglichen.
  • Die erfindungsgemäße Lösung besteht in einem Verfahren, bei dem unter Anwendung der Ultrahochvakuum-Aufdampfepitaxie (Verfahren beschrieben in: E. Kasper, H. J. Herzog, II. Kibbel: "An one-dimensional SiGe superlattice grown by UI-X epitaxy", Applied Physics 8 No 3 Nov. 1975 S. 199 - 205) auf einem monokristallinen Siliziumkristall 1 zunächst eine monokristalline n/p-Siliziumschicht 2 mit etwa 1 Mikron Dicke als Kollektor, dann eine p/n-Si1 xGex - Mischkristallschicht 3 als Basis und darauf eine etwa 0,2 bis 1 Mikron starke Emitterschicht 4 aus n/p-Si aufgebracht werden (Fig. 1). Die Dotierungsangaben von dem Schrägstrich gelten für npn - Transistoren, hinter dem Schrägstrich für pnp-Transistoren. Die Dicke D3 der Schicht 3 ist kleiner als 0,2 Mikron. Außerdem folgt für den relativen Germaniumanteil x die einschränkende Bedingung x < 10#2/D3 (1) wobei der Zahlenwert von D3 in Mikron einzusetzen ist. Die Einhaltung dieser Bedingung ist für die Versetzungsfreiheit erforderlich.
  • Aufwachsprozesse erfolgen bei Temperaturen unter 85000, so daß eine wesentliche Diffusion während des Epitaxieprozesses vermieden wird. Im folgenden wird für die Ultrahochvakuum-Aufdampfepitaxie bei tiefen Temperaturen die Abkürzung UHV-Epitaxie gebraucht. Dadurch können dünne Schichten mit scharf begrenzten Dotierungsprofilen erzeugt werden. Das Substrat 1 weist hohe Dotierung (etwa 1018 cm 3), Schicht 2 eine Dotierung von etwa 1016 cm 3, Schicht 3 und Schicht 4 jeweils Dotierungen von 1017 bis 1019 cm 3 auf. Derartige Vielschichtstrukturen sind das Ausgangsmaterial für die Herstellung von Einzeltransistoren unter Anwendung der bekannten Diffusions- und/oder Ionenimplantationstechniken. Aus der Schicht 2 wird dabei der Kollektor, aus 3 die Basis und aus 4 der Emitter. Fig. 2 zeigt schematisch den Schnitt durch einen Einzeltransistor, Fig. 3 die Ansicht von oben.
  • Zur Herstellung von npn/pnp - Transistoren wird durch die Schicht 4 hindurch bis zur Schicht 3 hinunterreichend durch Diffusion- oder Ionenimplantation eine p/n-leitende Zone 5 hergestellt. Dabei werden die in der Halbleitertechnologie üblichen Verfahren angewandt. Die Schicht 4 wird dadurch aufgeteilt in den Emitter 7, den den n/p-leitenden Emitter umschließenden p/n-leitenden Basisanschluß 5, und die äußere n/p-leitende Region 6. Unterhalb der Region 6 setzt sich die Basiszone nach außen fort. Die Basiszone 3 wird nun unterhalb der Region 6 auf eine der drei im folgenden beschriebenen an sich bekannten Arten unterbrochen.
  • 1. Unterbrechung durch Mesaätzung (Fig. 4). Der Bereich 6 mit dem darunterliegenden Teil der Schicht 3 wird weggeätzt.
  • 2. Unterbrechung durch n+/p+ - Implantation oder - -Diffusion. (Fig. 5) Eine den Basisanschluß umschließende n+/(p+) - Implantations- oder Diffusionszone 10, die die Schicht 3 vollständig durchdringt, erzeugt eine Sperrschichtell. Zwischen den Zonen 5 und 10 wird dabei eine Zwischenschichte 12 mit der Dotierung n/p der ursprünglichen Zone 6 gelassen, da die Sperrschichtkapazität zwischen den Zonen 12 und 5 geringer ist, als es bei direktem Angrenzen der Zone 5 und 10 der Fall wäre.
  • 3. Unterbrechung durch Oxidation.
  • Die Gräben 8, welche die Zone 5 umschließen, werden geätzt (Fig. 6). Die Tiefe der Gräben 8 beträgt etwas mehr als die Hälfte der Summe von Emitter- und Basisweite.
  • Hernach wird die Scheibe an den Stellen der Ätzgräben einem Oxidationsprozeß unterzogen. Die Tiefe der Oxidation 9 reicht bis zur doppelten Tiefe der ursprünglichen (Fig. 7) Ätzgräben 8, also bis zum Kollekto. Das Ätzen des Grabens 8 und das Aufwachsen der Oxidation 9 kann auch vor dem Implantations- oder Diffusionsschritt zur Herstellung des Basisanschlusses 5 erfolgen. Für diesen Fall zeigt Fig. 8 den Halbleiterkörper nach Ätzen des Grabens 8, Fig. 9 nach Aufwachsen der Oxidschicht 9 und Fig. 10+) nach Herstellung des Basisanschlusses 5.
  • Die Fig. 11-16 zeigen die Prozesschritte für die Herstellung einer Transistorstruktur eines monolithisch integrierten +) Fig. 10 ist mit Fig. 7 identisch und daher im Bildteil nicht noch einmal enthalten.
  • Schaltkreises. Auf ein p-Substratmaterial 1 wird eine n+-Zone 21 als vergrabene Schicht (=buried layer) eindiffundiert (Fig. 11). Darauf werden die homogenen Schichten C, , und 4 durch UIW-Epitaxie aufgebracht (Fig. 12). Für die Durchführbarkeit aller folgenden Prozessehritte ist es vorteilhaft, wenn die Summe der Dicken der Schichten 2, 3 und 4 nicht 1 Mikron überschreitet. Die Schichten 2, 3 und 4 haben die Dicken 1)2, D3 und DLC, Sodann wird nach Fig. 13 ein ringförmiger Graben 28 geätzt. Der Graben 28 hat eine Tiefe, die etwas größer als (D2 + 1)3 + D4)/2 ist. Bei dem nachfolgenden Oxidationsschritt (Fig. 14) wird die Zone 29 aus dem Boden des Grabens 28 heraufoxidiert. Die isolierende Oxidzone 29 hat eine Tiefe, etwas größer als D2 + D3 + D4 und unterbricht die Schichten 2, 3 und 4 vollständig. Durch n+-Implantation wird der in Fig. 15 dargestellte an die Zone 29 unmittelbar angrenzende Kollektoranschluß 30 hergestellt. Ebenso wird durch p + - Implantation der in Fig. 16 dargestellte Basisanschluß 25 hergestellt. Der von der ringförmigen Zone 25 umschlossene Teil der Schicht 4 ist der Emitter 27. Zwischen den Zonen 25 und 30 befindet sich die Zone 26, wobei es sich ebenfalls um einen Teil der Schicht 4 handelt. Fig. 17 zeigt die Aufsicht auf die Struktur. Die für die Herstellung erforderlichen Maskierungsprozesse und Zwiscbenschritte sowie die nachfolgende Passivierung und Metallisierung zur Aufbringung der Leiterbahnen erfolgt nach bekannten Verfahren.

Claims (10)

  1. Patentansprüche Verfahren zur Herstellung von Bipolartransistoren deren Emitter- und Kollektorregion aus einem monokristallinen Silizium-Germanium-Mischkristall besteht, gekennzeichnet dadurch, daß unter Anwendung der Ultrahochvakuum-Aufdampfepitaxie auf einen monokristallinen Siliziumkristall 1 zunächst eine monokristalline n/p-Siliziumschicht 2 geringer Dotierung (etwa 1016 cm 3) mit etwa 1 Mikron Dicke, darauf eine monokristalline p/n-Silizium-Germanium-Mischkristallschicht 3 mit einer Dotierung von 1017 bis 1019 cm 3 und einer sehr geringen Dicke D3 von 0.2 Mikron oder darunter und einem relativen Germaniumanteil, welcher kleiner als 10 2 D3 ist, wobei D3 der numerische Wert der Schichtdicke in Mikron ist und darauf eine monokristalline n/p-Siliziumschicht von 0.2 bis 1 Mikron Dicke aufgewachsen werden, wobei die Aufwachsprozesse bei Temperaturen unter 850 0C durchgeführt werden.
  2. 2. Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß der Siliziumkristall 1 aus n+/p+ - Material besteht.
  3. 3. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 und 2 gekennzeichre tdadurch, daß zur Herstellung des Basisanschlusses von npn/pnp - Transistoren durch die Schicht 4 hindurch bis zur Schicht 3 eine p/n-leitende Zone 5 durch Diffusion hergestellt wird.
  4. 4. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 und 2, gekennzeichnet dadurch, daß zur Herstellung des Basisanschlusses von npn/pnp - Transistoren durch die Schicht 4 hindurch bis zur Schicht 3 eine p/n - leitende Zone 5 durch Ionenimplantation hergestellt wird.
  5. 5. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 - 4 gekennzeichnet dadurch, daß zur Unterbrechung der Basiszone der Bereich 6 mit dem darunterliegenden Teil der Schicht 3 weggeätzt wird.
  6. 6. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 - 4, gekennzeichnet dadurch, daß zur Unterbrechung der Basiszone durch n+jp+ - Diffusion eine Zone 10 erzeugt wird, die die Schicht 3 vollständig durchdringt und die Zone 5 ringförmig umschließt, wobei zwischen den Zonen 5 und 10 eine Zwischenschichte 12 mit der n/p - Dotierung der ursprünglichen Zone 6 gelassen wird.
  7. 7. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 - 41 gekennzeichnet dadurch, daß zur Unterbrechung der Basiszone durch n+/p+ Ionenimplantation eine Zone 10 erzeugt wird, die die Schicht 3 vollständig durchdringt und die Zone 5 ringförmig umschließt, wobei zwischen den Zonen 5 und 10 eine Zwischenschicht 12 mit der n/p-Dotierung der ursprünglichen Zone 6 gelassen wird.
  8. 8. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 - 3, gekennzeichnet dadurch, daß die Gräben 8, welche die Zone 5 umschließen, bis zu einer Tiefe, die mehr als die Hä#lfte der Summe von Emitter- und Basisweite beträgt, geätzt werden und sodann die Scheibe an der Stelle der Atzgräben einem Oxidationsprozeß unterzogen wird, wobei die Tiefe der erzielten Oxidation bis zur doppelten Tiefe der ursprünglichen Ätzgräben reicht.
  9. 9. Verfahren zur Herstellung von Bipolartransistoren nach den Ansprüchen 1 - 2, gekennzeichnet dadurch, daß auf der homogenen Scheibe zunächst die Ätzgräben 9 wie in Anspruch 8 beschrieben und dann erst die Basisanschlüsse wie in den Ansprüchen 3 bzw. 4 beschrieben, hergestellt werden.
  10. 10. Verfahren nach Anspruch 1 zur Herstellung von Transistorstrukturen in monolithisch integrierten Schaltkreisen, gekennzeichnet dadurch, daß vor dem epitaktischen Aufwachsen der Schichten 2, 3, 4 in bekannter Weise eine vergrabene Schichte (buried layer) 21 mit n+ - Dotierung in das p - Substrat 1 eindiffundiert wird, die elektrische Isolation der Transistorstrukturen durch die in bekannter Weise hergestellten Gräben 29 und die Herstellung des Kollektoranschlusses 30 durch n - Ionenimplantation und des Basisanschlusses 25 durch p - Ionenimplantation erfolgt.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1988008206A1 (en) * 1987-04-14 1988-10-20 British Telecommunications Public Limited Company Heterojunction bipolar transistor
EP0307850A1 (de) * 1987-09-16 1989-03-22 Licentia Patent-Verwaltungs-GmbH Si/SiGe-Halbleiterkörper
EP0331482A2 (de) * 1988-03-04 1989-09-06 The Board Of Trustees Of The Leland Stanford Junior University Transistorstruktur
US4872040A (en) * 1987-04-23 1989-10-03 International Business Machines Corporation Self-aligned heterojunction transistor
EP0459122A2 (de) * 1990-05-31 1991-12-04 International Business Machines Corporation Epitaktische Siliziumschicht und Verfahren zu deren Abscheidung
EP0550962A2 (de) * 1992-01-08 1993-07-14 AT&T Corp. Heteroübergang-Bipolartransistor
US5241214A (en) * 1991-04-29 1993-08-31 Massachusetts Institute Of Technology Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
US5620907A (en) * 1995-04-10 1997-04-15 Lucent Technologies Inc. Method for making a heterojunction bipolar transistor

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1988008206A1 (en) * 1987-04-14 1988-10-20 British Telecommunications Public Limited Company Heterojunction bipolar transistor
US5006912A (en) * 1987-04-14 1991-04-09 British Telecommunications Public Limited Company Heterojunction bipolar transistor with SiGe
US4872040A (en) * 1987-04-23 1989-10-03 International Business Machines Corporation Self-aligned heterojunction transistor
EP0307850A1 (de) * 1987-09-16 1989-03-22 Licentia Patent-Verwaltungs-GmbH Si/SiGe-Halbleiterkörper
EP0331482A2 (de) * 1988-03-04 1989-09-06 The Board Of Trustees Of The Leland Stanford Junior University Transistorstruktur
EP0331482A3 (en) * 1988-03-04 1990-02-21 The Board Of Trustees Of The Leland Stanford Junior University Transistor structure
EP0459122A2 (de) * 1990-05-31 1991-12-04 International Business Machines Corporation Epitaktische Siliziumschicht und Verfahren zu deren Abscheidung
EP0459122A3 (de) * 1990-05-31 1994-08-03 Ibm
US5241214A (en) * 1991-04-29 1993-08-31 Massachusetts Institute Of Technology Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
EP0550962A2 (de) * 1992-01-08 1993-07-14 AT&T Corp. Heteroübergang-Bipolartransistor
EP0550962A3 (en) * 1992-01-08 1993-09-29 American Telephone And Telegraph Company Heterojunction bipolar transistor
US5620907A (en) * 1995-04-10 1997-04-15 Lucent Technologies Inc. Method for making a heterojunction bipolar transistor

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