JPH0429223B2 - - Google Patents
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- JPH0429223B2 JPH0429223B2 JP57088568A JP8856882A JPH0429223B2 JP H0429223 B2 JPH0429223 B2 JP H0429223B2 JP 57088568 A JP57088568 A JP 57088568A JP 8856882 A JP8856882 A JP 8856882A JP H0429223 B2 JPH0429223 B2 JP H0429223B2
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- semiconductor
- forming
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- 239000004065 semiconductor Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000003223 protective agent Substances 0.000 claims description 4
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- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は大電力用のトランジスタやサイリス
タ等のベベル構造を有する半導体装置の製造方法
に関する。
タ等のベベル構造を有する半導体装置の製造方法
に関する。
大電力用のトランジスタとして第1図に示すよ
うなエミツタ圧接構造を有するトランジスタが使
用されている。
うなエミツタ圧接構造を有するトランジスタが使
用されている。
このようなトランジスタの半導体素子本体10
は下層から順にN型基板7、P型ベース層8およ
びN+型エミツタ層9を有する半導体ウエーハの
上面のN+層9をケミカルエツチングして、図の
ようなN+PN-N+型トランジスタのエミツタ領域
となる凸部11,11…と、ベース領域の露出し
た低部12,12…を形成したものである。
は下層から順にN型基板7、P型ベース層8およ
びN+型エミツタ層9を有する半導体ウエーハの
上面のN+層9をケミカルエツチングして、図の
ようなN+PN-N+型トランジスタのエミツタ領域
となる凸部11,11…と、ベース領域の露出し
た低部12,12…を形成したものである。
この半導体素子本体10の凸部11,11…上
面にはエミツタ電極13,13…を低部12,1
2…にはベース電極14,14…をそれぞれシリ
コン酸化膜15のコンタクトホール上に形成す
る。そして、上記エミツタ電極13,13…にこ
のエミツタ電極13,13を覆う程度の大きさの
圧接電極板16を圧接し、上記半導体素子本体裏
面にはコレクタ電極板17を圧接する。また、上
記半導体素子本体10の周囲には表面電解強度を
弱め耐圧を向上させる目的で傾斜した切り溝なる
ベベル18を形成し、このベベル18を表面保護
剤19で埋め込む。
面にはエミツタ電極13,13…を低部12,1
2…にはベース電極14,14…をそれぞれシリ
コン酸化膜15のコンタクトホール上に形成す
る。そして、上記エミツタ電極13,13…にこ
のエミツタ電極13,13を覆う程度の大きさの
圧接電極板16を圧接し、上記半導体素子本体裏
面にはコレクタ電極板17を圧接する。また、上
記半導体素子本体10の周囲には表面電解強度を
弱め耐圧を向上させる目的で傾斜した切り溝なる
ベベル18を形成し、このベベル18を表面保護
剤19で埋め込む。
第2図はこのベベル18付近を拡大して示す図
で、PN接合部が逆バイアスされると、図の破線
20P,20Nで示す領域に空乏層20が発生
し、ベベル表面での空乏層20の広がりはPN接
合の低濃度側(N側)に大きく曲がつたものとな
る。ここで、ベベル構造を採用することにより、
PN接合表面での電界強度を弱め、ベベル表面で
の空乏層20の広がりを上記のようなものとして
素子の耐圧を向上せしめる。
で、PN接合部が逆バイアスされると、図の破線
20P,20Nで示す領域に空乏層20が発生
し、ベベル表面での空乏層20の広がりはPN接
合の低濃度側(N側)に大きく曲がつたものとな
る。ここで、ベベル構造を採用することにより、
PN接合表面での電界強度を弱め、ベベル表面で
の空乏層20の広がりを上記のようなものとして
素子の耐圧を向上せしめる。
しかし、ベベル形成工程では、半導体素子本体
10の周縁部に、ダイヤモンド等の薄歯で削るブ
レード法や微粉末を高圧高速噴射して削るような
サンドブラスト法等の機械的方法によつて、傾斜
した切り溝を形成することから、第2図の円21
内で示すベベリングエツジ付近にクラツク(ひ
び)やかけ(欠けた部分)が生じたり、ベベリン
グエツジの先端がきれいな鋭角にならずに丸みを
おびた「だれ」のあるものとなる。
10の周縁部に、ダイヤモンド等の薄歯で削るブ
レード法や微粉末を高圧高速噴射して削るような
サンドブラスト法等の機械的方法によつて、傾斜
した切り溝を形成することから、第2図の円21
内で示すベベリングエツジ付近にクラツク(ひ
び)やかけ(欠けた部分)が生じたり、ベベリン
グエツジの先端がきれいな鋭角にならずに丸みを
おびた「だれ」のあるものとなる。
一方、半導体の凸部11,11…上のエミツタ
電極13,13…に圧接電極板16を圧接する構
造(エミツタ圧接構造)を有する半導体素子で
は、凸部11,11…(低部12,12…)を形
成するためのエツチング工程において、エミツタ
領域等の活性領域を囲むベベル18の形成される
付近のN+層も不要なものとして除去する。
電極13,13…に圧接電極板16を圧接する構
造(エミツタ圧接構造)を有する半導体素子で
は、凸部11,11…(低部12,12…)を形
成するためのエツチング工程において、エミツタ
領域等の活性領域を囲むベベル18の形成される
付近のN+層も不要なものとして除去する。
このため、これらのクラツク、かけ或は「だ
れ」が例えば第2図の破線22で示すように発生
した場合、ベベリングエツジと空乏層領域とが接
しベベル18表面の耐圧が劣化し、素子の耐圧不
良を招いて、歩留が悪いものであつた。
れ」が例えば第2図の破線22で示すように発生
した場合、ベベリングエツジと空乏層領域とが接
しベベル18表面の耐圧が劣化し、素子の耐圧不
良を招いて、歩留が悪いものであつた。
この発明は上記のような点に鑑みなされたもの
で、ベベリングエツジのクラツク、かけ、「だれ」
等の機械的損傷の影響による耐圧劣化の低減され
た半導体装置の製造方法を提供し、製造歩留の向
上を図るものである。
で、ベベリングエツジのクラツク、かけ、「だれ」
等の機械的損傷の影響による耐圧劣化の低減され
た半導体装置の製造方法を提供し、製造歩留の向
上を図るものである。
すなわち、この発明に係る半導体装置の製造方
法は、第1導電型の半導体基板上に第2導電型の
第1の層を形成し、前記第1の層上に第1導電型
の第2の層を形成する。この後、前記第2の層を
エツチングし、この第2の層に前記第1の層に達
する複数の凹部を形成することにより、前記複数
の凹部で分割される複数の第1の凸部および電気
半導体基板の周縁部に前記第1の凸部を取り囲む
ような第2の凸部をそれぞれ形成する。そして、
前記第2の凸部上から前記半導体基板へ向かつて
溝状のベベルを形成する。かかる製造方法によ
り、上記ベベルの周辺を上記のエツチングにより
形成された凹部よりも高くして、ベベリングエツ
ジと空乏層の発生するPN接合面との間に充分な
間隔を設定するようにし、クラツク、かけ、「だ
れ」等の機械的損傷の影響を低減させたものであ
る。
法は、第1導電型の半導体基板上に第2導電型の
第1の層を形成し、前記第1の層上に第1導電型
の第2の層を形成する。この後、前記第2の層を
エツチングし、この第2の層に前記第1の層に達
する複数の凹部を形成することにより、前記複数
の凹部で分割される複数の第1の凸部および電気
半導体基板の周縁部に前記第1の凸部を取り囲む
ような第2の凸部をそれぞれ形成する。そして、
前記第2の凸部上から前記半導体基板へ向かつて
溝状のベベルを形成する。かかる製造方法によ
り、上記ベベルの周辺を上記のエツチングにより
形成された凹部よりも高くして、ベベリングエツ
ジと空乏層の発生するPN接合面との間に充分な
間隔を設定するようにし、クラツク、かけ、「だ
れ」等の機械的損傷の影響を低減させたものであ
る。
以下図面を参照してこの発明の一実施例につき
説明する。第3図A,Bはエミツタ圧接構造を有
するNPNトランジスタを製造過程順にそのベベ
ル付近を中心に示した図である。
説明する。第3図A,Bはエミツタ圧接構造を有
するNPNトランジスタを製造過程順にそのベベ
ル付近を中心に示した図である。
まず、第3図Aに示すように、このようなトラ
ンジスタの半導体素子本体30は、下層から順に
コレクタ層となるN+層31およびN-層32を構
成する半導体基板上に、ベース層となるP層33
およびエミツタ層となるN+層34の形成された
半導体ウエーハを用意し、このウエーハ上面にベ
ース層となるP層33に達する複数の凹部35,
35をメサエツチングにより形成する。また、エ
ツチング除去されずに残つた上記N+層34は、
上記凹部35,35で分割されたエミツタ領域と
なる複数の凸部36,36を形成する。
ンジスタの半導体素子本体30は、下層から順に
コレクタ層となるN+層31およびN-層32を構
成する半導体基板上に、ベース層となるP層33
およびエミツタ層となるN+層34の形成された
半導体ウエーハを用意し、このウエーハ上面にベ
ース層となるP層33に達する複数の凹部35,
35をメサエツチングにより形成する。また、エ
ツチング除去されずに残つた上記N+層34は、
上記凹部35,35で分割されたエミツタ領域と
なる複数の凸部36,36を形成する。
この場合、半導体素子本体30のベベルの形成
されるべき周縁部のN+層34はエツチング除去
せずに残しておく。その後、第3図Bに示すよう
に、エミツタおよびベースの電極取り出し口とな
るコンタクトホールの開口したシリコン酸化膜3
7を形成し、各凹部35,35のコンタクトホー
ルにはベース電極38,38をパターニングし、
同様に各凸部36,36のコンタクトホールには
エミツタ電極39パターニングする。
されるべき周縁部のN+層34はエツチング除去
せずに残しておく。その後、第3図Bに示すよう
に、エミツタおよびベースの電極取り出し口とな
るコンタクトホールの開口したシリコン酸化膜3
7を形成し、各凹部35,35のコンタクトホー
ルにはベース電極38,38をパターニングし、
同様に各凸部36,36のコンタクトホールには
エミツタ電極39パターニングする。
また、エミツタ領域となる凸部36,36の形
成され活性領域となる半導体素子本体30の中心
部を囲むように、半導体素子周辺部のN+層34
の形成されている上面からブレード法或はサンド
ブラスト法によつてPN接合面を切断して切り溝
を入れベベル40を形成する。さらに、このベベ
ル40に保護剤40aを埋め込んで、上記凸部3
6,36上面に形成されたエミツタ電極39に
は、第1図の場合と同様に圧接電極板41を圧接
する。
成され活性領域となる半導体素子本体30の中心
部を囲むように、半導体素子周辺部のN+層34
の形成されている上面からブレード法或はサンド
ブラスト法によつてPN接合面を切断して切り溝
を入れベベル40を形成する。さらに、このベベ
ル40に保護剤40aを埋め込んで、上記凸部3
6,36上面に形成されたエミツタ電極39に
は、第1図の場合と同様に圧接電極板41を圧接
する。
この場合、半導体素子本体30の周縁部はエミ
ツタ領域となる凸部36,36とほぼ同じ高さ、
すなわち同一平面に形成されるが、圧接電極板4
1は複数の凸部36,36を覆う程度の形状と大
きさであるため、上記周縁部とこの圧接電極板4
1が接触する恐れはない。
ツタ領域となる凸部36,36とほぼ同じ高さ、
すなわち同一平面に形成されるが、圧接電極板4
1は複数の凸部36,36を覆う程度の形状と大
きさであるため、上記周縁部とこの圧接電極板4
1が接触する恐れはない。
また、図の42で示すベベリングエツジ付近
と、破線43P,43Nで示す空乏層43の拡が
つている領域との間隔が、N+層34の存在のた
めに従来のものより広くなつている。
と、破線43P,43Nで示す空乏層43の拡が
つている領域との間隔が、N+層34の存在のた
めに従来のものより広くなつている。
このためクラツク、かけ、「だれ」がベベリン
グエツジ付近に発生しても、これらの損傷が空乏
層43にまで及ぶことが少なくなり、ベベル40
での耐圧劣化による製造歩留の低下を、特に複雑
な工程を施さなくとも防ぐことができる。
グエツジ付近に発生しても、これらの損傷が空乏
層43にまで及ぶことが少なくなり、ベベル40
での耐圧劣化による製造歩留の低下を、特に複雑
な工程を施さなくとも防ぐことができる。
なお、上記実施例では、ベベリングエツジ42
の位置を高くするためにエミツタとなるN+層3
4を残す場合について述べたが、半導体素子表面
に凸部を形成するためのエツチング工程におい
て、ベベル40の形成されるべき素子周縁部をエ
ツチングされないようにすれば、他の半導体素子
の場合でも同様の効果を得られることは明らかで
ある。
の位置を高くするためにエミツタとなるN+層3
4を残す場合について述べたが、半導体素子表面
に凸部を形成するためのエツチング工程におい
て、ベベル40の形成されるべき素子周縁部をエ
ツチングされないようにすれば、他の半導体素子
の場合でも同様の効果を得られることは明らかで
ある。
従つて、第3図と同一構成分には同一符号を付
してその説明を省略するが、例えば第4図に示す
ように、N+層34がベベリングエツジ42付近
にまで及ばないような構造を有する半導体素子に
適用できることは勿論のこと、圧接電極に圧接さ
れる凸部を有し、ベベルの形成される半導体素子
であれば、PNPトランジスタや、サイリスタ等
の各種の半導体素子にも適用できる。
してその説明を省略するが、例えば第4図に示す
ように、N+層34がベベリングエツジ42付近
にまで及ばないような構造を有する半導体素子に
適用できることは勿論のこと、圧接電極に圧接さ
れる凸部を有し、ベベルの形成される半導体素子
であれば、PNPトランジスタや、サイリスタ等
の各種の半導体素子にも適用できる。
以上のようにこの発明によれば、特に複雑な工
程を付加することなくベベリングエツジと空乏層
の発生するPN接合面との間に充分な間隔を設定
することにより、ベベリングエツジ付近での機械
的損傷の影響による耐圧劣化の防がれた半導体装
置の製造方法を提供することができ、製造歩留の
向上が図れる。
程を付加することなくベベリングエツジと空乏層
の発生するPN接合面との間に充分な間隔を設定
することにより、ベベリングエツジ付近での機械
的損傷の影響による耐圧劣化の防がれた半導体装
置の製造方法を提供することができ、製造歩留の
向上が図れる。
第1図は従来の半導体装置を示す断面図、第2
図は第1図をベベル付近を中心に拡大して示す
図、第3図A,Bはそれぞれこの発明に係る半導
体装置をその製造工程と共に示す断面図、第4図
はこの発明の他の実施例を示す図である。 9,34……N+層、10,30……半導体素
子本体、11,36……凸部、16,41……圧
接電極板、18,40……ベベル、19,40a
……保護剤、35……凹部、42……ベベリング
エツジ。
図は第1図をベベル付近を中心に拡大して示す
図、第3図A,Bはそれぞれこの発明に係る半導
体装置をその製造工程と共に示す断面図、第4図
はこの発明の他の実施例を示す図である。 9,34……N+層、10,30……半導体素
子本体、11,36……凸部、16,41……圧
接電極板、18,40……ベベル、19,40a
……保護剤、35……凹部、42……ベベリング
エツジ。
Claims (1)
- 【特許請求の範囲】 1 第1導電型の半導体基板上に第2導電型の第
1の層を形成する工程と、 前記第1の層上に第1導電型の第2の層を形成
する工程と、 前記第2の層をエツチングし、この第2の層に
前記第1の層に達する複数の凹部を形成すること
により、前記複数の凹部で分割される複数の第1
の凸部および前記半導体基板の周縁部に前記第1
の凸部を取り囲むような第2の凸部をそれぞれ形
成する工程と、 前記第2の凸部上から前記半導体基板へ向かつ
て溝状のベベルを形成する工程と を具備することを特徴とする半導体装置の製造方
法。 2 前記溝状のベベルを形成した後、前記ベベル
内に保護剤を埋め込む工程を具備することを特徴
とする特許請求の範囲第1項に記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8856882A JPS58206155A (ja) | 1982-05-25 | 1982-05-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8856882A JPS58206155A (ja) | 1982-05-25 | 1982-05-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58206155A JPS58206155A (ja) | 1983-12-01 |
JPH0429223B2 true JPH0429223B2 (ja) | 1992-05-18 |
Family
ID=13946461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8856882A Granted JPS58206155A (ja) | 1982-05-25 | 1982-05-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58206155A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60154564A (ja) * | 1984-01-24 | 1985-08-14 | Fuji Electric Corp Res & Dev Ltd | 半導体装置 |
JP5520024B2 (ja) * | 2009-12-09 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置、及びその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5285481A (en) * | 1976-01-06 | 1977-07-15 | Westinghouse Electric Corp | Transistor |
JPS5412268A (en) * | 1977-06-28 | 1979-01-29 | Mitsubishi Electric Corp | Production of semiconductor device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5665667U (ja) * | 1979-10-24 | 1981-06-01 |
-
1982
- 1982-05-25 JP JP8856882A patent/JPS58206155A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5285481A (en) * | 1976-01-06 | 1977-07-15 | Westinghouse Electric Corp | Transistor |
JPS5412268A (en) * | 1977-06-28 | 1979-01-29 | Mitsubishi Electric Corp | Production of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS58206155A (ja) | 1983-12-01 |
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