JPH0213828B2 - - Google Patents
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- JPH0213828B2 JPH0213828B2 JP54069288A JP6928879A JPH0213828B2 JP H0213828 B2 JPH0213828 B2 JP H0213828B2 JP 54069288 A JP54069288 A JP 54069288A JP 6928879 A JP6928879 A JP 6928879A JP H0213828 B2 JPH0213828 B2 JP H0213828B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 24
- 239000013078 crystal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、さらに詳述すれば
高周波出力の電界効果トランジスタ（FET）の
電極配線構造に関する。
高周波出力の電界効果トランジスタ（FET）の
電極配線構造に関する。
従来、この種の電界効果トランジスタ（以下、
単にFETと記す。）、例えば、ソース接地Ｎチヤ
ンネルMOS・FETにおいては、第１図に示すよ
うに、p+基板１の上に形成したｐ型のエピタキ
シヤル層２にソースn+拡散層３を設け、該ソー
スn+拡散層３の中央部に深い高濃度p+拡散層４
を形成して上記p+基板１まで到達させ、ソース
n+拡散層３の上に形成したソース電極５と上記
p+基板１とを互いに接続するようにしていた。
単にFETと記す。）、例えば、ソース接地Ｎチヤ
ンネルMOS・FETにおいては、第１図に示すよ
うに、p+基板１の上に形成したｐ型のエピタキ
シヤル層２にソースn+拡散層３を設け、該ソー
スn+拡散層３の中央部に深い高濃度p+拡散層４
を形成して上記p+基板１まで到達させ、ソース
n+拡散層３の上に形成したソース電極５と上記
p+基板１とを互いに接続するようにしていた。
但し、上記第１図において、６はゲート電極、
７はドレイン電極、８はドレインn+拡散層、９，
…，９はSiO2膜である。
７はドレイン電極、８はドレインn+拡散層、９，
…，９はSiO2膜である。
ところで、MOS・FETの電極配線構造を上記
のようにした場合、ソースn+拡散層３の中央部
に深い高濃度p+拡散層４を形成するには、エピ
タキシヤル層２を形成した上記p+基板１を、例
えば、1200℃程度の高温に加熱して、Ｂ（ホウ素）
等のｐ型不純物を長時間（例えば、数時間）拡散
させる必要があつた。このため、上記の高温によ
り、エピタキシヤル層２等に結晶欠陥の発生やｐ
型不純物のオートドーピングが発生する問題があ
り、さらに、上記の高濃度p+拡散層４の抵抗も
大きいという問題があつた。
のようにした場合、ソースn+拡散層３の中央部
に深い高濃度p+拡散層４を形成するには、エピ
タキシヤル層２を形成した上記p+基板１を、例
えば、1200℃程度の高温に加熱して、Ｂ（ホウ素）
等のｐ型不純物を長時間（例えば、数時間）拡散
させる必要があつた。このため、上記の高温によ
り、エピタキシヤル層２等に結晶欠陥の発生やｐ
型不純物のオートドーピングが発生する問題があ
り、さらに、上記の高濃度p+拡散層４の抵抗も
大きいという問題があつた。
本発明は、従来のFETの電極構造における上
記問題を解消すべくなされたものであつて、高温
長時間拡散を必要とする高濃度の拡散層を形成す
る必要をなくし、結晶欠陥の発生や不純物のオー
トドーピング等の問題をなくす一方、上記ソース
電極もしくはドレイン電極によつてソース抵抗も
しくはドレイン抵抗の低減を図るようにした半導
体装置を提供することを目的としている。
記問題を解消すべくなされたものであつて、高温
長時間拡散を必要とする高濃度の拡散層を形成す
る必要をなくし、結晶欠陥の発生や不純物のオー
トドーピング等の問題をなくす一方、上記ソース
電極もしくはドレイン電極によつてソース抵抗も
しくはドレイン抵抗の低減を図るようにした半導
体装置を提供することを目的としている。
このため本発明は、高不純物濃度基板上に同タ
イプの低不純物濃度層を形成した半導体基板と、
該半導体基板にソースおよびドレインを形成した
電界効果トランジスタと、 上記ソースもしくはドレインの一方の不純物領
域に、低不純物濃度層から高不純物濃度基板に達
して形成された溝部と、 該溝部の表面に被着されてソースもしくはドレ
インの不純物領域を高不純物濃度基板に電気的に
接続する電極と、 該電極を介して上記高不純物濃度基板から取り
出された上記ソースもしくはドレインの電極とを
備えてなることを特徴としている。
イプの低不純物濃度層を形成した半導体基板と、
該半導体基板にソースおよびドレインを形成した
電界効果トランジスタと、 上記ソースもしくはドレインの一方の不純物領
域に、低不純物濃度層から高不純物濃度基板に達
して形成された溝部と、 該溝部の表面に被着されてソースもしくはドレ
インの不純物領域を高不純物濃度基板に電気的に
接続する電極と、 該電極を介して上記高不純物濃度基板から取り
出された上記ソースもしくはドレインの電極とを
備えてなることを特徴としている。
以下、本発明をソース接地Ｎチヤンネル
MOS・FETに適用した実施例について詳細に説
明する。
MOS・FETに適用した実施例について詳細に説
明する。
第２図において、p+基板１の上に形成したｐ
型のエピタキシヤル層２は、第１図のものと同様
のものであつて、（100）面方位の結晶面を有する
とともに、そのソースとなる部分にソースn+拡
散層３およびドレインn+拡散層８を形成してい
る。
型のエピタキシヤル層２は、第１図のものと同様
のものであつて、（100）面方位の結晶面を有する
とともに、そのソースとなる部分にソースn+拡
散層３およびドレインn+拡散層８を形成してい
る。
また、上記エピタキシヤル層２の上面には、上
記ソースn+拡散層３およびドレインn+拡散層８
の一部を除いて、SiO2膜９，…，９を形成して
いる。
記ソースn+拡散層３およびドレインn+拡散層８
の一部を除いて、SiO2膜９，…，９を形成して
いる。
上記ソースn+拡散層３の略中央部のSiO2非形
成部には、異方性エツチング液（例えば、KOH
系エツチング液）により、深さが上記ソースn+
拡散層３の表面からp+基板１に到達する溝１０
を形成している。
成部には、異方性エツチング液（例えば、KOH
系エツチング液）により、深さが上記ソースn+
拡散層３の表面からp+基板１に到達する溝１０
を形成している。
なお、上記の溝１０を形成するプロセスは、
MOS・FETを製作する工程の適当なところで行
うことができる。
MOS・FETを製作する工程の適当なところで行
うことができる。
最終工程で、アルミニウムの蒸着とフオトエツ
チングにより、ソース電極５′、ゲート電極６お
よびドレイン電極７を形成すれば、上記ソース電
極５′は溝１０の内壁に付着し、ソースn+拡散層
３とp+基板１は上記ソース電極５′によつて互い
に接続され、従つてp+基板１から引き出された
電極５がソース電極としての電気接続端子を構成
する。上記実施例の半導体構造では、第１図のよ
うに高濃度p+拡散層４を形成する工程は不要と
なる。このため、高濃度p+拡散層４の形成工程
に伴う問題は解消される。
チングにより、ソース電極５′、ゲート電極６お
よびドレイン電極７を形成すれば、上記ソース電
極５′は溝１０の内壁に付着し、ソースn+拡散層
３とp+基板１は上記ソース電極５′によつて互い
に接続され、従つてp+基板１から引き出された
電極５がソース電極としての電気接続端子を構成
する。上記実施例の半導体構造では、第１図のよ
うに高濃度p+拡散層４を形成する工程は不要と
なる。このため、高濃度p+拡散層４の形成工程
に伴う問題は解消される。
なお、本発明は上記実施例に限定されず、例え
ば、ドレインn+拡散層８に上記と同様の溝を設
けて、上記ドレインn+拡散層８とp+基板１とを
互いに接続することもできる。また、本発明はＰ
チヤンネルMOS・FET等に適用することも可能
である。
ば、ドレインn+拡散層８に上記と同様の溝を設
けて、上記ドレインn+拡散層８とp+基板１とを
互いに接続することもできる。また、本発明はＰ
チヤンネルMOS・FET等に適用することも可能
である。
以上、詳細に説明したことからも明らかなよう
に、本発明は、ソースもしくはドレインとなるべ
き部分に設けた溝部にソース電極もしくはドレイ
ン電極によつて上記部分とシリコン基板とを互い
に接続するようにしたから、従来のように、高温
長時間拡散を必要とする高濃度の拡散層を形成す
る必要がないため、結晶欠陥の発生や不純物のオ
ートドーピング等の問題は完全に解消される。
に、本発明は、ソースもしくはドレインとなるべ
き部分に設けた溝部にソース電極もしくはドレイ
ン電極によつて上記部分とシリコン基板とを互い
に接続するようにしたから、従来のように、高温
長時間拡散を必要とする高濃度の拡散層を形成す
る必要がないため、結晶欠陥の発生や不純物のオ
ートドーピング等の問題は完全に解消される。
さらに、ソースもしくはドレインとなる不純物
領域について、高不純物濃度基板に達する溝を設
けて電気的に接続し、高不純物濃度基板からソー
スもしくはドレイン電極を導出するため、ソース
抵抗あるいはドレイン抵抗を著しく低減すること
ができ、高周波高出力MOS・FETとして使い勝
手が改善され、また、信頼性の向上を図ることが
できる。
領域について、高不純物濃度基板に達する溝を設
けて電気的に接続し、高不純物濃度基板からソー
スもしくはドレイン電極を導出するため、ソース
抵抗あるいはドレイン抵抗を著しく低減すること
ができ、高周波高出力MOS・FETとして使い勝
手が改善され、また、信頼性の向上を図ることが
できる。
第１図は従来のMOS・FETの電極配線構造を
示す断面図、第２図は本発明に係るMOS・FET
の電極配線構造を示す断面図である。 １…p+基板、２…エピタキシヤル層、３…ソ
ースn+拡散層、４…高濃度p+拡散層、５，５′…
ソース電極、６…ゲート電極、７…ドレイン電
極、８…ドレインn+拡散層、９…SiO2膜、１０
…溝。
示す断面図、第２図は本発明に係るMOS・FET
の電極配線構造を示す断面図である。 １…p+基板、２…エピタキシヤル層、３…ソ
ースn+拡散層、４…高濃度p+拡散層、５，５′…
ソース電極、６…ゲート電極、７…ドレイン電
極、８…ドレインn+拡散層、９…SiO2膜、１０
…溝。
Claims (1)
- 【特許請求の範囲】 １ 高不純物濃度基板上に同タイプの低不純物濃
度層を形成した半導体基板と、 該半導体基板にソースおよびドレインを形成し
た電界効果トランジスタと、 上記ソースもしくはドレインの一方の不純物領
域に、低不純物濃度層から高不純物濃度基板に達
して形成された溝部と、 該溝部の表面に被着されてソースもしくはドレ
インの不純物領域を高不純物濃度基板に電気的に
接続する電極と、 該電極を介して上記不純物濃度基板から取り出
された上記ソースもしくはドレインの電極とを備
えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928879A JPS55162270A (en) | 1979-06-02 | 1979-06-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928879A JPS55162270A (en) | 1979-06-02 | 1979-06-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162270A JPS55162270A (en) | 1980-12-17 |
| JPH0213828B2 true JPH0213828B2 (ja) | 1990-04-05 |
Family
ID=13398255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6928879A Granted JPS55162270A (en) | 1979-06-02 | 1979-06-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55162270A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885528A (ja) * | 1981-11-17 | 1983-05-21 | Olympus Optical Co Ltd | 半導体装置用電極の形成方法 |
| JPH10223775A (ja) * | 1997-01-31 | 1998-08-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
-
1979
- 1979-06-02 JP JP6928879A patent/JPS55162270A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162270A (en) | 1980-12-17 |
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