JPH0159741B2 - - Google Patents
Info
- Publication number
- JPH0159741B2 JPH0159741B2 JP56161329A JP16132981A JPH0159741B2 JP H0159741 B2 JPH0159741 B2 JP H0159741B2 JP 56161329 A JP56161329 A JP 56161329A JP 16132981 A JP16132981 A JP 16132981A JP H0159741 B2 JPH0159741 B2 JP H0159741B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- lead
- qip
- semiconductor device
- pitch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 229920003002 synthetic resin Polymers 0.000 claims 1
- 239000000057 synthetic resin Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 6
- 239000000356 contaminant Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
こ発明はいわゆるQIP（クアド インライン
パツケージ）型の半導体装置に関する。
パツケージ）型の半導体装置に関する。
従来、外部端子の数が42を越えるようなICチ
ツプをパツケージ内に封止、収納して半導体装置
を構成する場合には、次の４通りの方法がある。
ツプをパツケージ内に封止、収納して半導体装置
を構成する場合には、次の４通りの方法がある。
セラミツク製のDIP（デユアル インライン
パツケージ）内に収納する。
パツケージ）内に収納する。
セラミツク製のQIP内に収納する。
チツプキヤリア型のQIP内に収納する。
プラスチツク製のQIP（通常フラツトパツク
と称される）内に収納する。
と称される）内に収納する。
しかしながら、上記４通りの方法は以下に述べ
る種々の問題点がある。まず、の方法ではセラ
ミツク製のパツケージを用いているために信頼性
には問題はないが、価格が高価であり、またパツ
ケージの二側面から外部リードを導出する構造と
なつているためにパツケージの容積が非常に大き
なものとなり、プリント配線板に実装する場合に
大きな問題となる。
る種々の問題点がある。まず、の方法ではセラ
ミツク製のパツケージを用いているために信頼性
には問題はないが、価格が高価であり、またパツ
ケージの二側面から外部リードを導出する構造と
なつているためにパツケージの容積が非常に大き
なものとなり、プリント配線板に実装する場合に
大きな問題となる。
の方法では、のDIPと異なり外部リードが
四側面から導出されており、かつリードのピツチ
もDIPの半分の50mil（1.27mm）となつており、パ
ツケージの容積はかなり小さく、またセラミツク
製パツケージなので信頼性には問題はないが、セ
ラミツク製であるために価格が高価となる。
四側面から導出されており、かつリードのピツチ
もDIPの半分の50mil（1.27mm）となつており、パ
ツケージの容積はかなり小さく、またセラミツク
製パツケージなので信頼性には問題はないが、セ
ラミツク製であるために価格が高価となる。
の方法では、、の方法にくらべてパツケ
ージ本体の容積の大きさは小さくなり、価格も
、のものにくらべて安価となるが、チツプの
封止が不充分で信頼性上かなりの問題がある。
ージ本体の容積の大きさは小さくなり、価格も
、のものにくらべて安価となるが、チツプの
封止が不充分で信頼性上かなりの問題がある。
の方法は時計用ICや小型計算器用ICによく
用いられている四側面のそれぞれから外部リード
が導出されているものであり、このリードのピツ
チも、の方法にくらべて、0.8〜1.0mmと狭い
ためにかなり小型であり、しかもパツケージがプ
ラスチツク製であるために価格は非常に安価であ
る。しかし、リードピツチが0.8〜1.0mmというの
は日本国内だけの規格であり、国際的にみると極
めて汎用性が低い。また時計や小型計算器用とし
て開発されたものであるために、パツケージの厚
みも非常に薄く、チツプの保護の面から好ましく
ない。さらにリードのピツチを0.8〜1.0mmと狭く
しているため、使用されるリードフレームも加工
精度の面より、DIPプラスチツクパツケージに使
用されているものより板厚をかなり薄くしてお
り、このために機械的強度が弱く、また小型故に
外部リードとパツケージとの境界部分からチツプ
のパツドまでの距離が短かく、水分等の汚染物質
がチツプに侵入し易く、信頼性にかなりの問題が
ある。
用いられている四側面のそれぞれから外部リード
が導出されているものであり、このリードのピツ
チも、の方法にくらべて、0.8〜1.0mmと狭い
ためにかなり小型であり、しかもパツケージがプ
ラスチツク製であるために価格は非常に安価であ
る。しかし、リードピツチが0.8〜1.0mmというの
は日本国内だけの規格であり、国際的にみると極
めて汎用性が低い。また時計や小型計算器用とし
て開発されたものであるために、パツケージの厚
みも非常に薄く、チツプの保護の面から好ましく
ない。さらにリードのピツチを0.8〜1.0mmと狭く
しているため、使用されるリードフレームも加工
精度の面より、DIPプラスチツクパツケージに使
用されているものより板厚をかなり薄くしてお
り、このために機械的強度が弱く、また小型故に
外部リードとパツケージとの境界部分からチツプ
のパツドまでの距離が短かく、水分等の汚染物質
がチツプに侵入し易く、信頼性にかなりの問題が
ある。
このように従来の半導体装置には、低価格と高
信頼性をともに兼ね備えたものはなく、どちらか
一方を満足すれば他方は犠性になるという欠点が
ある。
信頼性をともに兼ね備えたものはなく、どちらか
一方を満足すれば他方は犠性になるという欠点が
ある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、安価に
製造できかつ信頼性も高く、しかも寸法が国際規
格に適合したQIP型の半導体装置を提供すること
にある。
たものであり、その目的とするところは、安価に
製造できかつ信頼性も高く、しかも寸法が国際規
格に適合したQIP型の半導体装置を提供すること
にある。
以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明に係る半導体装置の外観
形状を示す斜視図である。図において１はプラス
チツク製のパツケージであり、このパツケージ１
の四つの側面からはそれぞれ50mil（1.27mm）のピ
ツチで複数の外部リード２，２，…が導出されて
いる。また外部リード２，２，…のピツチを
50milとしているために、使用されるリードフレ
ームの板厚は通常のDIP型の半導体装置と同様に
0.2〜0.25mm程度にでき、従来のプラスチツク製
のQIPのものの0.15mmよりも厚くできる。さらに
パツケージ１自体の厚みも従来のプラスチツク製
のQIPよりも厚くしている。
する。第１図はこの発明に係る半導体装置の外観
形状を示す斜視図である。図において１はプラス
チツク製のパツケージであり、このパツケージ１
の四つの側面からはそれぞれ50mil（1.27mm）のピ
ツチで複数の外部リード２，２，…が導出されて
いる。また外部リード２，２，…のピツチを
50milとしているために、使用されるリードフレ
ームの板厚は通常のDIP型の半導体装置と同様に
0.2〜0.25mm程度にでき、従来のプラスチツク製
のQIPのものの0.15mmよりも厚くできる。さらに
パツケージ１自体の厚みも従来のプラスチツク製
のQIPよりも厚くしている。
このような構成とすることにより、下記の様な
効果が得られる。
効果が得られる。
外部リード２のピツチを50ml（1.27mm）と
することにより、パツケージ１の大きさは従来
のセラミツク製のQIP型半導体装置と同寸法に
でき、リードピツチとともに国際規格に適合す
る。
することにより、パツケージ１の大きさは従来
のセラミツク製のQIP型半導体装置と同寸法に
でき、リードピツチとともに国際規格に適合す
る。
パツケージ１がプラスチツク製であるために
極めて安価に製造できる。
極めて安価に製造できる。
外部リードピツチが50milであり、従来のプ
ラスチツク製のQIP型のものよりも広くなり、
これによつてパツケージ１が大型化し、外部リ
ード２とパツケージ１との境界部分からチツプ
のパツドまでの距離が長くなり、水分等の汚染
物質がチツプに侵入しにくくなる。この結果、
信頼性は従来のプラスチツク製のQIP型のもの
よりも高くすることができる。
ラスチツク製のQIP型のものよりも広くなり、
これによつてパツケージ１が大型化し、外部リ
ード２とパツケージ１との境界部分からチツプ
のパツドまでの距離が長くなり、水分等の汚染
物質がチツプに侵入しにくくなる。この結果、
信頼性は従来のプラスチツク製のQIP型のもの
よりも高くすることができる。
第２図は上記実施例の半導体装置に使用される
リードフレームの一例を示す平面図であり、半導
体装置３個分のリードフレーム１１ａ，１１ｂ，
１１ｃが一つのリードフレーム１２に一列に配列
形成されており、各リードフレーム１１の詳細は
第３図および第４図に示す通りである。また第３
図、第４図中、１３はチツプが載置されるベツ
ド、１４はこのベツド１３を保持する吊りリー
ド、１５は内部リード、１６は外部リードであ
り、この外部リード１６のピツチが50milに設定
される。
リードフレームの一例を示す平面図であり、半導
体装置３個分のリードフレーム１１ａ，１１ｂ，
１１ｃが一つのリードフレーム１２に一列に配列
形成されており、各リードフレーム１１の詳細は
第３図および第４図に示す通りである。また第３
図、第４図中、１３はチツプが載置されるベツ
ド、１４はこのベツド１３を保持する吊りリー
ド、１５は内部リード、１６は外部リードであ
り、この外部リード１６のピツチが50milに設定
される。
以上説明したようにこの発明によれば、安価に
製造できかつ信頼性も高く、しかも寸法が国際規
格に適合したQIP型の半導体装置を提供すること
ができる。
製造できかつ信頼性も高く、しかも寸法が国際規
格に適合したQIP型の半導体装置を提供すること
ができる。
第１図はこの発明に係る半導体装置の一実施例
の外観形状を示す斜視図、第２図は同実施例装置
に使用されるリードフレームの一例を示す平面
図、第３図および第４図はそれぞれその詳細図で
ある。 １…パツケージ、２，１６…外部リード、１
１，１２…リードフレーム、１３…ベツド、１４
…吊りリード、１５…内部リード。
の外観形状を示す斜視図、第２図は同実施例装置
に使用されるリードフレームの一例を示す平面
図、第３図および第４図はそれぞれその詳細図で
ある。 １…パツケージ、２，１６…外部リード、１
１，１２…リードフレーム、１３…ベツド、１４
…吊りリード、１５…内部リード。
Claims (1)
- １ 合成樹脂によつて形成された外囲器と、この
外囲器の四つの側面のそれぞれから50mil（1.27
mm）の間隔で導出される複数の外部リードとを具
備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16132981A JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16132981A JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861654A JPS5861654A (ja) | 1983-04-12 |
| JPH0159741B2 true JPH0159741B2 (ja) | 1989-12-19 |
Family
ID=15733009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16132981A Granted JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861654A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281738A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Micro Comput Eng Ltd | リ−ドフレ−ムおよびそれを用いた半導体装置 |
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521128A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Lead frame used for semiconductor device and its assembling |
| JPS55162252A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor device |
| JPS55165654A (en) * | 1979-06-12 | 1980-12-24 | Nec Corp | Semiconductor device sealed up with thin resin |
-
1981
- 1981-10-09 JP JP16132981A patent/JPS5861654A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521128A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Lead frame used for semiconductor device and its assembling |
| JPS55162252A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor device |
| JPS55165654A (en) * | 1979-06-12 | 1980-12-24 | Nec Corp | Semiconductor device sealed up with thin resin |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5861654A (ja) | 1983-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4996587A (en) | Integrated semiconductor chip package | |
| KR0147259B1 (ko) | 적층형 패키지 및 그 제조방법 | |
| TW374231B (en) | Semiconductor package | |
| KR930009036A (ko) | 반전형 IC의 제조방법 및 그것을 사용한 IC모듈(module) | |
| JPH05299456A (ja) | 樹脂封止型半導体装置 | |
| JPH0159741B2 (ja) | ||
| US5468991A (en) | Lead frame having dummy leads | |
| JPH0287661A (ja) | 半導体記憶装置 | |
| KR940010298A (ko) | 반도체 패키지 및 그의 제조방법 | |
| JPH0752763B2 (ja) | 樹脂封止型半導体装置 | |
| JPH01187846A (ja) | 半導体装置 | |
| KR0129132Y1 (ko) | I.c 패캐이지 | |
| JPH038366A (ja) | 半導体装置用パッケージ | |
| JPS5881952U (ja) | 混成ｉｃのパツケ−ジ構造 | |
| JPS62291156A (ja) | 混成集積回路装置 | |
| JPH02188952A (ja) | 半導体集積回路装置 | |
| JPS592155U (ja) | 樹脂封止集積回路 | |
| JPS6352430A (ja) | 半導体装置 | |
| JPH07106462A (ja) | 半導体装置 | |
| JPS63289850A (ja) | 半導体集積回路装置 | |
| JPS6020153U (ja) | 半導体装置 | |
| JPH04241445A (ja) | 半導体集積回路装置 | |
| JPH056951A (ja) | 半導体装置及びその製造方法 | |
| JPS6342136A (ja) | 半導体装置 | |
| JPH0794657A (ja) | リ−ドフレ−ム及びそのリ−ドフレ−ムを用いた樹脂封止型半導体装置 |