JPS5861654A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5861654A JPS5861654A JP16132981A JP16132981A JPS5861654A JP S5861654 A JPS5861654 A JP S5861654A JP 16132981 A JP16132981 A JP 16132981A JP 16132981 A JP16132981 A JP 16132981A JP S5861654 A JPS5861654 A JP S5861654A
- Authority
- JP
- Japan
- Prior art keywords
- package
- pitch
- lead
- 50mil
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はいわゆるＱＩＰ（クアドラインライン パッ
ケージ）型の半導体装置に関するＯ従来、外部端子の数
が４２を越えるようなＩＣチップをパッケージ内に封止
、収納して半導体装置を構成する場合には、次の４通り
の方法がある０ ■ セラミック族のＤＩＰ（デュアル イン２イン パ
ッケージ）内に収納する。
ケージ）型の半導体装置に関するＯ従来、外部端子の数
が４２を越えるようなＩＣチップをパッケージ内に封止
、収納して半導体装置を構成する場合には、次の４通り
の方法がある０ ■ セラミック族のＤＩＰ（デュアル イン２イン パ
ッケージ）内に収納する。
■ セラミック族のＱＩＰ内に収納する。
■ チップキャリア屋のＱＩＰ内に収納する。
０ プラスデック製のＱＩＰ（通常フラットＩ（ツクと
称される）内に収納する。
称される）内に収納する。
しかしながら、上記４通りの方法は以下に述べる種々の
問題点がある。まず、■の方法ではセラミック族のパッ
ケージを用いているために信頼性には問題はないが、価
格が高価であり、１＊パツケージの二側面から外部リー
ドを導出する構造となっているためにパッケージの容積
が非常に大きなものとなり、プリント配線板に実装する
場合に大きな問題となる。
問題点がある。まず、■の方法ではセラミック族のパッ
ケージを用いているために信頼性には問題はないが、価
格が高価であり、１＊パツケージの二側面から外部リー
ドを導出する構造となっているためにパッケージの容積
が非常に大きなものとなり、プリント配線板に実装する
場合に大きな問題となる。
■の方法では、■のＤＩＰと異なり外部リードが四側面
から導出されており、かつリードのピッチもＤＩＰの半
分の５０ ｍｉＡ （１，２７１１１）となっており、
パッケージの容積はかなり小さく、またセ゛ラミック製
パッケージなので信頼性には問題はないが、セラミック
族であるために価格が高価となる。
から導出されており、かつリードのピッチもＤＩＰの半
分の５０ ｍｉＡ （１，２７１１１）となっており、
パッケージの容積はかなり小さく、またセ゛ラミック製
パッケージなので信頼性には問題はないが、セラミック
族であるために価格が高価となる。
■の方法では、■、■の方法にくらぺてパッケージ本体
の容積の大きさは小さくなり、価格も■、■のものにく
らべて安価となるが、チップの封止が不充分で信頼性上
かなりの問題があ池。
の容積の大きさは小さくなり、価格も■、■のものにく
らべて安価となるが、チップの封止が不充分で信頼性上
かなりの問題があ池。
■の方法は時計用ＩＣや小型計算器用ＩＣによく用いら
れている西側面のそれぞれから外部リードが導出されて
いるものであり、このリードのピッチも■、■の方法に
くらべて、０．８〜１．０−と狭いためにかなり小型で
あり、しかもパッケージがプラスチック族であるために
価格は非常に安価である。しかし、リードピッチが０．
８〜１．０皿というのは日本国内だけの規格であり、国
際的にみると極めて汎用性が低い０゛また時計や小型計
算器用として開発されたものであるために、パンケージ
の厚みも非常に薄く、チップの保護の面から好ましくな
い。さらにリードのピッチ全０．８〜１，０勧と狭くし
ているため、使用されるリードフレームも加工精度の画
工り、ＤＩＰプラスチックパッケージに使用されている
ものエリも板厚をかなり薄くしており、このために機椋
的強度が弱く、また小型故に外部リードとパッケージと
の境界部分からチップのパッドまでの距離が短かく、水
分等の汚染物質がチップに侵入し易く、信頼性にかなり
の問題がある。
れている西側面のそれぞれから外部リードが導出されて
いるものであり、このリードのピッチも■、■の方法に
くらべて、０．８〜１．０−と狭いためにかなり小型で
あり、しかもパッケージがプラスチック族であるために
価格は非常に安価である。しかし、リードピッチが０．
８〜１．０皿というのは日本国内だけの規格であり、国
際的にみると極めて汎用性が低い０゛また時計や小型計
算器用として開発されたものであるために、パンケージ
の厚みも非常に薄く、チップの保護の面から好ましくな
い。さらにリードのピッチ全０．８〜１，０勧と狭くし
ているため、使用されるリードフレームも加工精度の画
工り、ＤＩＰプラスチックパッケージに使用されている
ものエリも板厚をかなり薄くしており、このために機椋
的強度が弱く、また小型故に外部リードとパッケージと
の境界部分からチップのパッドまでの距離が短かく、水
分等の汚染物質がチップに侵入し易く、信頼性にかなり
の問題がある。
このように従来の半導体装置には、低価格と高信頼性を
ともに兼ね備えたものはなく、どちらか一方を満足すれ
ば他方は犠牲になるという欠点がある。
ともに兼ね備えたものはなく、どちらか一方を満足すれ
ば他方は犠牲になるという欠点がある。
この発明は上記Ｏ工うな事情を考慮してなされたもので
あり、その０市とするところは、安価に製造できかつ信
頼性も高り、シかも寸法が国際規格に適合し７’（ＱＩ
Ｐ型の半導体装置を提供することにある。
あり、その０市とするところは、安価に製造できかつ信
頼性も高り、シかも寸法が国際規格に適合し７’（ＱＩ
Ｐ型の半導体装置を提供することにある。
以下図面全参照してこの発明の一実施例を説明する。第
１図はこの発明に係る半導体装置の外観形状を示す斜視
図であるｏｅＶにおいて１はプラスチック族のパッケー
ジであり、このパッケージ１の四つの側面からはそれぞ
れ５０ ｍ１ｔ（１，２７ｔｌ）のピッチで複数の外部
リード２，２゜・・・が導出されている。また外部リー
ド２，２゜・・・のピッチｆ ５０ ｍｉｔとしている
ために、使用されるリードフレームの板厚は通常のＤＩ
ＰＷの半導体装置と同様に０．２〜０．２５ｗ程度にで
き、従来のプラスチック族のＱＩＰのものの０．１５ｒ
ＪＬ工りも厚くできる。さらにパッケージ１自体の厚み
も従来のプラスチック族のＱＩＰエリも厚くしている。
１図はこの発明に係る半導体装置の外観形状を示す斜視
図であるｏｅＶにおいて１はプラスチック族のパッケー
ジであり、このパッケージ１の四つの側面からはそれぞ
れ５０ ｍ１ｔ（１，２７ｔｌ）のピッチで複数の外部
リード２，２゜・・・が導出されている。また外部リー
ド２，２゜・・・のピッチｆ ５０ ｍｉｔとしている
ために、使用されるリードフレームの板厚は通常のＤＩ
ＰＷの半導体装置と同様に０．２〜０．２５ｗ程度にで
き、従来のプラスチック族のＱＩＰのものの０．１５ｒ
ＪＬ工りも厚くできる。さらにパッケージ１自体の厚み
も従来のプラスチック族のＱＩＰエリも厚くしている。
このような構成とすることに↓す、下記の様な効果が得
られる。
られる。
■ 外部リード２のピッチを５０ ｍｉ／Ｌ（１，２７
馴）とすることにエリ、パッケージ１の大きさは従来の
セラミック製のＱＩＰ型半導体装置と同寸法にでき、リ
ードピッチとともに国際規格に適合する。
馴）とすることにエリ、パッケージ１の大きさは従来の
セラミック製のＱＩＰ型半導体装置と同寸法にでき、リ
ードピッチとともに国際規格に適合する。
■ パッケージ１がプラスチック族であるために極めて
安価に製造できる。
安価に製造できる。
■ 外部リードピッチが５０ ｒｎｉｔであり、従来の
プラスチック族のＱＩＰ型のものエリも広くなり、これ
に工ってパッケージ１か大型化し、外部リード２とパッ
ケージ１との境界部分からチップのパッドまでの距岨が
長くなり、水分等の汚染物質がデツプに侵入しにくくな
る。この結果、信頼性は従来のプラスチックｆｉＯＱＩ
ＰＪのものよりも高くすることができる。
プラスチック族のＱＩＰ型のものエリも広くなり、これ
に工ってパッケージ１か大型化し、外部リード２とパッ
ケージ１との境界部分からチップのパッドまでの距岨が
長くなり、水分等の汚染物質がデツプに侵入しにくくな
る。この結果、信頼性は従来のプラスチックｆｉＯＱＩ
ＰＪのものよりも高くすることができる。
第２図は上記実施例の半導体装置に使用されるリードフ
レームの一例を示す平面図であり、半導体装置３個分の
リードフレーム１１ａ。
レームの一例を示す平面図であり、半導体装置３個分の
リードフレーム１１ａ。
１１ｂ、ＩＩＣが一つのリードフレーム１２に一列に配
列形成されており、各リードフレーム１１の詳細は第３
図および第４図に示す通りである。また第３図、第４図
中、１３はチップが載置されるベッド、１４はこのベッ
ド１３を保持する吊りリード、１５は内部リード、１６
は外部リードであり、この外部リード１６のピッチが５
Ｑ ｔｎｉｔ“に設定される０以上説明しｆｃ↓うに
この発明に工れば、安価に製造でき力・つ信頼性も高く
、シかも寸法が国際規格に適合したＱＩＰ型の半導体装
置ヲ徒供することができる０
列形成されており、各リードフレーム１１の詳細は第３
図および第４図に示す通りである。また第３図、第４図
中、１３はチップが載置されるベッド、１４はこのベッ
ド１３を保持する吊りリード、１５は内部リード、１６
は外部リードであり、この外部リード１６のピッチが５
Ｑ ｔｎｉｔ“に設定される０以上説明しｆｃ↓うに
この発明に工れば、安価に製造でき力・つ信頼性も高く
、シかも寸法が国際規格に適合したＱＩＰ型の半導体装
置ヲ徒供することができる０
【図面の簡単な説明】
第１図はこの発明に係る半導体装置の−実施例の外観形
状を示す斜視図、第２図は同実施例装置に使用されるリ
ードフレームの一例全示す平面図、第３図お二び第４図
はそれぞれその詳細図である０ １・・・パッケージ、２．１６・・・外部リード、１１
．１２・・・リードフレーム、１３・・・ベッド、１４
・・・吊りリード、１５・・・内部リード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
状を示す斜視図、第２図は同実施例装置に使用されるリ
ードフレームの一例全示す平面図、第３図お二び第４図
はそれぞれその詳細図である０ １・・・パッケージ、２．１６・・・外部リード、１１
．１２・・・リードフレーム、１３・・・ベッド、１４
・・・吊りリード、１５・・・内部リード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 合成樹脂によって形成された外囲器と、この外囲器の四
つの側面それぞれから５０ ｍ１ｔ（１，２７ｍ）の間
隔で導出される複数の外部リードとを具備したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16132981A JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16132981A JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861654A true JPS5861654A (ja) | 1983-04-12 |
| JPH0159741B2 JPH0159741B2 (ja) | 1989-12-19 |
Family
ID=15733009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16132981A Granted JPS5861654A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281738A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Micro Comput Eng Ltd | リ−ドフレ−ムおよびそれを用いた半導体装置 |
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521128A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Lead frame used for semiconductor device and its assembling |
| JPS55162252A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor device |
| JPS55165654A (en) * | 1979-06-12 | 1980-12-24 | Nec Corp | Semiconductor device sealed up with thin resin |
-
1981
- 1981-10-09 JP JP16132981A patent/JPS5861654A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521128A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Lead frame used for semiconductor device and its assembling |
| JPS55162252A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor device |
| JPS55165654A (en) * | 1979-06-12 | 1980-12-24 | Nec Corp | Semiconductor device sealed up with thin resin |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281738A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Micro Comput Eng Ltd | リ−ドフレ−ムおよびそれを用いた半導体装置 |
| JPH0455341B2 (ja) * | 1985-10-07 | 1992-09-03 | Hitachi Maikuro Konpyuuta Enjiniaringu Kk | |
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0159741B2 (ja) | 1989-12-19 |
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