JPH01282890A - 多層回路の製造方法 - Google Patents

多層回路の製造方法

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JPH01282890A
JPH01282890A JP1051799A JP5179989A JPH01282890A JP H01282890 A JPH01282890 A JP H01282890A JP 1051799 A JP1051799 A JP 1051799A JP 5179989 A JP5179989 A JP 5179989A JP H01282890 A JPH01282890 A JP H01282890A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は層間の電気的な分離を達成するために、誘電体
のグリーン（生の）テープを用いた多層回路の製造方法
に関する。
〔従来の技術〕
相互接続回路板は、基板上で電気的及び機械的に相互接
続された多数の非常に微細な回路要素から、電子回路や
サブシステムを物理的に実現したものである。これらの
ダイバースタイプの電子部品を、それらが１つのコンパ
クトなパッケージ内で互いに隣接して物理的に分離され
かつ据え付けられ、そして相互に及び／又はパッケージ
から延びる共通の接続部に電気的に接続されるように、
配列して結合することはしばしば望ましい。
複雑な電子回路は、回路が絶縁性の誘電体層によって分
離されたいくつかの導体から（を築されることを、−船
釣に必要とする。導電層は、誘電体を貫通するバイアと
呼ばれる電気的に伝導性の通路によって平面間でト目互
接続される。このような多層構造は、回路をよりコンパ
クトにさせる。
多層回路を構築するための一般によく知られた方法は、
アルミナのような堅い絶縁基板上に厚膜の導体及び絶縁
性の誘電体を連続的に印刷しそして焼成することによる
ものである。アルミナ基板は、機械的な支持とＸ−Ｙ寸
法安定性も与え、かつパターン化された厚膜導体及び誘
電体層に対する位置合せを容易にする。しかし、厚膜プ
ロセスは、スクリーンメツシュを通しての印刷が、誘電
体層に、導体層の間で短絡を起こし得るピンホールやボ
イドをもたらこともあるという欠点を有している。もし
、厚膜誘電体が、印刷操作中にペーストの充分な流動を
起こさせ、したがってピンホールを生じる傾向を減少さ
せるように規格化されたならば、微小なバイアの管理は
、バイアホールへの誘電体ペーストの流動によって解決
される可能性がある。また、各層に対する連続的な印刷
及び焼成は、時間を費やし、高価である。
多層回路を構築するための他の従来技術の方法は、多数
のセラミックテープ誘電体（それらの上には導体がすで
に印刷されている）を、誘電体層を貫通して延びて多く
の導電層を相互接続するメタライズされたバイアととも
に同時焼成するものである（スティンバーブ、米国特許
箱４，８５４．０９５号を参照）。これらのテープ層は
、位置合せして積み重ねられ、予め選択された温度と圧
力で一緒にプレスされて、モノリシック構造（これは高
温で焼成されて、有機バインダーを追い出し、導電性の
金属を焼結させ、：Ｊ５電体を緻密化させている）を形
成する。このプロセスは、焼成が一度なされるだけであ
り、したがって製造の時間と労働を節約し、かつ導体の
間で短絡を起こし得る可動金属の拡散を制限するという
利点を有する。しかし、このプロセスは、焼成中に起こ
る収縮の量が制御困難であるかもしれないという欠点を
有する。この寸法の不正確さは大きな復雑な回路では特
に好ましくなく、引続くアセンブリー操作の間に位置合
せ誤りをもたらす可能性がある。
一方、ビトリオールとブラウンは、米国特許箱４．８４
５，５５２号において、堅い基板の上に多層回路を構築
するための方法を開示している。この方法は、導体及び
誘電体の回路層が連続的に回路に付加され焼成されると
いう手法において、前述した厚膜プロセスに類似してい
る。この回路は、堅く、寸法的に安定な基板の上に、以
下のような一連の工程によって製造される。
（ａ＞寸法的に安定な基板の上に、導体パターンを形成
する； （ｂ）誘電体グリーンテープ中にバイアホールを形成す
る； （ｃ）基板上に、導体パターンに位置合せして、グリー
ンテープを積層する； （ｄ）基板、導体及びグリーンテープを焼成する。
（Ｑ）誘電体テープの上部表面をメタライジングし、バ
イアを充填する；そして （［’）多層構造が完成するまで（ｂ）〜（ｃ）の工程
を繰り返す。
このようなプロセスは、グリーンテープが誘電体絶縁層
として用いられ、かつ機械的に穴あけされたバイアが使
用されるという事実により、ピンホールの危険性とバイ
ア閉塞が除去されるので、厚膜多層回路製造方法の欠点
のいくつかを除去する。しかし、バイア形成後の取扱い
中に柔軟なテープが歪もうとする危険性があり、これは
基板上の導体パターンとの位置合せ誤りを引き起こすか
もしれない。
レリックは、米国特許箱４．０５５，８Ｇ４号において
、堅い基板上に積層するに適した誘電体グリーンテープ
を開示している。このグリーンテープは、導体及び誘電
体の回路層が連続的に回路に付加され焼成されるという
手法において、前述した厚膜プロセスに類似したプロセ
スにおいて使用される。
テープ形状の誘電体を使用することにより、厚膜プロセ
スに内在するピンホールの危険性とバイア閉塞が除去さ
れる。このテープは、有機バインダー中に分散されたガ
ラス及び耐火酸化物からなっており、堅い基板上に積層
するのに特に適している。しかしながら、この特許にお
いて開示された、多層相互接続構造を形成するための方
法も、積層前に、前述した付随する欠点のある誘電体テ
ープ中でのバイアの形成を意図している。
〔発明が解決しようとする課題〕
本発明の一般的な目的は、通常の厚膜の導電メタライゼ
ーション及び：に電体グリーンテープを、焼成中に層の
優れたＸ−Ｙ寸法安定性が得られるような仕方で用いた
、新規で改良された多層回路の製造方法を提供すること
にある。
〔課題を解決するための手段と作用〕
本発明の方法は２つの基本的な手順からなり、その各々
において、多数の交互に繰り返す厚膜導電層及び導電メ
タライゼーションで充填されたバイアを含む積層された
誘電体グリーンテープ層が連続的に焼成される。これら
の基本的な手順の第１においては、本方法は、電気的な
絶縁基板の上にパターン化された導電層を印刷すること
から始まる。第２の基本的な手順においては、本方法は
、電気的に伝導性又は絶縁性である得る基板の上に誘電
体グリーンテープを積層することから始まる。
第１の観点において、本発明は、以下の一連の工程から
なる多層回路の製造方法を示している。
（ａ）寸法的に安定な電気的に絶縁性の基板を供給する
： （ｂ）基板にパターン化導電層を塗布する；（ｃ）パタ
ーン化導電層を焼成する； （ｄ）焼成されたパターン化導電層及び基板の露出領域
に、誘電体グリーンテープの層を積層する；（ｃ）選択
された位置に、誘電体グリーンテープの層を貫通して、
（ｃ）工程の焼成されたパターン化導電層に位置合せし
て、バイアを形成する；（ｒ）積層された誘電体グリー
ンテープ層を焼成する； （ｇ）焼成された誘電体テープ層中のバイアを導電メタ
ライゼーションで充填する； （ｈ）誘電体テープ層中の充填されたバイアを焼成する
； （１）焼成された誘電体グリーンテープ層に、その中の
バイアに位置合せして、パターン化導゛毛層を塗布する
； （ｊ）パターン化導電層を焼成する； （ｋ）多層回路が導電パターンを有する２層より多い層
を必要とする場合には、要求される数の回路層が得られ
るまで、（ｄ）から（ｊ）の工程を繰り返す。
第２の観点において、本発明は、以下の一連の工程から
なる多層回路の製造方法を示している。
（ａ）寸法的に安定な基板を供給する；（ｂ）基板の表
面に、誘電体グリーンテープの層を積層する； （ｅ）積層されたグリーンテープに、選択的にバイアを
形成する； （ｄ）積層された誘電体グリーンテープ層を焼成する； （ｅ）積層された誘電体テープ中の全てのバイアを、導
電メタライゼーションで充填する；（ｒ）焼成された誘
電体テープ層の全ての充填されたバイアを焼成する； （ｇ）焼成された誘電体テープ層に、パターン化導電層
を塗布する； （ｈ）パターン化導電層を焼成する； （１）焼成されたパターン化導電層、及び下地の誘電体
テープ層の露出領域に、誘電体グリーンテープ層を積層
する； （ｊ）（ｌ）工程の積層されたグリーンテープ層に、バ
イアを形成する； （ｋ）　（ｊ）工程で付着された、積層されたグリーン
テープ層を焼成する； （ｌ）　（ｋ）工程からの焼成されたグリーンテープ層
中のバイアを、導電メタライゼーションで充填する； （１１）　（１）工程からの焼成された誘電体グリーン
テープ層中に含まれる、充填されたバイアを焼成する； （ｎ）　（ａ＋）工程からの焼成された誘電体テープ層
に、パターン化導電層を塗布する； （ｏ）　（ｎ）工程からのパターン化導電層を焼成する
； （ｐ）多層回路が導電パターンを有する２層より多い層
を必要とする場合には、要求される数の回路層が得られ
るまで、（１）から（ｏ）の工程を繰り返す。
下地の導電層に、グリーンテープ層を積層するにあたり
、グリーンテープはまた下地の基板、焼成されたテープ
層、又は導電パターンの少なくとも選択された部分に積
層されてもよいことは認識されるであろう。これは特殊
な回路デザインに相関するものである。
本発明の方法の多くの利点のうちの１つは、それが通常
の厚膜層７ヒ材料及び誘電体グリーンテープを使用して
実行できることである。これは電気回路の形成にこれら
の材料を応用する通常の技術と同様である。
したがって、導電層又はメタライゼーションは、スクリ
ーン印刷への応用のために適当なレオロジーを有する何
機媒体中に分散された導電性の金属又は金属酸化物の微
細に分割された粒子からなる、通常の厚膜導電ペースト
から形成し得る。このような印刷可能な厚膜ペーストは
、無機バインダーの微細に分割された粒子を含んでいて
もよい。適当な回路パターンに印刷された後、導電性厚
膜層は焼成されて、有機媒体の揮発と固体成分の焼結を
もたらす。
間に位置する絶縁（誘電体）層は、下地の導電層に位置
合せして、１つ又はそれより多い誘電体グリーンテープ
の層を積層することにより形成される。誘電体グリーン
テープは、高分子マトリックス（これは積層されたテー
プが酸化性又は非酸化性雰囲気中で焼成されたときに熱
分解可能である）中に分散されたチタン酸バリウム、ア
ルミナ又はガラスのような微細に分割された誘電体材料
からなる。焼成の結果、高分子マトリックスは熱分解し
く焼失し）、誘電体材料は焼結し及び／又は緻密化する
。
このような厚膜導電体組成物及び誘電体グリーンテープ
、並びにこれらに応用される方法は、電子材料技術でよ
く知られている。
最もしばしば、本発明で使用される無機基板は、アルミ
ナやベリリアのような電気的に絶縁性のセラミック材料
である。
本発明において使用される全ての基板材料の必須条件は
、薄層（例えば６００ミクロン）に形成されたときに堅
く、寸法的に安定でなければならないことである。すな
わち、それらが焼成されたときに少しの実質的な度合い
の湾曲も受けてはならず、最も重要には、Ｘ−Ｙ平面に
おいて極度の安定性を持っていなければならない。最も
しばしば、本発明に用いられる基板は、アルミナのよう
な電気的に絶縁性のセラミック材料からなる。しかし、
いくつかの例では、熱伝導性の金属又はほうろう鋼板の
ようなセラミックコートされた金属からなる基板が用い
られてもよい。
グリーンテープ層中のバイアは、２つの方法によって充
填される。１つの技術では、バイアは、バイア中へ厚膜
導電ペーストを直接スクリーン印刷することにより充填
される。もう１つの技術では、バイアは、重なっている
導電層のスクリーン印刷中に、バイアへの厚膜層の流動
によって充填される。
本発明の方法は、例えば１５〜２０の導電層を含む多層
回路を作製するのに使用することができる。
グリーンテープは、通常約５０〜４００ミクロンの厚さ
を有する。
〔実施例〕 第１図を参照すると、（ａ）工程において、アルミナか
らなる堅いセラミック基板１が供給される。
（ｂ）工程において、基板の表面への導電厚膜ペースト
のスクリーン印刷により、パターン化導電層２が供給さ
れ、（ｃ）工程において、これは空気中、８５０℃で焼
成される。導電層の塗布と焼成の後、誘電体グリーンテ
ープ３の層がパターン化導電層２及び基板の露出領域上
に、５０’Ｃの温度、６００ｐｓｌの圧力で約１０分間
にわたって積層される。
（ｏ）工程において、レーザービームによる融解によっ
て、グリーンテープ３中に、バイア４が形成され、そし
てグリーンテープ３は、（ｒ）工程において８５０℃で
焼成される。グリーンテープ３の焼成の後、焼成された
誘電体テープ３中のバイア４は、（ｇ）工程において導
電メタライゼーションで充填され、（１１）工程におい
て焼成される。（ｉ）工程において、パターン化厚膜導
電層５が、下地の誘電体層３中のバイア４に位置合せし
て、スクリーン印刷され、そして導電層は焼成される［
（ｊ）工程］。（ｄ）から（ｊ）の工程が一度繰り返さ
れると、図に示されるように、３つの分離した導電層を
有する多層要素が形成される［（ｋ）工程］。
代替的に、（ｒ）工程は除いてもよく、誘電体グリーン
テープ及びバイア充填材は（ｈ）工程で同時焼成しても
よい。
代替的に、（ｒ）及び（ｈ）工程は、誘電体グリーンテ
ープ、バイア充填材及び重なっている導電メタライゼー
ションを（Ｄ工程で同時焼成するようにして、除いても
よい。
代替的に、（ｈ）工程は、バイア充填材であるメタライ
ゼーションをその上の導電層とともに（ｊ）工程で同時
焼成するようにして、除いてもよい。
焼成工程の間、厚膜ペーストから有機媒体が、又はセラ
ミックグリーンテープから高分子バインダーが揮発によ
って除去され、テープ中の無機バインダー及びアルミナ
が焼結する。このプロセスを用いると、バイアはグリー
ンテープ中に、テープが堅い基板上に強固に密着してい
るときに形成され、それゆえバイア形成ブロセ゛スの間
にテープの屈曲及び伸長を防止し、また下地の導体ライ
ンとの相対的なバイアの配置の正確さを改善する。
更に、バイア形成が、テープ状誘電体が基板に積層され
た後に起こっているので、積層プロセスの間バイアホー
ルのゆがみの危険性が除去される。
テープが積層された後のバイア形成は、レーザー融解又
は機械的な穿孔のようなプロセスにより完遂され得る。
あるいくつかの場合には、最初の導体層の形成の前に、
プロセスのシーケンスを、堅い基板に誘電体グリーンテ
ープを積層することから始めることが望ましいかもしれ
ない。これは、例えば、電気的に伝導性の基板が用いら
れた場合であろう。
基板の表面の性質を改変することが望まれる場合にも、
テープ状誘電体層が絶縁基板に隣接して使用されること
がありうる。例えば、はうろうコーティングは電気的に
絶縁性であるけれども、それは、導体のはんだづけ性及
びはんだ浸出耐性が低下するような仕方で、導体メタラ
イゼーションと反応することがある。このような場合に
は、テープ状誘？ｕ体の層が、引続く導体メタライゼー
ションの土台として、はうろう化された基板に付合され
てもよい。第１の工程としてテープ状誘７は体層を利用
するプロセスのシーケンスは以下に記述される。
第２図を参照すると、（ａ）工程において、アルミナか
らなる堅いセラミック基板１１が供給される。
（１））工程において、誘電体グリーンテープ１２の層
が、基板１１の選択された領域に積層され、レーザー融
解によって、その中にバイア１３が形成され［（ｃ）工
程コ、グリーンテープ層１２が焼成される［（ｄ）工程
コ。焼成された誘電体テープ層中のバイア１３は、それ
から導電厚膜ペーストで充填され［（ｃ）工程］、充填
されたバイア１３は、空気中、８５０℃で焼成される［
（ｆ）工程］。パターン化導電層１４が、導電厚膜ペー
ストを焼成された誘電体テープ層の露出した表面上にス
クリーン印刷することによって塗布され、印刷された導
電層は８５０℃で焼成される［（ｇ）及び（ｈ）工程コ
。誘電体テープ層中の充填されたバイア１３は、導電パ
ターンから下地の基板１１へ、熱を伝導するのに貢献し
、多層システムが動作しているときにはヒートシンクと
して作用する。
導電層１４の焼成に引き続き、誘電体グリーンテープ１
５の層がパターン化導電層１４及び基板の露出領域の上
に、５０℃の温度、６００　ｐｓｉの圧力で約１０分間
にわたって積層される［（１）工程］。
後者の誘電体グリーンテープ層１５の積層の後、レーザ
ー融解によって、その中にバイア１６が形成され［（ｊ
）工程］、そして誘電体グリーンテープ層が焼成される
［（ｋ）工程］。（１）工程において、焼成されたテー
プ層１５中のバイア１６が導電ペーストで充填され、そ
して（ｆｆｌ）工程において充填されたバイア１Ｇが焼
成される。それから充填されたバイア１４に位置合せし
て、誘電体層１５上に、パターン化厚膜導電層１７がス
クリーン印刷される［（ｎ）工程］。未焼成の導電層１
７がそれから焼成される［（ｏ）工程］。（１）から（
ｏ）の工程が一度繰り返されると［（ｐ）工程］、図に
示されるように、３つの分離した導電層を有する多層要
素が形成される。
代替的に、（ｒ）及び（ｌ１）工程は除いてもよく、バ
イア充填材である導体とその上の導体パターンは（ｈ）
及び（ｏ）工程で同時焼成されてもよい。
代替的に、（ｄ）及び（ｋ）工程は、テープ状誘亀体を
バイア充填材である導体とともに（ｆ）及び（Ｉｌｌ）
工程で同時焼成するようにして、除いてもよい。
代替的に、（ｄ）　、（ｆ’）　、（ｋ）及び（ｍ）工
程は、誘電体グリーンテープ、そのバイア充填材である
メタライゼーション及び重なっている導体層を（ｈ）及
び（ｏ）工程で同時焼成するために、除いてもよい。
〔発明の効果〕
本発明の多層回路の製造方法によれば、通常の誘電体グ
リーンテープ及び厚膜導電ペーストを用い、優れたＸ　
−Ｙ　；ｊ’法法定定性維持することができる。
【図面の簡単な説明】
第１図は本発明の一実施例における一連の工程を示す図
、第２図は本発明の他の実施例における一連の工程を示
す図である。 １・・・セラミック基板、２・・・パターン化導電層、
３・・・誘電体グリーンテープ、４・・・バイア、５・
・・パターン化導電層、１１・・・セラミック基板、１
２・・・誘電体グリーンテープ、１３・・・バイア、１
４・・・パターン化導電層、１５・・・誘電体グリーン
テープ、１Ｇ・・・バイア、１７・・・パターン化導電
層、１８・・・誘電体グリーンテープ、１９・・・バイ
ア、２０・・・パターン化導電層。 出願人代理人　弁理士　鈴江武彦 Ｆｉｇ、　／

Claims (8)

    【特許請求の範囲】
  1. （１）（ａ）寸法的に安定な電気的に絶縁性の基板を供
    給する工程と、 （ｂ）基板にパターン化導電層を塗布する工程と、 （ｃ）パターン化導電層を焼成する工程と、（ｄ）焼成
    されたパターン化導電層及び基板の露出領域に、誘電体
    グリーンテープの層を積層する工程と、 （ｅ）選択された位置に、誘電体グリーンテープの層を
    貫通して、（ｃ）工程の焼成されたパターン化導電層に
    位置合せして、バイアを形成する工程と、 （ｆ）積層された誘電体グリーンテープ層を焼成する工
    程と、 （ｇ）焼成された誘電体テープ層中のバイアを導電メタ
    ライゼーションで充填する工程と、（ｈ）誘電体テープ
    層中の充填されたバイアを焼成する工程と、 （ｉ）焼成された誘電体グリーンテープ層に、その中の
    バイアに位置合せして、パターン化導電層を塗布する工
    程と、 （ｊ）パターン化導電層を焼成する工程と、（ｋ）多層
    回路が導電パターンを有する２層より多い層を必要とす
    る場合には、要求される数の回路層が得られるまで、（
    ｄ）から（ｊ）の工程を繰り返す工程 とを具備したことを特徴とする多層回路の製造方法。
  2. （２）　（ｆ）工程が省略され、バイア充填材であるメ
    タライゼーションが（ｈ）工程で同時焼成されることを
    特徴とする請求項（１）記載の方法。
  3. （３）　（ｆ）及び（ｈ）工程が除かれ、誘電体グリー
    ンテープ、バイア充填材であるメタライゼーション及び
    重なっているパターン化導電層が（ｊ）工程で同時焼成
    されることを特徴とする請求項（１）記載の方法。
  4. （４）（ｈ）工程が省略され、バイア充填材であるメタ
    ライゼーション及び重なっているパターン化導電層が（
    ｊ）工程で同時焼成されることを特徴とする請求項（１
    ）記載の方法。
  5. （５）（ａ）寸法的に安定な基板を供給する工程と、（
    ｂ）基板の表面に、誘電体グリーンテープの層を積層す
    る工程と、 （ｃ）積層されたグリーンテープに、選択的にバイアを
    形成する工程と、 （ｄ）積層された誘電体グリーンテープ層を焼成する工
    程と、 （ｅ）積層された誘電体テープ中の全てのバイアを、導
    電メタライゼーションで充填する工程と、（ｆ）焼成さ
    れた誘電体テープ層の全ての充填されたバイアを焼成す
    る工程と、 （ｇ）焼成された誘電体テープ層に、パターン化導電層
    を塗布する工程と、 （ｈ）パターン化導電層を焼成する工程と、（ｉ）焼成
    されたパターン化導電層、及び下地の誘電体テープ層の
    露出領域に、誘電体グリーンテープ層を積層する工程と
    、 （ｊ）（ｉ）工程の積層されたグリーンテープ層に、バ
    イアを形成する工程と、 （ｋ）（ｊ）工程で付着された、積層されたグリーンテ
    ープ層を焼成する工程と、 （ｌ）（ｋ）工程からの焼成されたグリーンテープ層中
    のバイアを、導電メタライゼーションで充填する工程と
    、 （ｍ）（ｌ）工程からの焼成された誘電体グリーンテー
    プ層中に含まれる、充填されたバイアを焼成する工程と
    、 （ｎ）（ｍ）工程からの焼成された誘電体テープ層に、
    パターン化導電層を塗布する工程と、（ｏ）（ｎ）工程
    からのパターン化導電層を焼成する工程と、 （ｐ）多層回路が導電パターンを有する２層より多い層
    を必要とする場合には、要求される数の回路層が得られ
    るまで、（ｌ）から（ｏ）の工程を繰り返す工程 とを具備したことを特徴とする多層回路の製造方法。
  6. （６）（ｆ）及び（ｍ）工程が省略され、バイア充填材
    であるメタライゼーション及びパターン化導電層が（ｈ
    ）及び（ｏ）工程でそれぞれ同時焼成されることを特徴
    とする請求項（５）記載の方法。
  7. （７）（ｄ）及び（ｋ）工程が省略され、積層されたグ
    リーンテープ層及びバイア充填材であるメタライゼーシ
    ョンが（ｆ）及び（ｍ）工程でそれぞれ同時焼成される
    ことを特徴とする請求項（５）記載の方法。
  8. （８）（ｄ）、（ｆ）、（ｋ）及び（ｍ）工程が省略さ
    れ、積層されたグリーンテープ層、バイア充填材である
    メタライゼーション及びパターン化導電層が（ｈ）及び
    （ｏ）工程でそれぞれ同時焼成されることを特徴とする
    請求項（５）記載の方法。
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MY (1) MY105814A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03208395A (ja) * 1989-11-17 1991-09-11 E I Du Pont De Nemours & Co 多層回路を形成する方法
US5296735A (en) * 1991-01-21 1994-03-22 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module with multiple shielding layers
KR20030048661A (ko) * 2001-12-12 2003-06-25 엘지이노텍 주식회사 반도체 칩의 냉각 장치
JP2010533980A (ja) * 2007-07-18 2010-10-28 ワトロウ エレクトリック マニュファクチュアリング カンパニー サイクル時間が短縮された厚膜抵抗装置の製造方法

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611018B2 (ja) * 1988-01-07 1994-02-09 株式会社村田製作所 セラミック生シートの積層方法
US4806188A (en) * 1988-03-04 1989-02-21 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits
JPH0682926B2 (ja) * 1988-04-22 1994-10-19 日本電気株式会社 多層配線基板の製造方法
EP0396806B1 (en) * 1989-05-12 1994-02-02 Ibm Deutschland Gmbh Glass-ceramic structure and method for making same
US5072075A (en) * 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US5102720A (en) * 1989-09-22 1992-04-07 Cornell Research Foundation, Inc. Co-fired multilayer ceramic tapes that exhibit constrained sintering
JP2761776B2 (ja) * 1989-10-25 1998-06-04 Ii Ai Deyuhon De Nimoasu Ando Co 多層回路板の製造方法
JPH07120603B2 (ja) * 1989-10-30 1995-12-20 株式会社村田製作所 セラミックグリーンシートの積層方法および装置
US5379515A (en) * 1989-12-11 1995-01-10 Canon Kabushiki Kaisha Process for preparing electrical connecting member
JPH03196691A (ja) * 1989-12-26 1991-08-28 Cmk Corp プリント配線板の絶縁層の形成方法
US5210455A (en) * 1990-07-26 1993-05-11 Ngk Insulators, Ltd. Piezoelectric/electrostrictive actuator having ceramic substrate having recess defining thin-walled portion
US5109455A (en) * 1990-08-03 1992-04-28 Cts Corporation Optic interface hybrid
JP2739726B2 (ja) * 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
US5217550A (en) * 1990-09-28 1993-06-08 Dai Nippon Printing Co., Ltd Alignment transfer method
US5254191A (en) * 1990-10-04 1993-10-19 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of ceramic bodies
JP2551224B2 (ja) * 1990-10-17 1996-11-06 日本電気株式会社 多層配線基板および多層配線基板の製造方法
EP0501361B1 (en) * 1991-02-25 2002-05-15 Canon Kabushiki Kaisha Electrical connecting member and method of manufacturing the same
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
US5209798A (en) * 1991-11-22 1993-05-11 Grunman Aerospace Corporation Method of forming a precisely spaced stack of substrate layers
JP3166251B2 (ja) * 1991-12-18 2001-05-14 株式会社村田製作所 セラミック多層電子部品の製造方法
US5292624A (en) * 1992-09-14 1994-03-08 International Technology Research Institute Method for forming a metallurgical interconnection layer package for a multilayer ceramic substrate
JPH06209068A (ja) * 1992-12-29 1994-07-26 Sumitomo Kinzoku Ceramics:Kk Ｉｃパッケージ
US5294567A (en) * 1993-01-08 1994-03-15 E. I. Du Pont De Nemours And Company Method for forming via holes in multilayer circuits
JP3457348B2 (ja) * 1993-01-15 2003-10-14 株式会社東芝 半導体装置の製造方法
US5454161A (en) * 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
US5632942A (en) * 1993-05-24 1997-05-27 Industrial Technoology Research Institute Method for preparing multilayer ceramic/glass substrates with electromagnetic shielding
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
FR2716037B1 (fr) * 1994-02-10 1996-06-07 Matra Marconi Space France Procédé pour connecter des circuits électoniques dans un module multi-puces à substrat co-cuit, et module multi-puces ainsi obtenu.
JP3570447B2 (ja) * 1994-12-21 2004-09-29 セイコーエプソン株式会社 積層型インクジェット式記録ヘッド、及びその製造方法、及び記録装置
JP3077543B2 (ja) * 1995-01-13 2000-08-14 セイコーエプソン株式会社 被覆導電体およびその製造方法、およびこれを用いた電子部品、電子機器
US5655209A (en) * 1995-03-28 1997-08-05 International Business Machines Corporation Multilayer ceramic substrates having internal capacitor, and process for producing same
US5821846A (en) * 1995-05-22 1998-10-13 Steward, Inc. High current ferrite electromagnetic interference suppressor and associated method
US5855995A (en) * 1997-02-21 1999-01-05 Medtronic, Inc. Ceramic substrate for implantable medical devices
SE510487C2 (sv) * 1997-09-17 1999-05-31 Ericsson Telefon Ab L M Flerlagerskretskort
US6245185B1 (en) * 1999-07-15 2001-06-12 International Business Machines Corporation Method of making a multilayer ceramic product with thin layers
US6477031B1 (en) * 2000-03-22 2002-11-05 Tdk Corporation Electronic component for high frequency signals and method for fabricating the same
TW543052B (en) * 2001-03-05 2003-07-21 Nitto Denko Corp Manufacturing method of ceramic green sheet, manufacturing method of multilayer ceramic electronic components, and carrier sheet for ceramic green sheets
JP4770059B2 (ja) * 2001-05-24 2011-09-07 パナソニック株式会社 セラミック多層基板の製造方法
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
JP3864114B2 (ja) * 2001-08-02 2006-12-27 株式会社日本自動車部品総合研究所 積層型誘電体の製造方法
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7670962B2 (en) * 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7303698B2 (en) * 2003-11-19 2007-12-04 E.I. Du Pont De Nemours And Company Thick film conductor case compositions for LTCC tape
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US8826531B1 (en) * 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US8089337B2 (en) * 2007-07-18 2012-01-03 Watlow Electric Manufacturing Company Thick film layered resistive device employing a dielectric tape
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3770529A (en) * 1970-08-25 1973-11-06 Ibm Method of fabricating multilayer circuits
DE2548258A1 (de) * 1975-10-28 1977-05-05 Siemens Ag Verfahren zur herstellung mehrlagiger mikroverdrahtungen
JPS57184296A (en) * 1981-05-09 1982-11-12 Hitachi Ltd Ceramic circuit board
JPS59995A (ja) * 1982-06-16 1984-01-06 富士通株式会社 銅導体多層構造体の製造方法
JPS60221358A (ja) * 1984-04-13 1985-11-06 日本碍子株式会社 電気絶縁体用セラミック組成物
FR2571545B1 (fr) * 1984-10-05 1987-11-27 Thomson Csf Procede de fabrication d'un substrat de circuit hybride de forme non plane, et circuit hybride non plan obtenu par ce procede
US4645552A (en) * 1984-11-19 1987-02-24 Hughes Aircraft Company Process for fabricating dimensionally stable interconnect boards
US4654095A (en) * 1985-03-25 1987-03-31 E. I. Du Pont De Nemours And Company Dielectric composition
US4655864A (en) * 1985-03-25 1987-04-07 E. I. Du Pont De Nemours And Company Dielectric compositions and method of forming a multilayer interconnection using same
US4806188A (en) * 1988-03-04 1989-02-21 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03208395A (ja) * 1989-11-17 1991-09-11 E I Du Pont De Nemours & Co 多層回路を形成する方法
US5296735A (en) * 1991-01-21 1994-03-22 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module with multiple shielding layers
KR20030048661A (ko) * 2001-12-12 2003-06-25 엘지이노텍 주식회사 반도체 칩의 냉각 장치
JP2010533980A (ja) * 2007-07-18 2010-10-28 ワトロウ エレクトリック マニュファクチュアリング カンパニー サイクル時間が短縮された厚膜抵抗装置の製造方法

Also Published As

Publication number Publication date
EP0631303A3 (en) 1995-08-16
DE68923468D1 (de) 1995-08-24
DE68929012T2 (de) 1999-10-21
EP0631303B1 (en) 1999-06-02
US4806188A (en) 1989-02-21
EP0631303A2 (en) 1994-12-28
KR890015390A (ko) 1989-10-30
EP0331161A1 (en) 1989-09-06
MY105814A (en) 1995-01-30
DE68923468T2 (de) 1996-03-21
KR920004039B1 (en) 1992-05-22
EP0331161B1 (en) 1995-07-19
DE68929012D1 (de) 1999-07-08
JPH0634451B2 (ja) 1994-05-02

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