JPH0634451B2 - 多層回路の製造方法 - Google Patents
多層回路の製造方法Info
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- JPH0634451B2 JPH0634451B2 JP1051799A JP5179989A JPH0634451B2 JP H0634451 B2 JPH0634451 B2 JP H0634451B2 JP 1051799 A JP1051799 A JP 1051799A JP 5179989 A JP5179989 A JP 5179989A JP H0634451 B2 JPH0634451 B2 JP H0634451B2
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- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims description 45
- 238000010304 firing Methods 0.000 claims description 32
- 238000001465 metallisation Methods 0.000 claims description 21
- 238000011049 filling Methods 0.000 claims description 12
- 238000010030 laminating Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims description 4
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 23
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 7
- 239000011230 binding agent Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000007650 screen-printing Methods 0.000 description 5
- 238000010344 co-firing Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- 238000007630 basic procedure Methods 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000002320 enamel (paints) Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002386 leaching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000518 rheometry Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2203/06—Lamination
- H05K2203/068—Features of the lamination press or of the lamination process, e.g. using special separator sheets
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
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- Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
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- Y10T156/1056—Perforating lamina
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- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は層間の電気的な分離を達成するために、誘電体
のグリーン（生の）テープを用いた多層回路の製造方法
に関する。
のグリーン（生の）テープを用いた多層回路の製造方法
に関する。
相互接続回路板は、基板上で電気的及び機械的に相互接
続された多数の非常に微細な回路要素から、電子回路や
サブシステムを物理的に実現したものである。これらの
ダイバースタイプの電子部品を、それらが１つのコンパ
クトなパッケージ内で互いに隣接して物理的に分離され
かつ据え付けられ、そして相互に及び／又はパッケージ
から延びる共通の接続部に電気的に接続されるように、
配列して結合することはしばしば望ましい。
続された多数の非常に微細な回路要素から、電子回路や
サブシステムを物理的に実現したものである。これらの
ダイバースタイプの電子部品を、それらが１つのコンパ
クトなパッケージ内で互いに隣接して物理的に分離され
かつ据え付けられ、そして相互に及び／又はパッケージ
から延びる共通の接続部に電気的に接続されるように、
配列して結合することはしばしば望ましい。
複雑な電子回路は、回路が絶縁性の誘電体層によって分
離されたいくつかの導体から構築されることを、一般的
に必要とする。導電層は、誘電体を貫通するバイアと呼
ばれる電気的に伝導性の通路によって平面間で相互接続
される。このような多層構造は、回路をよりコンパクト
にさせる。
離されたいくつかの導体から構築されることを、一般的
に必要とする。導電層は、誘電体を貫通するバイアと呼
ばれる電気的に伝導性の通路によって平面間で相互接続
される。このような多層構造は、回路をよりコンパクト
にさせる。
多層回路を構築するための一般によく知られた方法は、
アルミナのような堅い絶縁基板上に厚膜の導体及び絶縁
性の誘電体を連続的に印刷しそして焼成することによる
ものである。アルミナ基板は、機械的な支持とＸ−Ｙ寸
法安定性も与え、かつパターン化された厚膜導体及び誘
電体層に対する位置合せを容易にする。しかし、厚膜プ
ロセスは、スクリーンメッシュを通しての印刷が、誘電
体層に、導体層の間で短絡を起こし得るピンホールやボ
イドをもたらこともあるという欠点を有している。も
し、厚膜誘電体が、印刷操作中にペーストの充分な流動
を起こさせ、したがってピンホールを生じる傾向を減少
させるように規格化されたならば、微小なバイアの管理
は、バイアホールへの誘電体ペーストの流動によって解
決される可能性がある。また、各層に対する連続的な印
刷及び焼成は、時間を費やし、高価である。
アルミナのような堅い絶縁基板上に厚膜の導体及び絶縁
性の誘電体を連続的に印刷しそして焼成することによる
ものである。アルミナ基板は、機械的な支持とＸ−Ｙ寸
法安定性も与え、かつパターン化された厚膜導体及び誘
電体層に対する位置合せを容易にする。しかし、厚膜プ
ロセスは、スクリーンメッシュを通しての印刷が、誘電
体層に、導体層の間で短絡を起こし得るピンホールやボ
イドをもたらこともあるという欠点を有している。も
し、厚膜誘電体が、印刷操作中にペーストの充分な流動
を起こさせ、したがってピンホールを生じる傾向を減少
させるように規格化されたならば、微小なバイアの管理
は、バイアホールへの誘電体ペーストの流動によって解
決される可能性がある。また、各層に対する連続的な印
刷及び焼成は、時間を費やし、高価である。
多層回路を構築するための他の従来技術の方法は、多数
のセラミックテープ誘電体（それらの上には導体がすで
に印刷されている）を、誘電体層を貫通して延びて多く
の導電層を相互接続するメタライズされたバイアととも
に同時焼成するものである（ステインバーグ、米国特許
第 4,654,095号を参照）。これらのテープ層は、位置合
せして積み重ねられ、予め選択された温度と圧力で一緒
にプレスされて、モノリシック構造（これは高温で焼成
されて、有機バインダーを追い出し、導電性の金属を焼
結させ、誘電体を緻密化させている）を形成する。この
プロセスは、焼成が一度なされるだけであり、したがっ
て製造の時間と労働を節約し、かつ導体の間で短絡を起
こし得る可動金属の拡散を制限するという利点を有す
る。しかし、このプロセスは、焼成中に起こる収縮の量
が制御困難であるかもしれないという欠点を有する。こ
の寸法の不正確さは大きな複雑な回路では特に好ましく
なく、引続くアセンブリー操作の間に位置合せ誤りをも
たらす可能性がある。
のセラミックテープ誘電体（それらの上には導体がすで
に印刷されている）を、誘電体層を貫通して延びて多く
の導電層を相互接続するメタライズされたバイアととも
に同時焼成するものである（ステインバーグ、米国特許
第 4,654,095号を参照）。これらのテープ層は、位置合
せして積み重ねられ、予め選択された温度と圧力で一緒
にプレスされて、モノリシック構造（これは高温で焼成
されて、有機バインダーを追い出し、導電性の金属を焼
結させ、誘電体を緻密化させている）を形成する。この
プロセスは、焼成が一度なされるだけであり、したがっ
て製造の時間と労働を節約し、かつ導体の間で短絡を起
こし得る可動金属の拡散を制限するという利点を有す
る。しかし、このプロセスは、焼成中に起こる収縮の量
が制御困難であるかもしれないという欠点を有する。こ
の寸法の不正確さは大きな複雑な回路では特に好ましく
なく、引続くアセンブリー操作の間に位置合せ誤りをも
たらす可能性がある。
一方、ビトリオールとブラウンは、米国特許第 4,645,5
52号において、堅い基板の上に多層回路を構築するため
の方法を開示している。この方法は、導体及び誘電体の
回路層が連続的に回路に付加され焼成されるという手法
において、前述した厚膜プロセスに類似している。この
回路は、堅く、寸法的に安定な基板の上に、以下のよう
な一連の工程によって製造される。
52号において、堅い基板の上に多層回路を構築するため
の方法を開示している。この方法は、導体及び誘電体の
回路層が連続的に回路に付加され焼成されるという手法
において、前述した厚膜プロセスに類似している。この
回路は、堅く、寸法的に安定な基板の上に、以下のよう
な一連の工程によって製造される。
(a) 寸法的に安定な基板の上に、導体パターンを形成す
る； (b) 誘電体グリーンテープ中にバイアホールを形成す
る； (c) 基板上に、導体パターンに位置合せして、グリーン
テープを積層する； (d) 基板、導体及びグリーンテープを焼成する。
る； (b) 誘電体グリーンテープ中にバイアホールを形成す
る； (c) 基板上に、導体パターンに位置合せして、グリーン
テープを積層する； (d) 基板、導体及びグリーンテープを焼成する。
(e) 誘電体テープの上部表面をメタライジングし、バイ
アを充填する；そして (f) 多層構造が完成するまで(b) 〜(e) の工程を繰り返
す。
アを充填する；そして (f) 多層構造が完成するまで(b) 〜(e) の工程を繰り返
す。
このようなプロセスは、グリーンテープが誘電体絶縁層
として用いられ、かつ機械的に穴あけされたバイアが使
用されるという事実により、ピンホールの危険性とバイ
ア閉塞が除去されるので、厚膜多層回路製造方法の欠点
のいくつかを除去する。しかし、バイア形成後の取扱い
中に柔軟なテープが歪もうとする危険性があり、これは
基板上の導体パターンとの位置合せ誤りを引き起こすか
もしれない。
として用いられ、かつ機械的に穴あけされたバイアが使
用されるという事実により、ピンホールの危険性とバイ
ア閉塞が除去されるので、厚膜多層回路製造方法の欠点
のいくつかを除去する。しかし、バイア形成後の取扱い
中に柔軟なテープが歪もうとする危険性があり、これは
基板上の導体パターンとの位置合せ誤りを引き起こすか
もしれない。
レリックは、米国特許第 4,655,864号において、堅い基
板上に積層するに適した誘電体グリーンテープを開示し
ている。このグリーンテープは、導体及び誘電体の回路
層が連続的に回路に付加され焼成されるという手法にお
いて、前述した厚膜プロセスに類似したプロセスにおい
て使用される。テープ形状の誘電体を使用することによ
り、厚膜プロセスに内在するピンホールの危険性とバイ
ア閉塞が除去される。このテープは、有機バインダー中
に分散されたガラス及び耐火酸化物からなっており、堅
い基板上に積層するのに特に適している。しかしなが
ら、この特許において開示された、多層相互接続構造を
形成するための方法も、積層前に、前述した付随する欠
点のある誘電体テープ中でのバイアの形成を意図してい
る。
板上に積層するに適した誘電体グリーンテープを開示し
ている。このグリーンテープは、導体及び誘電体の回路
層が連続的に回路に付加され焼成されるという手法にお
いて、前述した厚膜プロセスに類似したプロセスにおい
て使用される。テープ形状の誘電体を使用することによ
り、厚膜プロセスに内在するピンホールの危険性とバイ
ア閉塞が除去される。このテープは、有機バインダー中
に分散されたガラス及び耐火酸化物からなっており、堅
い基板上に積層するのに特に適している。しかしなが
ら、この特許において開示された、多層相互接続構造を
形成するための方法も、積層前に、前述した付随する欠
点のある誘電体テープ中でのバイアの形成を意図してい
る。
本発明の一般的な目的は、通常の厚膜の導電メタライゼ
ーション及び誘電体グリーンテープを、焼成中に層の優
れたＸ−Ｙ寸法安定性が得られるような仕方で用いた、
新規で改良された多層回路の製造方法を提供することに
ある。
ーション及び誘電体グリーンテープを、焼成中に層の優
れたＸ−Ｙ寸法安定性が得られるような仕方で用いた、
新規で改良された多層回路の製造方法を提供することに
ある。
本発明の方法は２つの基本的な手順からなり、その各々
において、多数の交互に繰り返す厚膜導電層及び導電メ
タライゼーションで充填されたバイアを含む積層された
誘電体グリーンテープ層が連続的に焼成される。これら
の基本的な手順の第１においては、本方法は、電気的な
絶縁基板の上にパターン化された導電層を印加すること
から始まる。第２の基本的な手順においては、本方法
は、電気的に伝導性又は絶縁性である得る基板の上に誘
電体グリーンテープを積層することから始まる。
において、多数の交互に繰り返す厚膜導電層及び導電メ
タライゼーションで充填されたバイアを含む積層された
誘電体グリーンテープ層が連続的に焼成される。これら
の基本的な手順の第１においては、本方法は、電気的な
絶縁基板の上にパターン化された導電層を印加すること
から始まる。第２の基本的な手順においては、本方法
は、電気的に伝導性又は絶縁性である得る基板の上に誘
電体グリーンテープを積層することから始まる。
第１の観点において、本発明は、以下の一連の工程から
なる多層回路の製造方法を示している。
なる多層回路の製造方法を示している。
(a) 寸法的に安定な電気的に絶縁性の基板を供給する； (b) 基板にパターン化導電層を塗布する； (c) パターン化導電層を焼成する； (d) 焼成されたパターン化導電層及び基板の露出領域
に、誘電体グリーンテープの層を積層する； (e) 選択された位置に、誘電体グリーンテープの層を貫
通して、(c) 工程の焼成されたパターン化導電層に位置
合せして、バイアを形成する； (f) 積層された誘電体グリーンテープ層を焼成する； (g) 焼成された誘電体テープ層中のバイアを導電メタラ
イゼーションで充填する； (h) 誘電体テープ層中の充填されたバイアを焼成する； (i) 焼成された誘電体グリーンテープ層に、その中のバ
イアに位置合せして、パターン化導電層を塗布する； (j) パターン化導電層を焼成する； (k) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(d) から(j) の工程を繰り返す。
に、誘電体グリーンテープの層を積層する； (e) 選択された位置に、誘電体グリーンテープの層を貫
通して、(c) 工程の焼成されたパターン化導電層に位置
合せして、バイアを形成する； (f) 積層された誘電体グリーンテープ層を焼成する； (g) 焼成された誘電体テープ層中のバイアを導電メタラ
イゼーションで充填する； (h) 誘電体テープ層中の充填されたバイアを焼成する； (i) 焼成された誘電体グリーンテープ層に、その中のバ
イアに位置合せして、パターン化導電層を塗布する； (j) パターン化導電層を焼成する； (k) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(d) から(j) の工程を繰り返す。
第２の観点において、本発明は、以下の一連の工程から
なる多層回路の製造方法を示している。
なる多層回路の製造方法を示している。
(a) 寸法的に安定な基板を供給する； (b) 基板の表面に、誘電体グリーンテープの層を積層す
る； (c) 積層されたグリーンテープに、選択的にバイアを形
成する； (d) 積層された誘電体グリーンテープ層を焼成する； (e) 積層された誘電体テープ中の全てのバイアを、導電
メタライゼーションで充填する； (f) 焼成された誘電体テープ層の全ての充填されたバイ
アを焼成する； (g) 焼成された誘電体テープ層に、パターン化導電層を
塗布する； (h) パターン化導電層を焼成する； (i) 焼成されたパターン化導電層、及び下地の誘電体テ
ープ層の露出領域に、誘電体グリーンテープ層を積層す
る； (j) (i) 工程の積層されたグリーンテープ層に、バイア
を形成する； (k) (j) 工程で付着された、積層されたグリーンテープ
層を焼成する； (l) (k) 工程からの焼成されたグリーンテープ層中のバ
イアを、導電メタライゼーションで充填する； (m) (l) 工程からの焼成された誘電体グリーンテープ層
中に含まれる、充填されたバイアを焼成する； (n) (m) 工程からの焼成された誘電体テープ層に、パタ
ーン化導電層を塗布する； (o) (n) 工程からのパターン化導電層を焼成する； (p) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(i) から(o) の工程を繰り返す。
る； (c) 積層されたグリーンテープに、選択的にバイアを形
成する； (d) 積層された誘電体グリーンテープ層を焼成する； (e) 積層された誘電体テープ中の全てのバイアを、導電
メタライゼーションで充填する； (f) 焼成された誘電体テープ層の全ての充填されたバイ
アを焼成する； (g) 焼成された誘電体テープ層に、パターン化導電層を
塗布する； (h) パターン化導電層を焼成する； (i) 焼成されたパターン化導電層、及び下地の誘電体テ
ープ層の露出領域に、誘電体グリーンテープ層を積層す
る； (j) (i) 工程の積層されたグリーンテープ層に、バイア
を形成する； (k) (j) 工程で付着された、積層されたグリーンテープ
層を焼成する； (l) (k) 工程からの焼成されたグリーンテープ層中のバ
イアを、導電メタライゼーションで充填する； (m) (l) 工程からの焼成された誘電体グリーンテープ層
中に含まれる、充填されたバイアを焼成する； (n) (m) 工程からの焼成された誘電体テープ層に、パタ
ーン化導電層を塗布する； (o) (n) 工程からのパターン化導電層を焼成する； (p) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(i) から(o) の工程を繰り返す。
下地の導電層に、グリーンテープ層を積層するにあた
り、グリーンテープはまた下地の基板、焼成されたテー
プ層、又は導電パターンの少なくとも選択された部分に
積層されてもよいことは認識されるであろう。これは特
殊な回路デザインに相関するものである。
り、グリーンテープはまた下地の基板、焼成されたテー
プ層、又は導電パターンの少なくとも選択された部分に
積層されてもよいことは認識されるであろう。これは特
殊な回路デザインに相関するものである。
本発明の方法の多くの利点のうちの１つは、それが通常
の厚膜導電材料及び誘電体グリーンテープを使用して実
行できることである。これは電気回路の形成にこれらの
材料を応用する通常の技術と同様である。
の厚膜導電材料及び誘電体グリーンテープを使用して実
行できることである。これは電気回路の形成にこれらの
材料を応用する通常の技術と同様である。
したがって、導電層又はメタライゼーションは、スクリ
ーン印刷への応用のために適当なレオロジーを有する有
機媒体中に分散された導電性の金属又は金属酸化物の微
細に分割された粒子からなる、通常の厚膜導電ペースト
から形成し得る。このような印刷可能な厚膜ペースト
は、無機バインダーの微細に分割された粒子を含んでい
てもよい。適当な回路パターンに印刷された後、導電性
厚膜層は焼成されて、有機媒体の揮発と固体成分の焼結
をもたらす。
ーン印刷への応用のために適当なレオロジーを有する有
機媒体中に分散された導電性の金属又は金属酸化物の微
細に分割された粒子からなる、通常の厚膜導電ペースト
から形成し得る。このような印刷可能な厚膜ペースト
は、無機バインダーの微細に分割された粒子を含んでい
てもよい。適当な回路パターンに印刷された後、導電性
厚膜層は焼成されて、有機媒体の揮発と固体成分の焼結
をもたらす。
間に位置する絶縁（誘電体）層は、下地の導電層に位置
合せして、１つ又はそれより多い誘電体グリーンテープ
の層を積層することにより形成される。誘電体グリーン
テープは、高分子マトリックス（これは積層されたテー
プが酸化性又は非酸化性雰囲気中で焼成されたときに熱
分解可能である）中に分散されたチタン酸バリウム、ア
ルミナ又はガラスのような微細に分割された誘電体材料
からなる。焼成の結果、高分子マトリックスは熱分解し
（焼失し）、誘電体材料は焼結し及び／又は緻密化す
る。
合せして、１つ又はそれより多い誘電体グリーンテープ
の層を積層することにより形成される。誘電体グリーン
テープは、高分子マトリックス（これは積層されたテー
プが酸化性又は非酸化性雰囲気中で焼成されたときに熱
分解可能である）中に分散されたチタン酸バリウム、ア
ルミナ又はガラスのような微細に分割された誘電体材料
からなる。焼成の結果、高分子マトリックスは熱分解し
（焼失し）、誘電体材料は焼結し及び／又は緻密化す
る。
このような厚膜導電体組成物及び誘電体グリーンテー
プ、並びにこれらに応用される方法は、電子材料技術で
よく知られている。
プ、並びにこれらに応用される方法は、電子材料技術で
よく知られている。
最もしばしば、本発明で使用される無機基板は、アルミ
ナやベリリアのような電気的に絶縁性のセラミック材料
である。
ナやベリリアのような電気的に絶縁性のセラミック材料
である。
本発明において使用される全ての基板材料の必須条件
は、薄層（例えば600 ミクロン）に形成されたときに堅
く、寸法的に安定でなければならないことである。すな
わち、それらが焼成されたときに少しの実質的な度合い
の湾曲も受けてはならず、最も重要には、Ｘ−Ｙ平面に
おいて極度の安定性を持っていなければならない。最も
しばしば、本発明に用いられる基板は、アルミナのよう
な電気的に絶縁性のセラミック材料からなる。しかし、
いくつかの例では、熱伝導性の金属又はほうろう鋼板の
ようなセラミックコートされた金属からなる基板が用い
られてもよい。
は、薄層（例えば600 ミクロン）に形成されたときに堅
く、寸法的に安定でなければならないことである。すな
わち、それらが焼成されたときに少しの実質的な度合い
の湾曲も受けてはならず、最も重要には、Ｘ−Ｙ平面に
おいて極度の安定性を持っていなければならない。最も
しばしば、本発明に用いられる基板は、アルミナのよう
な電気的に絶縁性のセラミック材料からなる。しかし、
いくつかの例では、熱伝導性の金属又はほうろう鋼板の
ようなセラミックコートされた金属からなる基板が用い
られてもよい。
グリーンテープ層中のバイアは、２つの方法によって充
填される。１つの技術では、バイアは、バイア中へ厚膜
導電ペーストを直接スクリーン印刷することにより充填
される。もう１つの技術では、バイアは、重なっている
導電層のスクリーン印刷中に、バイアへの厚膜層の流動
によって充填される。
填される。１つの技術では、バイアは、バイア中へ厚膜
導電ペーストを直接スクリーン印刷することにより充填
される。もう１つの技術では、バイアは、重なっている
導電層のスクリーン印刷中に、バイアへの厚膜層の流動
によって充填される。
本発明の方法は、例えば15〜20の導電層を含む多層回路
を作製するのに使用することができる。グリーンテープ
は、通常約50〜400 ミクロンの厚さを有する。
を作製するのに使用することができる。グリーンテープ
は、通常約50〜400 ミクロンの厚さを有する。
第１図を参照すると、(a) 工程において、アルミナから
なる堅いセラミック基板１が供給される。(b) 工程にお
いて、基板の表面への導電厚膜ペーストのスクリーン印
刷により、パターン化導電層２が供給され、(c) 工程に
おいて、これは空気中、850 ℃で焼成される。導電層の
塗布と焼成の後、誘電体グリーンテープ３の層がパター
ン化導電層２及び基板の露出領域上に、50℃の温度、60
0 psi の圧力で約10分間にわたって積層される。
なる堅いセラミック基板１が供給される。(b) 工程にお
いて、基板の表面への導電厚膜ペーストのスクリーン印
刷により、パターン化導電層２が供給され、(c) 工程に
おいて、これは空気中、850 ℃で焼成される。導電層の
塗布と焼成の後、誘電体グリーンテープ３の層がパター
ン化導電層２及び基板の露出領域上に、50℃の温度、60
0 psi の圧力で約10分間にわたって積層される。
(e) 工程において、レーザービームによる融解によっ
て、グリーンテープ３中に、バイアが形成され、そして
グリーンテープ３は、(f) 工程において850 ℃で焼成さ
れる。グリーンテープ３の焼成の後、焼成された誘電体
テープ３中のバイア４は、(g) 工程において導電メタラ
イゼーションで充填され、(h) 工程において焼成され
る。(i) 工程において、パターン化厚膜導電層５が、下
地の誘電体層３中のバイア４に位置合せして、スクリー
ン印刷され、そして導電層は焼成される［(j) 工程］。
(d) から(j) の工程が一度繰り返されると、図に示され
るように、３つの分離した導電層を有する多層要素が形
成される［(k) 工程］。
て、グリーンテープ３中に、バイアが形成され、そして
グリーンテープ３は、(f) 工程において850 ℃で焼成さ
れる。グリーンテープ３の焼成の後、焼成された誘電体
テープ３中のバイア４は、(g) 工程において導電メタラ
イゼーションで充填され、(h) 工程において焼成され
る。(i) 工程において、パターン化厚膜導電層５が、下
地の誘電体層３中のバイア４に位置合せして、スクリー
ン印刷され、そして導電層は焼成される［(j) 工程］。
(d) から(j) の工程が一度繰り返されると、図に示され
るように、３つの分離した導電層を有する多層要素が形
成される［(k) 工程］。
代替的に、(f) 工程は除いてもよく、誘電体グリーンテ
ープ及びバイア充填材は(h) 工程で同時焼成してもよ
い。
ープ及びバイア充填材は(h) 工程で同時焼成してもよ
い。
代替的に、(f) 及び(h) 工程は、誘電体グリーンテー
プ、バイア充填材及び重なっている導電メタライゼーシ
ョンを(j) 工程で同時焼成するようにして、除いてもよ
い。
プ、バイア充填材及び重なっている導電メタライゼーシ
ョンを(j) 工程で同時焼成するようにして、除いてもよ
い。
代替的に、(h) 工程は、バイア充填材であるメタライゼ
ーションをその上の導電層とともに(j) 工程で同時焼成
するようにして、除いてもよい。
ーションをその上の導電層とともに(j) 工程で同時焼成
するようにして、除いてもよい。
焼成工程の間、厚膜ペーストから有機媒体が、又はセラ
ミックグリーンテープから高分子バインダーが揮発によ
って除去され、テープ中の無機バインダー及びアルミナ
が焼結する。このプロセスを用いると、バイアはグリー
ンテープ中に、テープが堅い基板上に強固に密着してい
るときに形成され、それゆえバイア形成プロセスの間に
テープの屈曲及び伸長を防止し、また下地の導体ライン
との相対的なバイアの配置の正確さを改善する。更に、
バイア形成が、テープ状誘電体が基板に積層された後に
起こっているので、積層プロセスの間バイアホールのゆ
がみの危険性が除去される。テープが積層された後のバ
イア形成は、レーザー融解又は機械的な穿孔のようなプ
ロセスにより完遂され得る。
ミックグリーンテープから高分子バインダーが揮発によ
って除去され、テープ中の無機バインダー及びアルミナ
が焼結する。このプロセスを用いると、バイアはグリー
ンテープ中に、テープが堅い基板上に強固に密着してい
るときに形成され、それゆえバイア形成プロセスの間に
テープの屈曲及び伸長を防止し、また下地の導体ライン
との相対的なバイアの配置の正確さを改善する。更に、
バイア形成が、テープ状誘電体が基板に積層された後に
起こっているので、積層プロセスの間バイアホールのゆ
がみの危険性が除去される。テープが積層された後のバ
イア形成は、レーザー融解又は機械的な穿孔のようなプ
ロセスにより完遂され得る。
あるいくつかの場合には、最初の導体層の形成の前に、
プロセスのシーケンスを、堅い基板に誘電体グリーンテ
ープを積層することから始めることが望ましいかもしれ
ない。これは、例えば、電気的に伝導性の基板が用いら
れた場合であろう。基板の表面の性質を改変することが
望まれる場合にも、テープ状誘電体層が絶縁基板に隣接
して使用されることがありうる。例えば、ほうろうコー
ティングは電気的に絶縁性であるけれども、それは、導
体のはんだづけ性及びはんだ浸出耐性が低下するような
仕方で、導体メタライゼーションと反応することがあ
る。このような場合には、テープ状誘電体の層が、引続
く導体メタライゼーションの土台として、ほうろう化さ
れた基板に付着されてもよい。第１の工程としてテープ
状誘電体層を利用するプロセスのシーケンスは以下に記
述される。
プロセスのシーケンスを、堅い基板に誘電体グリーンテ
ープを積層することから始めることが望ましいかもしれ
ない。これは、例えば、電気的に伝導性の基板が用いら
れた場合であろう。基板の表面の性質を改変することが
望まれる場合にも、テープ状誘電体層が絶縁基板に隣接
して使用されることがありうる。例えば、ほうろうコー
ティングは電気的に絶縁性であるけれども、それは、導
体のはんだづけ性及びはんだ浸出耐性が低下するような
仕方で、導体メタライゼーションと反応することがあ
る。このような場合には、テープ状誘電体の層が、引続
く導体メタライゼーションの土台として、ほうろう化さ
れた基板に付着されてもよい。第１の工程としてテープ
状誘電体層を利用するプロセスのシーケンスは以下に記
述される。
第２図を参照すると、(a) 工程において、アルミナから
なる堅いセラミック基板11が供給される。(b) 工程にお
いて、誘電体グリーンテープ12の層が、基板11の選択さ
れた領域に積層され、レーザー融解によって、その中に
バイア13が形成され［(c) 工程］、グリーンテープ層12
が焼成される［(d) 工程］。焼成された誘電体テープ層
中のバイア13は、それから導電厚膜ペーストで充填され
［(e) 工程］、充填されたバイア13は、空気中、850 ℃
で焼成される［(f) 工程］。パターン化導電層14が、導
電厚膜ペーストを焼成された誘電体テープ層の露出した
表面上にスクリーン印刷することによって塗布され、印
刷された導電層は850 ℃で焼成される［(g) 及び(h) 工
程］。誘電体テープ層中の充填されたバイア13は、導電
パターンから下地の基板11へ、熱を伝導するのに貢献
し、多層システムが動作しているときにはヒートシンク
として作用する。
なる堅いセラミック基板11が供給される。(b) 工程にお
いて、誘電体グリーンテープ12の層が、基板11の選択さ
れた領域に積層され、レーザー融解によって、その中に
バイア13が形成され［(c) 工程］、グリーンテープ層12
が焼成される［(d) 工程］。焼成された誘電体テープ層
中のバイア13は、それから導電厚膜ペーストで充填され
［(e) 工程］、充填されたバイア13は、空気中、850 ℃
で焼成される［(f) 工程］。パターン化導電層14が、導
電厚膜ペーストを焼成された誘電体テープ層の露出した
表面上にスクリーン印刷することによって塗布され、印
刷された導電層は850 ℃で焼成される［(g) 及び(h) 工
程］。誘電体テープ層中の充填されたバイア13は、導電
パターンから下地の基板11へ、熱を伝導するのに貢献
し、多層システムが動作しているときにはヒートシンク
として作用する。
導電層14の焼成に引き続き、誘電体グリーンテープ15の
層がパターン化導電層14及び基板の露出領域の上に、50
℃の温度、600 psi の圧力で約10分間にわたって積層さ
れる［(i) 工程］。
層がパターン化導電層14及び基板の露出領域の上に、50
℃の温度、600 psi の圧力で約10分間にわたって積層さ
れる［(i) 工程］。
後者の誘電体グリーンテープ層15の積層の後、レーザー
融解によって、その中にバイア16が形成され［(j) 工
程］、そして誘電体グリーンテープ層が焼成される
［(k) 工程］。(l) 工程において、焼成されたテープ層
15中のバイア16が導電ペーストで充填され、そして(m)
工程において充填されたバイア16が焼成される。それか
ら充填されたバイア14に位置合せして、誘電体層15上
に、パターン化厚膜導電層17がスクリー印刷される
［(n) 工程］。未焼成の導電層17がそれから焼成される
［(o) 工程］。(i) から(o) の工程が一度繰り返される
と［(p) 工程］、図に示されるように、３つの分離した
導電層を有する多層要素が形成される。
融解によって、その中にバイア16が形成され［(j) 工
程］、そして誘電体グリーンテープ層が焼成される
［(k) 工程］。(l) 工程において、焼成されたテープ層
15中のバイア16が導電ペーストで充填され、そして(m)
工程において充填されたバイア16が焼成される。それか
ら充填されたバイア14に位置合せして、誘電体層15上
に、パターン化厚膜導電層17がスクリー印刷される
［(n) 工程］。未焼成の導電層17がそれから焼成される
［(o) 工程］。(i) から(o) の工程が一度繰り返される
と［(p) 工程］、図に示されるように、３つの分離した
導電層を有する多層要素が形成される。
代替的に、(f) 及び(m) 工程は除いてもよく、バイア充
填材である導体とその上の導体パターンは(h) 及び(o)
工程で同時焼成されてもよい。
填材である導体とその上の導体パターンは(h) 及び(o)
工程で同時焼成されてもよい。
代替的に、(d) 及び(k) 工程は、テープ状誘電体をバイ
ア充填材である導体とともに(f) 及び(m) 工程で同時焼
成するようにして、除いてもよい。
ア充填材である導体とともに(f) 及び(m) 工程で同時焼
成するようにして、除いてもよい。
代替的に、(d) 、(f) 、(k) 及び(m) 工程は、誘電体グ
リーンテープ、そのバイア充填材であるメタライゼーシ
ョン及び重なっている導体層を(h) 及び(o) 工程で同時
焼成するために、除いてもよい。
リーンテープ、そのバイア充填材であるメタライゼーシ
ョン及び重なっている導体層を(h) 及び(o) 工程で同時
焼成するために、除いてもよい。
本発明の多層回路の製造方法によれば、通常の誘電体グ
リーンテープ及び厚膜導電ペーストを用い、優れたＸ−
Ｙ寸法安定性を維持することができる。
リーンテープ及び厚膜導電ペーストを用い、優れたＸ−
Ｙ寸法安定性を維持することができる。
第１図は本発明の一実施例における一連の工程を示す
図、第２図は本発明の他の実施例における一連の工程を
示す図である。 １……セラミック基板、２……パターン化導電層、３…
…誘電体グリーンテープ、４……バイア、５……パター
ン化導電層、11……セラミック基板、12……誘電体グリ
ーンテープ、13……バイア、14……パターン化導電層、
15……誘電体グリーンテープ、16……バイア、17……パ
ターン化導電層、18……誘電体グリーンテープ、19……
バイア、20……パターン化導電層。
図、第２図は本発明の他の実施例における一連の工程を
示す図である。 １……セラミック基板、２……パターン化導電層、３…
…誘電体グリーンテープ、４……バイア、５……パター
ン化導電層、11……セラミック基板、12……誘電体グリ
ーンテープ、13……バイア、14……パターン化導電層、
15……誘電体グリーンテープ、16……バイア、17……パ
ターン化導電層、18……誘電体グリーンテープ、19……
バイア、20……パターン化導電層。
Claims (8)
- 【請求項１】(a) 寸法的に安定な電気的に絶縁性の基板
を供給する工程と、 (b) 基板にパターン化導電層を塗布する工程と、 (c) パターン化導電層を焼成する工程と、 (d) 焼成されたパターン化導電層及び基板の露出領域
に、誘電体グリーンテープの層を積層する工程と、 (e) 選択された位置に、誘電体グリーンテープの層を貫
通して、(c) 工程の焼成されたパターン化導電層に位置
合せして、バイアを形成する工程と、 (f) 積層された誘電体グリーンテープ層を焼成する工程
と、 (g) 焼成された誘電体テープ層中のバイアを導電メタラ
イゼーションで充填する工程と、 (h) 誘電体テープ層中の充填されたバイアを焼成する工
程と、 (i) 焼成された誘電体グリーンテープ層に、その中のバ
イアに位置合せして、パターン化導電層を塗布する工程
と、 (j) パターン化導電層を焼成する工程と、 (k) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(d) から(j) の工程を繰り返す工程 とを具備したことを特徴とする多層回路の製造方法。 - 【請求項２】(f) 工程が省略され、バイア充填材である
メタライゼーションが(h) 工程で同時焼成されることを
特徴とする請求項(1) 記載の方法。 - 【請求項３】(f) 及び(h) 工程が除かれ、誘電体グリー
ンテープ、バイア充填材であるメタライゼーション及び
重なっているパターン化導電層が(j) 工程で同時焼成さ
れることを特徴とする請求項(1) 記載の方法。 - 【請求項４】(h) 工程が省略され、バイア充填材である
メタライゼーション及び重なっているパターン化導電層
が(j) 工程で同時焼成されることを特徴とする請求項
(1) 記載の方法。 - 【請求項５】(a) 寸法的に安定な基板を供給する工程
と、 (b) 基板の表面に、誘電体グリーンテープの層を積層す
る工程と、 (c) 積層されたグリーンテープに、選択的にバイアを形
成する工程と、 (d) 積層された誘電体グリーンテープ層を焼成する工程
と、 (e) 積層された誘電体テープ中の全てのバイアを、導電
メタライゼーションで充填する工程と、 (f) 焼成された誘電体テープ層の全ての充填されたバイ
アを焼成する工程と、 (g) 焼成された誘電体テープ層に、パターン化導電層を
塗布する工程と、 (h) パターン化導電層を焼成する工程と、 (i) 焼成されたパターン化導電層、及び下地の誘電体テ
ープ層の露出領域に、誘電体グリーンテープ層を積層す
る工程と、 (j) (i) 工程の積層されたグリーンテープ層に、バイア
を形成する工程と、 (k) (j) 工程で付着された、積層されたグリーンテープ
層を焼成する工程と、 (l) (k) 工程からの焼成されたグリーンテープ層中のバ
イアを、導電メタライゼーションで充填する工程と、 (m) (l) 工程からの焼成された誘電体グリーンテープ層
中に含まれる、充填されたバイアを焼成する工程と、 (n) (m) 工程からの焼成された誘電体テープ層に、パタ
ーン化導電層を塗布する工程と、 (o) (n) 工程からのパターン化導電層を焼成する工程
と、 (p) 多層回路が導電パターンを有する２層より多い層を
必要とする場合には、要求される数の回路層が得られる
まで、(i) から(o) の工程を繰り返す工程 とを具備したことを特徴とする多層回路の製造方法。 - 【請求項６】(f) 及び(m) 工程が省略され、バイア充填
材であるメタライゼーション及びパターン化導電層が
(h) 及び(o) 工程でそれぞれ同時焼成されることを特徴
とする請求項(5) 記載の方法。 - 【請求項７】(d) 及び(k) 工程が省略され、積層された
グリーンテープ層及びバイア充填材であるメタライゼー
ションが(f) 及び(m) 工程でそれぞれ同時焼成されるこ
とを特徴とする請求項(5) 記載の方法。 - 【請求項８】(d) 、(f) 、(k) 及び(m) 工程が省略さ
れ、積層されたグリーンテープ層、バイア充填材である
メタライゼーション及びパターン化導電層が(h) 及び
(O) 工程でそれぞれ同時焼成されることを特徴とする請
求項(5) 記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US164452 | 1988-03-04 | ||
| US07/164,452 US4806188A (en) | 1988-03-04 | 1988-03-04 | Method for fabricating multilayer circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282890A JPH01282890A (ja) | 1989-11-14 |
| JPH0634451B2 true JPH0634451B2 (ja) | 1994-05-02 |
Family
ID=22594544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051799A Expired - Lifetime JPH0634451B2 (ja) | 1988-03-04 | 1989-03-03 | 多層回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4806188A (ja) |
| EP (2) | EP0631303B1 (ja) |
| JP (1) | JPH0634451B2 (ja) |
| KR (1) | KR920004039B1 (ja) |
| DE (2) | DE68929012T2 (ja) |
| MY (1) | MY105814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927515B1 (ko) * | 2001-03-05 | 2009-11-17 | 닛토덴코 가부시키가이샤 | 세라믹 그린 시이트의 제조 방법, 적층 세라믹 전자 부품의제조 방법 및 세라믹 그린 시이트용 캐리어 시이트 |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611018B2 (ja) * | 1988-01-07 | 1994-02-09 | 株式会社村田製作所 | セラミック生シートの積層方法 |
| US4806188A (en) * | 1988-03-04 | 1989-02-21 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
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