JPH01200813A

JPH01200813A - リミッタ回路

Info

Publication number: JPH01200813A
Application number: JP63026080A
Authority: JP
Inventors: Sumio Kida; 木田　純生
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-02-05
Filing date: 1988-02-05
Publication date: 1989-08-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体集積回路において広（用いられるリミ
ッタすなわち、入力波形を上半波及び下半波でそれぞれ
一定電圧値でクリップする回路に関するものである。

従来の技術従来のリミッタ回路は、入力信号の上半波をＰＮＰトラ
ンジスタのベース・エミッタ間オン電圧で、下半波をＮ
ＰＮトランジスタのベース・エミッタ間オン電圧でクリ
ップすることを行なっていた。

第２図に、従来の技術によるリミッタ回路例を示した。

図において、１は電流端子、２は接地端子、３は入力端
子、４は出力端子、ｖｌ、ｖ２は第１、第２の電圧源、
ＱＩはＮＰＮ　トランジスタ、Ｑ２はＰＮＰ　トランジ
スタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４は抵抗である。ただし、
Ｒ２＝Ｒ３，Ｒ４＝Ｒ５である。第２図の回路の出力直
流電圧Ｖ　ＲＥＰはＶＲＥＦ＝　　（Ｖｌ＋　Ｖ２）／
２　　　　　　　　・・・・・ｉｆ）で表される。Ｑｌ
、Ｃ２のベース・エミッタ間オン電圧をＶＢＥＮ、　Ｖ
ＢＥＰとすると、上半波のクリップ電圧Ｖｕ、下半波の
クリップ電圧ＶＤはＶｕ＝　Ｖ２＋　ＶＢＩＩＰ　−Ｖ
ＲＥＦ　　　　　　−−（２）Ｖｏ＝ＶＲＥｐ−（Ｖｌ
　　ＶＢＥＮ）　　　　・−・・（３）で表される。（
１）〜（３）式より、ＶＵ−ＶＤ＝Ｖ２＋Ｖｌ−２ＶＲＥＦ＋ＶＢＥＰ　　Ｖ
ＢＥＮ＝　Ｖ　ＢＥＰ　　Ｖ　ＢＥＮ　　　　　　　−
−（４）である。

発明が解決しようとする課題従来の技術によるリミッタ回路では、（４）式が示すよ
うに、出力波形にＮＰＮ）ランジスタとＰＮＰトランジ
スタのベース・エミッタ間オン電圧の相違が上下非対称
成分として残ってしまうという難点があった。

本発明はかかる点に鑑みてなされたもので、リミッタ波
形の上下非対称を除去することが可能なリミッタ回路を
構成することを目的としている。

課題を解決するための手段入力信号の基準電圧が（ＶＢＥＰ　　ＶＢＥＮ）に依存
するようにすることにより、ＶＢＥＮとＶＢＥＰが異な
るときの出力波形の非対称性を除去したものである。

作用　　　　′ 本発明は上記した構成により、オン・オフ動作をするＮ
ＰＮ　トランジスタとＰＮＰ　トランジスタのベース・
エミッタ間電圧の相違と、出力バイアス用のＮＰＮトラ
ンジスタとＰＮＰトランジスタのベース・エミッタ間電
圧の相違をキャンセルし、リミッタ波形上下非対称性を
改善することができる。

実施例第１図に本発明によるリミッタ回路を示す。図において
、３は入力端子、４は出力端子であり、１は電源電圧Ｖ
ＣＣ端子、２は接地端子である。ただし、Ｒ２＝Ｒ３，
Ｒ４＝Ｒ５である。第１図の出力直流電圧Ｖ　ＲＥＦは
、Ｃ３，Ｑｌのベース・エミッタ間電圧をＶＢＥＮ・Ｖ
ＢＥＰとして、ＶＲＥＦ＝（（Ｖ２＋　ＶＢＥＩ））＋（Ｖｌ　−ＶＢ
ＥＮＨ／　２・・・・・・（５）で表される。Ｑｌ、Ｃ２のベース・エミッタ間オン電圧
がそれぞれ上記ＶＢＥＮ、　ＶＢＥＰと等しいと考える
と、上半波のクリップ電圧ＶＬＩ％下半波のクリップ電
圧ｖＤは、ＶＵ＝Ｖ２＋ＶＢＥＰ−ＶＲＥＦ　　　　　　−（６）
ＶＤ＝ＶＲＥＦ　−（Ｖｌ−ＶＢＥＮ）　　　　−−（
７）で表される。（５）〜（７）式よりＶＵ−ＶＤ＝Ｖ２＋Ｖｌ−２ＶＲＥＦ＋ＶＢＥＰ　　Ｖ
ＢＥＮ＝Ｏ・・・・・・（８）となり、ＮＰＮ　トランジスタとＰＮＰ　トランジスタ
のベース・エミッタ間電圧の相違が出力に現れない回路
構成を実現できる。また、クリップ電圧はＶ、、Ｖ２を
変えることによって調整可能である。

発明の効果以上述べてきたように、本発明によれば、極めて簡易な
回路構成で上下対称性のよいリミッタ波形が得られ、実
用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるリミッタ回路図、第
２図は従来のリミッタ回路図である。１・・・・・・電源端子、２・・・・・・接地端子、３
・・・・・・入力端子、４・・・・・・出力端子、Ｑｌ
、Ｃ３・・・・・・ＮＰＮ　トランジスタ、Ｃ２，Ｃ４
・・・・・・ＰＮＰ　）ランジスタ、Ｒ１，Ｒ２，Ｒ３
，Ｒ４，Ｒ５ｙ　Ｒｓ・・・・・・抵抗、Ｃ１・・・・
・・コンデンサ、Ｖ、、Ｖ、、・・・・・・可変電圧源
。代理人の氏名　弁理士　中尾敏男　ほか１名第１図第２図

Claims

【特許請求の範囲】

コレクタを電源端子に、ベースを第１の電圧源におよび
エミッタを出力端子にそれぞれ接続した第１のＮＰＮト
ランジスタと、コレクタを接地端子に、ベースを第２の
電圧源におよびエミッタを電源端子にそれぞれ、接続し
た第１のＰＮＰトランジスタと、コレクタを電源端子に
、ベースを前記第１の電圧源に、エミッタを第１の抵抗
を通して接地端子に、それぞれ接続した第２のＮＰＮト
ランジスタと、コレクタを接地端子に、ベースを第２の
電圧源に、エミッタを第２の抵抗を通して電源端子にそ
れぞれ接続した第２のＰＮＰトランジスタと、上記第２
のＮＰＮトランジスタのエミッタと上記第２のＰＮＰト
ランジスタのエミッタとの間に値の等しい第３、第４の
抵抗の縦続体と、上記第３、第４の抵抗の接続中点と出
力端子との間に接続した第５の抵抗と、前記出力端子に
第６の抵抗と第１のコンデンサとの縦続体を介して入力
する回路構成とをそなえたリミッタ回路。