JP7288056B2 - 高精度インダクタを含む多層電子デバイス - Google Patents

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Description

関連出願
本出願は、２０１８年１２月２０日に出願された米国仮特許出願第６２／７８２，５０１号、および２０１９年５月２０日に出願された同第６２／８５０，１０６号の優先権を主張し、これらはその全体が参照により本明細書に援用される。
多層電子デバイス(ｍｕｌｔｉｌａｙｅｒ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ)は、多くの場合、インダクタを含む。例えば、多層フィルタは、多くの場合に、特定のインダクタンス値を提供するように設計された１つまたは複数のインダクタを含む。しかしながら、そのようなインダクタのインダクタンスに対する精密制御は、インダクタの寸法を精密に制御することを伴うため、達成することが困難である可能性がある。
高周波数無線信号通信等の高周波数信号のフィルタリングが近年ますます一般的になっている。無線接続性のためのデータ送信速度の増大に対する需要により、５Ｇスペクトル周波数を含む高周波数で動作するように構成されたものを含む高周波数コンポーネントに対する需要が増してきた。高周波数用途は、多くの場合、非常に低いが精密なインダクタンス値を有するインダクタを必要とする。より小さなインダクタンス値を達成することは、より小さなインダクタを必要とし、インダクタンス値を精密に制御することに関連付けられた難易度を更に増大させる。したがって、高精度インダクタを備える多層フィルタが当該技術分野において求められている。
本開示の１つの実施形態によれば、多層電子デバイスが、複数の誘電体層と、入力および出力を有する信号経路とを備えることができる。多層電子デバイスは、複数の誘電体層のうちの１つの上に重なる導電層を備えるインダクタを備えることができる。インダクタは、第１のロケーションにおいて信号経路と電気的に接続し、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続することができる。インダクタは、第１の方向において外方（ｏｕｔｗａｒｄ）を向いた第１の直線縁部（ｓｔｒａｉｇｈｔ ｅｄｇｅ）と、第１の直線縁部と平行であり、第１の方向において外方を向いた第２の直線縁部とを含む外周を有することができる。第２の直線縁部は、約５００マイクロメートル（５００ミクロン）未満、かつ第１の直線縁部における第１の方向におけるインダクタの第１の幅の約９０％未満のオフセット距離だけ、第１の直線縁部からオフセットすることができる。
本開示の別の実施形態によれば、多層電子デバイスを形成する方法が、複数の誘電体層を設けることと、複数の誘電体層のうちの少なくともいくつかの上に複数の導電層を形成して、入力および出力を有する信号経路を形成することとを含むことができる。信号経路は、第１のロケーションにおいて信号経路と電気的に接続され、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続されたインダクタを備えることができる。インダクタは、第１の方向において外方を向いた第１の直線縁部と、第１の直線縁部と平行であり、第１の方向において外方を向いた第２の直線縁部とを含む外周を有することができる。第２の直線縁部は、約５００マイクロメートル（５００ミクロン）未満、かつ第１の直線縁部における第１の方向におけるインダクタの第１の幅の約９０％未満のオフセット距離だけ、第１の直線縁部からオフセットすることができる。
本開示の別の態様によれば、多層電子デバイスのためのインダクタを設計する方法が、インダクタのための目標インダクタンス値に基づいてインダクタのための有効長および幅を選択することを含むことができる。方法は、インダクタの突起部(ｐｒｏｔｒｕｓｉｏｎ)に関連付けられたオフセット距離をサイズ設定することを含むことができる。オフセット距離は、インダクタの周囲の第１の直線縁部と、インダクタの周囲の第２の直線縁部との間にあることができる。オフセット距離は、約５００マイクロメートル（５００ミクロン）未満、かつ第１の直線縁部における第１の方向におけるインダクタの第１の幅の約９０％未満とすることができる。第１の直線縁部は第１の方向において外方を向くことができ、第２の直線縁部は、第１の直線縁部と平行にすることができ、第１の方向において外方を向くことができる。
当業者に対する、本開示の十分で実施可能な開示は、その最良の実施態様を含めて、添付の図面を参照しながら本明細書の残りの部分において、より詳細に記載される。
本開示の態様によるバンドパスフィルタの簡単な概略図である。 本開示の態様による別のバンドパスフィルタの簡単な概略図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 図３Ａおよび図３Ｂのフィルタの側面図である。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａ～図４Ｅを参照して上記で説明したフィルタの第３のインダクタの平面図である。 本開示の態様による一対の突起部を含むインダクタの実施形態の平面図である。 本開示の態様による突起部を含むインダクタの実施形態の平面図である。 本開示の態様による一対の突起部を含むインダクタの別の実施形態の平面図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図６Ａおよび図６Ｂのフィルタの側面図である。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図８Ａのフィルタの側面図である。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図１０Ａのフィルタの側面図である。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による、構築されたフィルタの測定された挿入損失（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）およびリターン損失（ｒｅｔｕｒｎ ｌｏｓｓ）の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタを含む試験アセンブリの斜視図である。
本明細書および図面における参照符号の繰り返しの使用は、本開示の同じまたは類似の特徴または要素を表すことが意図される。
本考察は例示的な実施形態の説明にすぎず、本開示のより広い態様を限定することは意図されていないことが当業者には理解されるべきであり、このより広い態様は例示的な構造において具体化される。
概して言えば、本開示は、複数の誘電体層と、入力および出力を有する信号経路とを備える多層電子デバイスを対象とする。多層電子デバイスは、複数の誘電体層のうちの１つの上に形成された導電層を備えるインダクタを備える。インダクタは、第１のロケーションにおいて信号経路と電気的に接続することができ、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続することができる。
インダクタは、第１の方向において外方を向いた第１の直線縁部と、第１の直線縁部と平行であり、第１の方向において外方を向いた第２の直線縁部とを含む外周を有することができる。第２の直線縁部は、約５００マイクロメートル（５００ミクロン）未満、かつ第１の直線縁部における第１の方向におけるインダクタの第１の幅の約９０％未満のオフセット距離だけ、第１の直線縁部からオフセットすることができる。
突起部をオフセット距離と関連付けることができる。突起部は僅かに、インダクタの平均幅を増大させることができ、インダクタのインダクタンスを低下させる。インダクタンスは、一般的に、インダクタの長さに比例するが、インダクタの幅に反比例する。換言すれば、インダクタンスは、誘導性素子の長さ対平均幅比に比例することができる。したがって、誘導性素子の幅および長さに対する僅かな調節を用いて、インダクタンスを微調整することができる。このため、そのような突起部は、インダクタの幅全体を調節するよりも、インダクタのインダクタンスに対しより精密な調節をもたらすことができる。
多層フィルタは１つまたは複数の誘電材料を含むことができる。いくつかの実施形態では、１つまたは複数の誘電材料は低い誘電率を有することができる。誘電率は、約１００未満、いくつかの実施形態では約７５未満、いくつかの実施形態では約５０未満、いくつかの実施形態では約２５未満、いくつかの実施形態では約１５未満、およびいくつかの実施形態では約５未満とすることができる。例えば、いくつかの実施形態では、誘電率は、約１．５～１００、いくつかの実施形態では約１．５～約７５、およびいくつかの実施形態では約２～約８の範囲をとることができる。誘電率は、２５℃の動作温度および１ＭＨｚの周波数においてＩＰＣ ＴＭ－６５０ ２．５．５．３に従って決定することができる。誘電正接は、約０．００１～約０．０４、いくつかの実施形態では約０．００１５～約０．００２５の範囲をとることができる。
いくつかの実施形態では、１つまたは複数の誘電材料は、有機誘電材料を含むことができる。例示的な有機誘電体は、ＰｏｌｙｃｌａｄのＬＤ６２１およびＰａｒｋ／Ｎｅｌｃｏ ＣｏｒｐｏｒａｔｉｏｎのＮ６０００シリーズ等のポリフェニルエーテル（ＰＰＥ）をベースとする材料、Ｒｏｇｅｒｓ ＣｏｒｐｏｒａｔｉｏｎまたはＷ．Ｌ．Ｇｏｒｅ＆Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．の液晶ポリマー（ＬＣＰ）等のＬＣＰ、Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの４００シリーズ等の炭化水素複合体、ならびにＰａｒｋ／Ｎｅｌｃｏ Ｃｏｒｐ．のＮ４０００シリーズ等のエポキシ系積層体を含む。例えば、例は、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、およびグラフト樹脂等の他の熱可塑性材料、または類似の低誘電率で低損失の有機材料を含む。
いくつかの実施形態では、誘電材料は、セラミック充填エポキシとすることができる。例えば、誘電材料は、ポリマー（例えば、エポキシ）等の有機化合物を含むことができ、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ、または他の適当なセラミックもしくはガラス接着材料等のセラミック誘電材料の粒子を含有することができる。
しかしながら、Ｎ６０００、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、（Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの）Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、炭化水素、テフロン、ＦＲ４、エポキシ、ポリアミド、ポリイミド、およびアクリレート、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、ＢＴ樹脂化合物（例えば、Ｓｐｅｅｄｂｏａｒｄ Ｃ）、熱硬化性樹脂（例えば、Ｈｉｔａｃｈｉ ＭＣＬ－ＬＸ－６７Ｆ）、およびグラフト樹脂等の他の熱可撓性材料、または類似の低誘電率で低損失の有機材料を含む他の材料が利用されてもよい。
加えて、いくつかの実施形態では、限定ではないが、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ等の、セラミック、半導体もしくは絶縁材料、または他の適切なセラミックまたはガラス接着材料を含む非有機誘電材料を用いることができる。代替的に、誘電材料は、回路基板材料して一般的なエポキシ（セラミック混合有りまたはなし、グラスファイバー有りまたはなし）等の有機化合物、または誘電体として普及している他のプラスチック等の有機化合物であってもよい。これらの場合、導体は、通例、パターンを提供するように化学的にエッチングされた銅箔である。また更なる実施形態において、誘電材料は、ＮＰＯ（ＣＯＧ）、Ｘ７Ｒ、Ｘ５Ｒ Ｘ７Ｓ、Ｚ５Ｕ、Ｙ５Ｖおよびチタン酸ストロンチウムのうちの１つ等の比較的高誘電率（Ｋ）を有する材料を含むことができる。そのような例において、誘電材料は、１００を超える、例えば、約１００～約４０００の範囲内の、いくつかの実施形態では、約１０００～約３０００の範囲内の誘電率を有することができる。
１つまたは複数の導電層を誘電体層上に直接形成することができる。代替的に、コーティングまたは中間層は、導電層とそれぞれの誘電体層との間に配置することができる。本明細書において用いられるとき、「上に形成される」とは、誘電体層上に直接形成された導電層、または間に中間層もしくはコーティング層を有して誘電体層の上に重なる導電層を指すことができる。
導電層は、多岐にわたる導電性材料を含むことができる。例えば、導電層は、銅、ニッケル、金、銀、または他の金属もしくは合金を含むことができる。
いくつかの実施形態では、多層電子デバイスは、入力および出力を有する信号経路を含むことができる。信号経路は、誘電体層のうちの１つまたは複数の上に重なり、１つまたは複数のビアに接続された、１つまたは複数の導電層を含むことができる。
ビアは、誘電体層のうちの１つまたは複数に形成することができる。例えば、ビアは、１つの誘電体層上の導電層を、別の誘電体層上の導電層に電気的に接続することができる。ビアは、銅、ニッケル、金、銀、または他の金属もしくは合金等の多岐にわたる導電性材料を含むことができる。ビアは、貫通孔をドリル加工（例えば、機械的ドリル加工、レーザードリル加工）し、例えば、無電気めっきまたは銅シードを用いて貫通孔に導電性材料をめっきすることによって形成することができる。ビアを導電性材料で充填し、導電性材料の堅柱が形成されるようにすることができる。代替的に、貫通孔の内面は、ビアが中空となるようにめっきすることができる。
多層電子デバイスは、インダクタを含むことができる。インダクタは、複数の誘電体層のうちの１つの上に形成された導電層を含むことができる。インダクタは、第１のロケーションにおいて信号経路と電気的に接続することができ、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続することができる。例えば、インダクタは、信号経路の一部分を形成することができるか、または信号経路とグラウンドとの間に接続することができる。
いくつかの実施形態では、インダクタは、少なくとも１つの角部（ｃｏｒｎｅｒ）を含むことができる。角部は、約２０°よりも大きい角度（例えば、９０°）を有することができる。インダクタは、１つ～９つ以上の角部を有することができ、いくつかの実施形態では、インダクタは６つ未満の角部を有することができ、いくつかの実施形態では４つ未満の角部を有することができ、いくつかの実施形態では３つ未満の角部を有することができ、いくつかの実施形態では２つ未満の角部を有することができる。いくつかの実施形態では、インダクタは、角部を有していなくてもよい。いくつかの実施形態では、インダクタは、全円または部分円の「ループ」を定義することができる。例えば、インダクタは、半円未満の「ループ」を定義することができる。
いくつかの実施形態では、誘電体層のうちの少なくともいくつかは、約１８０マイクロメートル（１８０ミクロン）未満、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満、いくつかの実施形態では６０マイクロメートル（６０ミクロン）未満、いくつかの実施形態では約５０マイクロメートル（５０ミクロン）、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）未満、いくつかの実施形態では約３０マイクロメートル（３０ミクロン）未満、およびいくつかの実施形態では約２０マイクロメートル（２０ミクロン）未満の厚みを有することができる。例えば、インダクタの導電層は、約１８０マイクロメートル（１８０ミクロン）、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）の厚みを有する誘電体層上に形成することができる。
誘電体層に１つまたは複数のビアを形成することができる。ビアは、異なる複数の導電層を電気的に接続することができる。例えば、ビアは誘電体層に形成することができ、この誘電体層上にインダクタの導電層が形成される。そのようなビアは、インダクタを、信号経路の一部分またはグラウンド（例えば、グラウンドプレーン）等のフィルタの別の部分と接続することができる。いくつかの実施形態では、Ｚ方向におけるそのようなビアの長さは、そのようなビアが形成される誘電体層の厚みと等しくすることができる。例えば、そのようなビアは、約１８０マイクロメートル（１８０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満の長さを有することができる。
いくつかの実施形態では、一連のビアおよび中間層は、インダクタを、グラウンドプレーンまたは信号経路の一部分等の別の導電層と接続するように垂直方向に配列することができる。一連のビアおよび中間層のＺ方向における垂直総長は、約１０ミクロン～約５００マイクロメートル（５００ミクロン）、いくつかの実施形態では約３０マイクロメートル（３０ミクロン）～約３００マイクロメートル（３００ミクロン）、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）～約２００マイクロメートル（２００ミクロン）、およびいくつかの実施形態では約６０マイクロメートル（６０ミクロン）～約１５０マイクロメートル（５０ミクロン）の範囲をとることができる。
ビアは、多岐にわたる適切な幅を有することができる。例えば、いくつかの実施形態では、ビアの幅は、約２０マイクロメートル（２０ミクロン）～約２００マイクロメートル（２００ミクロン）、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）～約１８０マイクロメートル（１８０ミクロン）、いくつかの実施形態では約６０マイクロメートル（６０ミクロン）～約１４０マイクロメートル（４０ミクロン）、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）～約１２０マイクロメートル（１２０ミクロン）の範囲をとることができる。
いくつかの実施形態では、多層電子デバイスは、多層フィルタとして構成することができる。多層フィルタは、高周波数で動作するように構成することができる。多層フィルタは、６ＧＨｚよりも高い特性周波数（例えば、ローパス周波数、ハイパス周波数、バンドパス周波数の上限、またはバンドパス周波数の下限）を有することができる。いくつかの実施形態では、フィルタは、約６ＧＨｚよりも高い、いくつかの実施形態では約１０ＧＨｚよりも高い、いくつかの実施形態では約１５ＧＨｚよりも高い、いくつかの実施形態では約２０ＧＨｚよりも高い、いくつかの実施形態では約２５ＧＨｚよりも高い、いくつかの実施形態では約３０ＧＨｚよりも高い、いくつかの実施形態では約３５ＧＨｚよりも高い、いくつかの実施形態では約４０ＧＨｚよりも高い、いくつかの実施形態では約４５ＧＨｚよりも高い、いくつかの実施形態では約５０ＧＨｚよりも高い、いくつかの実施形態では約６０ＧＨｚよりも高い、いくつかの実施形態では約７０ＧＨｚよりも高い、およびいくつかの実施形態では約８０ＧＨｚよりも高い特性周波数を有することができる。
多層フィルタは、多層フィルタのパスバンド周波数範囲内の周波数についての低い挿入損失等の優れた性能特性を呈することができる。例えば、パスバンド周波数範囲内の周波数についての平均挿入損失は、－１５ｄＢよりも大きく、いくつかの実施形態では－１０ｄＢよりも大きく、いくつかの実施形態では－５ｄＢよりも大きく、いくつかの実施形態では－２．５ｄＢ以上よりも大きくすることができる。
加えて、多層フィルタは、パスバンド周波数範囲外の優れた周波数の拒絶（ｒｅｊｅｃｔｉｏｎ ｏｆ ｆｒｅｑｕｅｎｃｉｅｓ）を呈することができる。いくつかの実施形態では、パスバンド周波数範囲外の周波数についての挿入損失は、約－１５ｄＢ未満、いくつかの実施形態では約－２５ｄＢ未満、いくつかの実施形態では約－３５ｄＢ未満、およびいくつかの実施形態では約－４０ｄＢ未満とすることができる。
加えて、多層フィルタは、パスバンド周波数範囲からパスバンド外の周波数への急なロールオフを呈することができる。例えば、パスバンド周波数範囲のすぐ外側の周波数について、挿入損失は、約０．１ｄＢ／ＭＨｚ、いくつかの実施形態では、約０．２ｄＢ／ＭＨｚよりも高い、いくつかの実施形態では約０．３ｄＢ／ＭＨｚも高い、およびいくつかの実施形態では約０．４ｄＢ／ＭＨｚよりも高い比率で減少することができる。
多層フィルタは、広範にわたる温度にわたって一定した性能特性（例えば、挿入損失、リターン損失等）を呈することもできる。いくつかの実施形態では、多層フィルタの挿入損失は、大きな温度範囲にわたって５ｄＢ以下未満で変動することができる。例えば、多層フィルタは、約２５℃で、第１の周波数において第１の挿入損失を呈することができる。多層フィルタは、第２の温度で、概ね第１の周波数において第２の挿入損失を呈することができる。第１の温度と第２の温度との間の温度差は、約７０℃以上、いくつかの実施形態では約６０℃以上、いくつかの実施形態では約５０℃以上、いくつかの実施形態では約３０℃以上、およびいくつかの実施形態では約２０℃以上とすることができる。例として、第１の温度は２５℃とすることができ、第２の温度は８５℃とすることができる。別の例として、第１の温度は２５℃とすることができ、第２の温度は－５５℃とすることができる。第２の挿入損失と第１の挿入損失との差は、約５ｄＢ以下、いくつかの実施形態では約２ｄＢ以下、いくつかの実施形態では約１ｄＢ以下、いくつかの実施形態では、約０．７５ｄＢ以下、いくつかの実施形態では約０．５ｄＢ以下、およびいくつかの実施形態では、約０．２ｄＢ以下とすることができる。
しかしながら、他の実施形態では、多層電子デバイスは、インダクタを含む任意の適切なタイプのデバイスとすることができることを理解されたい。例えば多層電子デバイスは、多層インダクタ、多層インダクタアレイ、多層変換器（例えば、バラン）等とすることができる。
いくつかの実施形態では、デバイスは、約０．５ｍｍ～約３０ｍｍ、いくつかの実施形態では、約１ｍｍ～約１５ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる総長を有することができる。
いくつかの実施形態では、デバイスは、約０．２ｍｍ～約２０ｍｍ、いくつかの実施形態では約０．５ｍｍ～約１５ｍｍ、いくつかの実施形態では約１ｍｍ～約１０ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる総長を有することができる。
デバイスは、通常、低プロファイルまたは薄型にすることができる。例えば、いくつかの実施形態では、デバイスは、約１００マイクロメートル（１００ミクロン）～約２ｍｍ、いくつかの実施形態では約１５０マイクロメートル（５０ミクロン）～約１ｍｍ、およびいくつかの実施形態では約２００マイクロメートル（２００ミクロン）～約３００マイクロメートル（３００ミクロン）の範囲をとる全体厚を有することができる。
用いられる特定の構成にかかわらず、本発明者らは、多層電子デバイスのインダクタの導電層の形状に対する選択的制御を通じて、インダクタのインダクタンスに対する精密な制御を達成することができることを発見した。より詳細には、インダクタの平均幅は、１つまたは複数の突起部を用いて精密に調節することができる。突起部は、インダクタの長さ対平均幅非に対する優れた制御を提供することができ、これにより、インダクタのインダクタンス値の精密な制御が可能になる。
多層電子デバイスは導電層を含むことができる。導電層は、多岐にわたる適切な技法を用いて形成することができる。サブトラクティブ、セミアディティブ、またはフルアディティブプロセスを、導電性材料のパネルまたはパターン電気めっきと共に用い、その後プリントおよびエッチングステップを行って、パターニングされた導電層を定義することができる。フォトリソグラフィ、めっき（例えば、電解めっき）、スパッタリング、真空蒸着、プリント、または他の技法を用いて、導電層を形成することができる。例えば、導電性材料の薄い層（例えば、箔）を、誘電体層の表面に接着（例えば、積層）することができる。導電性材料の薄い層を、マスクおよびフォトリソグラフィを用いて選択的にエッチングして、誘電材料の表面上の導電性材料の所望のパターンを生成することができる。
任意のそのようなプロセスについて有限分解（ｆｉｎｉｔｅ ｒｅｓｏｌｕｔｉｏｎ）が達成可能である。「最小線幅」は、用いられるプロセスの最小の正確に製造可能な特徴サイズとして定義することができる。いくつかの実施形態では、最小線幅は、約１００マイクロメートル（１００ミクロン）以下、いくつかの実施形態では約７５ミクロン以下、いくつかの実施形態では約５０マイクロメートル（５０ミクロン）以下、いくつかの実施形態では約２０マイクロメートル（２０ミクロン）以下、いくつかの実施形態では約１０ミクロン以下、およびいくつかの実施形態では約５ミクロン以下とすることができる。「最小面積ユニット」は、最小線幅の二乗として定義することができる。最小面積ユニットは、約０．０１ｍｍ２以下、いくつかの実施形態では約０．００５ｍｍ２以下、いくつかの実施形態では約０．００２５ｍｍ２以下、およびいくつかの実施形態では約０．０００１ｍｍ２以下とすることができる。
いくつかの実施形態では、短いかつ／または幅広いインダクタを用いて、非常に低いインダクタンス値を達成することができる。そのような低インダクタンス値は、高周波数の用途について望ましい場合がある。長さ対平均幅比は、インダクタの長さを、インダクタの平均幅で除算したものとして定義することができる。いくつかの実施形態では、長さ対平均幅比は、約６０未満、いくつかの実施形態では約２０未満、いくつかの実施形態では約１０未満、いくつかの実施形態では約８未満、いくつかの実施形態では約６未満、いくつかの実施形態では約４未満、いくつかの実施形態では約２未満、いくつかの実施形態では約１未満、およびいくつかの実施形態では約０．５未満とすることができる。
インダクタは、約１０００マイクロメートル（１０００ミクロン）未満、いくつかの実施形態では約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、およびいくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満の平均幅を有することができる。
いくつかの実施形態では、インダクタは、第１のロケーションと第２のロケーションとの間の有効長を有することができる。有効長は、第１のロケーションと第２のロケーションとの間の導電層に沿った長さとして定義することができる。例えば、有効長は、第１のロケーションと第２のロケーションとの間に接続された（例えば、Ｘ－Ｙ平面における）インダクタの様々な直線部分の長さの和に等しくすることができる。インダクタの有効長は、約５ｍｍ未満、いくつかの実施形態では約３ｍｍ未満、いくつかの実施形態では約２ｍｍ未満、いくつかの実施形態では約１ｍｍ未満、いくつかの実施形態では約８００マイクロメートル（８００ミクロン）未満、いくつかの実施形態では約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、およびいくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満とすることができる。
インダクタは、インダクタの幅を僅かに増大させる特徴（例えば、突起部）を含むことができる。突起部は、インダクタのインダクタンスを僅かに低下させることができる。より詳細には、インダクタは、第１の方向において外方を向いた第１の直線縁部と、第１の直線縁部と平行であり、第１の方向において外方を向いた第２の直線縁部とを含む外周を有することができる。第２の直線縁部は、オフセット距離だけ第１の直線縁部からオフセットすることができる。突起部は、第１の直線縁部からオフセットされた第２の直線縁部によって形成することができる。
オフセット距離は、約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約４００ミクロン未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約７５ミクロン未満、およびいくつかの実施形態では約５０マイクロメートル（５０ミクロン）未満とすることができる。オフセット距離は、約８最小線幅以下、いくつかの実施形態では約４最小線幅以下、いくつかの実施形態では約２最小線幅以下、およびいくつかの実施形態では概ね１最小線幅とすることができる。
オフセット距離は、第１の直線縁部における第１の方向におけるインダクタの第１の幅の約９０％以下、いくつかの実施形態では８０％以下、いくつかの実施形態では７０％以下、いくつかの実施形態では６０％以下、いくつかの実施形態では、５０％以下、４０％以下、いくつかの実施形態では３０％以下、いくつかの実施形態では２０％以下、いくつかの実施形態では１０％以下、いくつかの実施形態では５％以下、およびいくつかの実施形態では２％以下とすることができる。突起部は、インダクタの長さ対平均幅比を、３０％以下、いくつかの実施形態では２０％以下、いくつかの実施形態では１０％以下、いくつかの実施形態では５％以下、およびいくつかの実施形態では２％以下だけ低減することができる。
このため、第１の直線縁部におけるインダクタの第１の幅に対する第２の直線縁部におけるインダクタの第２の幅の比は、約１．９未満、いくつかの実施形態では約１．８未満、いくつかの実施形態では約１．７未満、いくつかの実施形態では約１．６未満、いくつかの実施形態では約１．５未満、いくつかの実施形態では約１．４未満、いくつかの実施形態では約１．３未満、いくつかの実施形態では約１．２未満、いくつかの実施形態では約１．１未満、いくつかの実施形態では約１．０５未満、およびいくつかの実施形態では約１．０２未満とすることができる。いくつかの実施形態では、第１の直線縁部におけるインダクタの第１の幅に対する第２の直線縁部におけるインダクタの第２の幅の比は、約１．０２よりも大きく、いくつかの実施形態では約１．０５よりも大きく、いくつかの実施形態では約１．１よりも大きく、いくつかの実施形態では約１．２よりも大きくすることができる。そのような寸法により、突起部が突起部におけるインダクタの幅を微調整し、それによってインダクタのインダクタンスを微調整することを可能にすることができる。
いくつかの実施形態では、突起部またはタブは、約７０マイクロメートル（７０ミクロン）以上の、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）よりも大きい、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）よりも大きい、いくつかの実施形態では約１５０マイクロメートル（１５０ミクロン）よりも大きい、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）よりも大きい、およびいくつかの実施形態では約２２０マイクロメートル（２２０ミクロン）よりも大きい有効長を有することができる。
いくつかの実施形態では、インダクタは複数の突起部を備えることができる。例えば、インダクタは、一対の突起部を含むことができる。一対の突起部は、インダクタに沿って第１のロケーションから第２のロケーションに延びるインダクタの中心線に対し対称とすることができる。いくつかの実施形態では、一対の突起部は、横方向中心線に対し対称とすることができる。
第１の直線縁部と第２の直線縁部との間に幅不連続部の縁部（ｗｉｄｔｈ ｄｉｓｃｏｎｔｉｎｕｉｔｙ ｅｄｇｅ）が延びることができる。幅不連続部の縁部は、第１の直線縁部および第２の直線縁部に直交することができる。幅不連続部の縁部は、インダクタの長手方向中心線の角部から、少なくとも約３０マイクロメートル（３０ミクロン）、いくつかの実施形態では少なくとも５０マイクロメートル（５０ミクロン）、いくつかの実施形態では少なくとも８０マイクロメートル（８０ミクロン）、いくつかの実施形態では少なくとも１００マイクロメートル（１００ミクロン）、いくつかの実施形態では少なくとも２００マイクロメートル（２００ミクロン）、いくつかの実施形態では少なくとも３００マイクロメートル（３００ミクロン）、いくつかの実施形態では少なくとも５００マイクロメートル（５００ミクロン）だけ離間させることができる。
Ｉ．多層フィルタ
図１は、本開示の態様による多層フィルタ１００の簡単な概略図である。フィルタ１００は、１つまたは複数のインダクタ１０２、１０４、１０６と、１つまたは複数のコンデンサ１０８、１１０、１１２とを備えることができる。入力電圧（図１においてＶｉによって表される）を、フィルタ１００に入力することができ、出力電圧（図１においてＶｏによって表される）をフィルタ１００によって出力することができる。バンドパスフィルタ１００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ１００を透過することを可能にしながら、低周波数および高周波数を大幅に低減することができる。上記で説明した簡単なフィルタ１００は、バンドパスフィルタの簡単な例にすぎず、本開示の態様を、より複雑なバンドパスフィルタに適用することができることを理解されたい。加えて、本開示の態様は、例えば、ローパスフィルタまたはハイパスフィルタを含む他のタイプのフィルタに適用されてもよい。
図２は、本開示の態様によるバンドパスフィルタ２００の例示的な実施形態の概略図である。フィルタ２００の入力２０２と出力２０４との間に信号経路２０１を定義することができる。フィルタ２００の入力２０２とグラウンド２０６との間で入力電圧（図１においてＶｉによって表される）をフィルタ２００に入力することができる。出力２０４とグラウンド２０６との間で出力電圧（図１においてＶｏによって表される）をフィルタ２００によって出力することができる。
フィルタ２００は、互いに並列に電気的に接続された第１のインダクタ２０８および第１のコンデンサ２１０を備えることができる。第１のインダクタ２０８および第１のコンデンサ２１０は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。フィルタ２００は、互いに並列に電気的に接続された第２のインダクタ２１２および第２のコンデンサ２１４を備えることができる。第２のインダクタ２１２および第２のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第３のインダクタ２１０および第３のコンデンサ２１４を備えることができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第４のインダクタ２２０および第４のコンデンサ２２２を備えることができる。第４のインダクタ２２０および第４のコンデンサ２２２は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。
インダクタ２０８、２１２、２１６、２２０のインダクタンス値、およびコンデンサ２１０、２１４、２１８、２２２の容量値を選択して、バンドパスフィルタ２００の所望のバンドパス周波数範囲を生成することができる。バンドパスフィルタ２００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ２００を透過することを可能にしながら、パスバンド周波数範囲外の周波数を大幅に低減することができる。
図３Ａおよび図３Ｂは、本開示の態様による例示的なバンドパスフィルタ３００の斜視図である。図３Ｃは、図３Ａおよび図３Ｂのフィルタ３００の側面図である。図３Ａ～図３Ｃを参照すると、バンドパスフィルタ３００は、複数の誘電体層（明確にするために透明）を備えることができる。図３Ｃを参照すると、第１の誘電体層３０４、第２の誘電体層３０６、および第３の誘電体層３０８を積層して、一体構造を形成することができる。フィルタ３００は、プリント回路基板等の実装表面（ｍｏｕｎｔｉｎｇ ｓｕｒｆａｃｅ）３０２に実装することができる。導電層３０３、３０５、３０７、３０９は、誘電体層３０４、３０６、３０８上に形成することができる。導電層３０３は、第１の誘電体層３０４の底面に形成することができる。導電層３０５、３０７は、第２の誘電体層３０６のそれぞれ上面および底面に形成することができる。グラウンドは、フィルタ３００の底面（導電層３０３の底面）に沿って露出および／または終端するグラウンドプレーン３１２を含むことができる。実装表面は、グラウンドプレーン３１２と接続するための１つまたは複数の端子３１０を含むことができる。
図４Ａ～図４Ｅは、フィルタ３００の一連の連続平面図であり、各連続図において更なる層が示される。より詳細には、図４Ａは、実装表面３０２および第１の導電層３０３を示す。図４Ｂは、第１の誘電体層３０４の底面に形成されたグラウンドプレーン３１２を示す。図４Ｃは、第１の誘電体層３０４の上面に形成された導電層３０５を更に示す。図４Ｄは、第２の誘電体層３０６上に形成された導電層３０７を更に示す。図４Ｅは、第３の層３０８上に形成された導電層３０９を示す。誘電体層３０４、３０６、３０８は、様々なパターニングされた導電層３０３、３０５、３０７、３０９の相対的再配置を示すために透明である。
バンドパスフィルタ３００は、入力３１８および出力３２０を有する信号経路３１６を備えることができる。信号経路３１６は、入力３１８および出力３２０を電気的に接続することができる。より詳細には、信号経路３１６は、複数の誘電体層、ならびに／または複数の誘電体層３０４、３０６、３０８内およびこれらの誘電体層上に形成され、入力３１８と出力３２０との間に電気的に接続されたビアを備えることができる。信号経路３１６は、入力３１８を、第１の層３０４と第２の層３０６との間に配設された中間導電層３２４と電気的に接続する１つまたは複数のビア３２２を備えることができる。信号経路３１６は、中間層３２４を第２の誘電体層３０６上に形成された導電層３２８と電気的に接続する１つまたは複数のビア３２６を備えることができる。
第２の層３６０の上面に形成された信号経路３１６の一部分３３６と、誘電材料の第２の層３０６の下面に形成された導電層３３０との間に第１のコンデンサを形成することができる。導電層３３０は、グラウンドプレーン３１２と電気的に接続することができる。フィルタ３００の第１のコンデンサは、図２の回路図２００の第１のコンデンサ２１０と対応することができる。導電層３３０は、信号経路３１６の一部分３３６と容量結合することができる。導電層３３０は、Ｚ方向における信号経路３１６の一部分３３６から離間させることができる。導電層３３０は、１つまたは複数のビア３３４によってグラウンドプレーン３１２と電気的に接続することができる。
第１のコンデンサは、第１のコンデンサの電極の相対的ずれに対し影響を受けにくくすることができる。これは「自己整合」として説明することができる。図４Ｄに最も良好に見られるように、信号経路３１６の一部分３３６は、通常、第１のコンデンサの導電層３３０よりも（例えば、Ｘ方向およびＹ方向において）寸法を小さくすることができる。加えて、信号経路３１６の一部分３３６は、Ｘ－Ｙ平面において、信号経路３１６の他の要素および他の部分との接続を定義することができる。そのような接続は、Ｘ方向またはＹ方向における僅かなずれにより、第１のコンデンサの容量性エリアが変化しないようにサイズ設定することができる。より詳細には、導電層３３０と信号経路３１６の一部分３３６との間の（例えば、Ｘ－Ｙ平面における）有効重複エリアのサイズは、第２および第３の層３０４、３０６のＸ方向またはＹ方向における僅かなずれの影響を受けにくくすることができる。
例えば、信号経路３１６の一部分３３６は、一部分３３６の反対側のコネクタ部分３３８の（例えばＹ方向における）幅と等しい（例えばＹ方向における）幅を有する（例えばＸ方向に延びる）タブ３３７を含むことができる。同様に、等しい幅を有することができる接続部３４０が、（例えばＹ方向における）一部分３３６の反対側から延びることができる。結果として、Ｙ方向における相対的ずれにより、導電層３３０と信号経路３１６の一部分３３６との間の重複エリアを変化させないことができる。
フィルタ３００は、信号経路３１６およびグラウンドプレーン３１２と電気的に接続された第１のインダクタ３４２を含むことができる。フィルタ３００の第１のインダクタ３４２は、図２の回路図２００の第１のインダクタ２０８と対応することができる。第１のインダクタ３４２は、コネクタ部分３３８によって、第１のコンデンサを形成する信号経路３１６の一部分３３６と接続することができる。第１のインダクタ３４２は、１つまたは複数のビア３４４（図３Ｂに最も良好に見られる）によってグラウンドプレーン３１２と電気的に接続することができる。
フィルタ３００の信号経路３１６は第２のインダクタ３４６を含むことができ、第２のインダクタ３４６は、図２の回路図２００の第２のインダクタ２１２と対応することができる。第２のインダクタ３４６は、第３の層３０８（図３Ｃに最も良好に見られる）上に形成することができる。第２のインダクタ３４６は、第１のロケーション３４９および第２のロケーション３５１の各々において、信号経路３１６と電気的に接続することができる。換言すれば、第２のインダクタ３４６は、入力３１８と出力３２０との間で信号経路３１６の一部分を形成することができる。
１つまたは複数のビア３４８は、第１のロケーション３４９において第２のインダクタ３４６を第２の層３０６（図３Ｂ、図４Ｄおよび図４Ｅに最も良好に見られる）の信号経路３１６の一部分３５４と接続することができる。１つまたは複数のビア３４８が、第２のロケーション３５１において第１の誘導性素子３４６を第２の層３０６の上面の信号経路３１６の一部分３６９の各々、および第２の層３０６の底面の導電層３５２（以下で説明する、信号経路３１６の一部分３５４と共に第２のコンデンサを形成する）と接続することができる。図３Ａおよび図４Ｅにおいて最も良好に見られるように、インダクタ３４６は４つの角部を有することができる。したがって、第１のインダクタ３４６は、半円を超える「ループ」を形成することができる。
第２のコンデンサは、導電層３５２と、信号経路３１６の一部分３５４との間に形成することができる。第２のコンデンサは、図２の回路図２００の第２のコンデンサ２１４と対応することができる。第２のコンデンサは自己整合コンデンサとすることができる。
フィルタ３００の第３のインダクタ３５６は、図２の回路図２００の第３のインダクタ２１６と対応することができる。第３のインダクタ３５６は、第１のロケーション３５７における１つまたは複数のビア３６０によって、第２のインダクタ３４６と接続された信号経路３１６の一部分３６９と接続することができる。第３のインダクタ３５６は、第２のロケーション３５９における１つまたは複数のビア３６０によって、出力３２０と接続された信号経路３１６の一部分３６１と接続することができる。信号経路３１６の一部分３６１は、１つまたは複数のビア３６６および／または中間層３６８によって、出力３２０と電気的に接続することができる。換言すれば、第３のインダクタ３５６は、第２のインダクタ３４６と出力３２０との間で信号経路３１６の一部分を形成することができる。第３のインダクタ３５６は、第３のインダクタ３５６の他の部分に沿った場所よりも、突起部３６４においてより大きな幅を有することができる。
第３のコンデンサは、第３のインダクタ３５６と並列に形成することができる。第３のコンデンサは、図２の回路図２００の第３のコンデンサ２１４と対応することができる。フィルタ３００の第３のコンデンサは、信号経路３１６の一部分３６９と容量性結合された導電層３６７を含むことができる。
第４のインダクタ３７０は、ビア３７４によって、第１のロケーション３７１において信号経路３１６と、第２のロケーション３７３においてグラウンドプレーン３１２と電気的に接続することができる。ビア３７４は、中間層３７６によって接続することができる。フィルタ３００の第４のインダクタ３７０は、図２の回路図２００の第４のインダクタ２２０と対応することができる。フィルタ３００の第４のインダクタ３７０は、出力３２０と電気的に接続された信号経路３１６の一部分３６１において、信号経路３１６と接続することができる。第４のインダクタ３７０は、３つの角部３７２を有することができ、概ね四分円のループを形成することができる。
第４のコンデンサは、出力３２０と接続された信号経路３１６の一部分３６１と容量性結合された導電層３８０を含むことができる。第４のコンデンサの導電層３８０は、ビア３８２によって、グラウンドプレーン３１２と電気的に接続することができる。第４のコンデンサは、図２の回路図２００の第４のコンデンサ２２２と対応することができる。
ＩＩ．例示的なインダクタ
インダクタンスは、通常、誘導性素子の長さに比例するが、誘導性素子の幅に反比例する。換言すれば、インダクタンスは、誘導性素子の長さ対平均幅比に比例することができる。したがって、誘導性素子の幅および長さに対する僅かな調節を用いてインダクタンスを微調整することができる。これは、例えば、高周波数用途について非常に低いインダクタンスを呈するように設計されたインダクタの場合に特に有用とすることができる。
図５Ａは、図３Ａ～図４Ｅを参照して上述したフィルタ３００の第３のインダクタ３５６の平面図である。上記で示したように、インダクタ３５６は、第１のロケーション３５７および第２のロケーション３５９においてビア３６０と接続することができる。
インダクタ３５６は、外周５０２を有することができる。外周５０２は、インダクタ３５６を形成する導電層の境界を定義することができる。外周５０２は、第１の方向（例えば、正のＹ方向）において外方を向いた第１の直線縁部５０４を含むことができる。外周５０２は、第１の直線縁部５０４と平行であり、第１の方向（例えば、正のＹ方向）において外方を向いた第２の直線縁部５０６を含むことができる。第２の直線縁部５０６はオフセット距離５０８だけ第１の直線縁部５０４からオフセットすることができる。オフセット距離５０８は、約５００マイクロメートル（５００ミクロン）未満とすることができる。いくつかの実施形態では、オフセット距離５０８は、第１の直線縁部５０４においてインダクタの第１の幅５１０の約９０％未満とすることができる。いくつかの実施形態では、オフセット距離５０８は、単一の最小線幅５１０（例えば、約５０マイクロメートル（５０ミクロン））に概ね等しくすることができる。（図５Ａの格子点によって表される）最小線幅５１０は、正確にパターニングすることができる最小特徴サイズとして定義することができる。
外周５０２は、第１の直線縁部５０４と第２の直線縁部５０６との間に延びる幅不連続部の縁部５０９を含むことができる。幅不連続部の縁部５０９は、第１の直線縁部５０４および第２の直線縁部５０６に垂直にすることができる。
インダクタ３５６は、第１の直線縁部５０４において（例えば、幅不連続部の縁部５０９に近接して）第１の幅５１０を有することができる。第１の幅５１０は、第１の直線縁部５０４に垂直な局所的幅方向（例えばＹ方向）において定義することができる。インダクタ３５６は、第２の直線縁部５０６において（例えば、幅不連続部の縁部５０９に近接して）第２の幅５１２を有することができる。第２の幅５１２は、局所的幅方向（例えばＹ方向）において定義することができる。第２の幅５１２は、第１の幅５１０よりも大きくすることができる。オフセット距離５０８は、第２の幅５１２から第１の幅５１０を減算したものに等しくすることができる。
図３Ａ～図４Ｅを参照して上記で説明したように、インダクタ３５６は、第１のロケーション５３７および第２のロケーション５３８においてビアと接続することができる。長手方向中心線５１４は、第１のロケーション５３７と第２のロケーション５３８との間でインダクタ３５６に沿って延びることができる。長手方向中心線５１４は、インダクタ３５６の有効長に等しい長さを有することができる。長手方向中心線５１４は、１つまたは複数の角部５１６を含むことができる。幅不連続部の縁部５０９は、インダクタ３５６の長手方向中心線５１４の角部５１６から距離５１８だけ離間させることができる。距離５１８は、少なくとも３０マイクロメートル（３０ミクロン）とすることができる。この例において、距離５１８は、インダクタ３５６の幅を増大させるように作用するタブまたは突起部３６４の有効長と対応することができる。
インダクタ３５６は、インダクタ３５６の長手方向中心線５１４に垂直なそれぞれの局所的幅方向において定義された多岐にわたる幅を有することができる。インダクタ３５６は、それぞれ、長手方向中心線５１４に沿って各々と関連付けられた長さによって重み付けされた、インダクタ３５６の幅の平均である平均幅を有することができる。インダクタ３５６の長さ対平均幅比は、インダクタ３５６の有効長をインダクタ３５６の平均幅で除算したものとして定義することができる。
突起部３６４のうちの１つまたは複数の寸法（例えば、オフセット距離５０８、有効長５１８）の調節を用いて、インダクタ３５６の平均幅および長さ対平均幅比を微調整し、それによってインダクタ３５６のインダクタンスを微調整することができる。例示的な平均幅および長さ対平均幅比が「実施例」セクションにおいて提供される。
図５Ｂを参照すると、インダクタ５３０は、図８Ａ～図９Ｅを参照して以下で説明するフィルタ８００の第３のインダクタ８２０と類似することができるが、図５Ｂに示すインダクタ５３０は、本開示の態様によるオフセット縁部を含む点が異なる。
インダクタ５３０は外周５３２を有することができる。外周５３２は、インダクタ５３０を形成する導電層の境界を画定することができる。外周５０２は、第１の方向（例えば正のＹ方向）において外方を向く第１の直線縁部５３４を含むことができる。外周５３２は、第１の直線縁部５３４と平行であり、第１の方向（例えば正のＹ方向）において外方を向いた第２の直線縁部５３６を含むことができる。第２の直線縁部５３６は、オフセット距離５３８だけ第１の直線縁部５３４からオフセットすることができる。オフセット距離５３８は、約５００マイクロメートル（５００ミクロン）未満とすることができる。いくつかの実施形態では、オフセット距離５３８は、単一の最小線幅５１０（例えば、約５０マイクロメートル（５０ミクロン））に概ね等しくすることができる。
外周５３２は、第１の直線縁部５３４および第２の直線縁部５３６の間に（例えばＹ方向に）延びる、幅不連続部の縁部５３９を含むことができる。幅不連続部の縁部５３９は、第１の直線縁部５３４および第２の直線縁部５３６に垂直にすることができる。
インダクタ５３０は、第３の直線縁部５４０と、第２の直線縁部５３６および第３の直線縁部５４０の間に延びる第２の不連続部の縁部５４２を有することができる。第３の直線縁部５４０は、第１の直線縁部５３４と平行に、第１の直線縁部５３４と位置合わせし、タブまたは突起部５４４が形成されるようにすることができる。突起部５４４は、第２の直線縁部５３６と平行な方向に長さ５４６を有することができる。
インダクタ５３０は、第１のロケーション５５０および第２のロケーション５５２においてビアと接続することができる。長手方向中心線５５４は、第１のロケーション５５０と第２のロケーション５５２との間でインダクタ５３０に沿って延びることができる。長手方向中心線５５４は、インダクタ５３０の有効長に等しい長さ５５６を有することができる。
インダクタ５３０は更なる突起部５５８を備えることができる。更なる突起部５５８は、突起部５４４と同じ方式で、インダクタ５３０の外周５３２の直線縁部５６０および幅不連続部の縁部５６１に対して定義することができる。更なる突起部５５８と関連付けられたオフセット距離５６２を、突起部５４４と同じ方式で直線縁部５６０間に定義することができる。
更なる突起部５５８（関連付けられた幅不連続部の縁部５６１を含む）は、長手方向中心線５５４および／または横方向中心線５６３に対して突起部５５４（関連付けられた幅不連続部の縁部５３９、５４２を含む）と対称にすることができる。インダクタ５４０全体を、長手方向中心線５５４および／または横方向中心線５６３に対して対称にすることができる。
インダクタ５３０は、第１の直線縁部５３４において第１の幅５６４を有することができる。第１の幅５６４は、第１の直線縁部５３４に垂直な局所的幅方向（例えばＹ方向）において定義することができる。インダクタ５３０は、第２の直線縁部５３６において（例えば、幅不連続部の縁部５３９に近接して）第２の幅５６６を有することができる。第２の幅５６６は、局所的幅方向（例えばＹ方向）において定義することができる。第２の幅５６６は、第１の幅５６４よりも大きくすることができる。この例において、第２の幅５６６と第１の幅５６４との差は、オフセット距離５４２、５６１の和に等しくすることができる。
インダクタ５３０は、第１の幅５６４と関連付けられた長手方向中心線５５４に沿った第１の長さ５７０を有することができる。インダクタ５３０は、突起部５５４、５５８の５４６の長さに等しい、第２の幅５５６に沿った長さを有することができる。インダクタ５３０は、幅５６４、５６６と関連付けられた長さ５４６、５７０に従って重み付けされたインダクタ５３０の幅５６４、５６６の平均である平均幅を有することができる。インダクタ５３０の長さ対平均幅比は、インダクタ５３０の有効長５５６をインダクタ５３０の平均幅で除算したものとして定義することができる。
突起部５５８のうちの１つまたは複数の寸法および／またはロケーションの調節を用いて、インダクタ５３０の平均幅および長さ対平均幅比を微調整し、それによって、インダクタ５３０のインダクタンスを微調整することができる。例示的な平均幅および長さ対平均幅比が「実施例」セクションにおいて提供される。
図５Ｃは、本開示の態様によるインダクタ５７２の平面図である。インダクタ５７２は、図１０Ａ～図１１Ｄを参照して以下で説明するフィルタ１０００の第３のインダクタ１０２０と類似することができるが、インダクタ５７２は、図５Ａおよび図５Ｂを参照して上記で説明した方式で第１の直線縁部５７６からオフセット距離５７５だけオフセットされた第１の直線縁部５７６および第２の直線縁部５７７を含むことができる点が異なる。第１の直線縁部５７６は第２の直線縁部５７７に垂直にすることができる。幅不連続部の縁部５７８は、直線縁部５７６、５７７間に接続することができる。幅不連続部の縁部５７８は、直線縁部５７６、５７７に垂直にすることができる。オフセット距離５７５は、直線縁部５７６、５７７に垂直な方向において定義することができる。インダクタ５７２は、幅不連続部の縁部５７８と関連付けられた突起部５７４を含むことができる。
インダクタ５７２は、第１のロケーション５８１および第２のロケーション５８３においてビアと接続することができる。第１のロケーション５８１および第２のロケーション５８３間で長手方向中心線５７１を定義することができる。第１のロケーション５８１および第２のロケーション５８３間で長手方向中心線５７１に沿って、インダクタ５７２の有効長５７９を定義することができる。インダクタ５７２は、図５Ａおよび図５Ｂを参照して上記で説明したのと同じ方式で縁部５７６、５７７に対して定義することができる第１の幅５８０および第２の幅５８２を有することができる。インダクタ５７２は、第１および第２の幅５８０、５８２とそれぞれ関連付けられた第１および第２の長さ５８４、５８５を有することができる。
インダクタ５７２は、長手方向中心線５７１に沿ったそれぞれの関連付けられた長さ５８４、５８５に従って重み付けされたインダクタ５７２の幅５８０、５８２の平均である平均幅を有することができる。インダクタ５７２の長さ対平均幅比は、インダクタ５７２の有効長５７９をインダクタ５７２の平均幅で除算したものとして定義することができる。寸法および／またはロケーションを調節して、突起部５７４を用いてインダクタ５７２の平均幅および長さ対平均幅比を微調整し、それによってインダクタ５７２のインダクタンスを微調整することができる。例示的な平均幅および長さ対平均幅比が「実施例」セクションにおいて提供される。
図５Ｄを参照すると、インダクタ５８７は、図５Ａおよび図５Ｂを参照して説明した方式で様々なそれぞれの直線縁部５８９、長さ５９６、オフセット距離５９７および不連続部の縁部５９６に対して定義された２つの突起部５８８を含むことができる。インダクタ５８７は、図１０Ａ～図１１Ｄを参照して以下で説明するフィルタ１０００の第４のインダクタ１０２４と類似することができるが、インダクタ５８７が２つの突起部５８８を含む点が異なる。
インダクタ５８７は、第１のロケーション５９３および第２のロケーション５９４間で長手方向中心線５９２に沿って第１の長さ５９０および第２の長さ５９１の和に等しい有効長を有することができる。第１および第２の長さ５９０、５９１は、長手方向中心線５９２に平行に定義することができる。インダクタ５８７および長手方向中心線５９２は角部５９５を含むことができる。
インダクタ５８７は、直線縁部５８９に垂直に測定された様々な幅を有することができる。様々な幅は長手方向中心線５９２に沿って定義することができる。インダクタ５８７は、図５Ａを参照して上記で説明したのと同様の方式で計算される平均幅を有することができる。突起部５８６のうちの１つまたは複数の寸法および／またはロケーションの調節を用いて、インダクタ５８７の平均幅および長さ対平均幅比を微調整し、それによってインダクタ５８７のインダクタンスを微調整することができる。例示的な平均幅および長さ対平均幅比が「実施例」セクションにおいて提供される。
ＩＩＩ．更なる例示的な実施形態
図６Ａは、本開示の態様による多層フィルタ６００の別の実施形態の斜視図を示す。図６Ｂは、図６Ａの多層フィルタ６００の別の斜視図を示す。フィルタ６００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ６００は、入力６０２と、出力６０４と、入力６０２および出力６０４を接続する信号経路６０６とを備えることができる。フィルタ６００は、１つまたは複数のグラウンド電極６１０と電気的に接続されたグラウンドプレーン６０８も備えることができる。
フィルタ６００は、グラウンドプレーン６０８と電気的に接続された第１のインダクタ６１２を備えることができる。第１のインダクタ６１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ６００は、グラウンドプレーン６０８と電気的に結合された第１のコンデンサ６１４を備えることができる。第１のコンデンサ６１４は、図２を参照して上記で説明した回路図２００の第１のコンデンサ２１０と対応することができる。
フィルタ６００は、互いに並列に接続された第２のインダクタ６１６および第２のコンデンサ６１８を備えることができる。第２のインダクタ６１６および第２のコンデンサ６１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ６１６および第２のコンデンサ６１８は、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる。フィルタ６００は、互いに並列に接続され、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる第３のインダクタ６２０および第３のコンデンサ６２２を備えることができる。第３のインダクタ６２０および第３のコンデンサ６２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ６００は、互いに並列に接続され、信号経路６０６とグラウンドプレーン６０８との間で接続された第４のインダクタ６２４および第４のコンデンサ６２６を備えることができる。第４のインダクタ６２４および第４のコンデンサ６２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ６１２、６１６、６２０、６２４およびコンデンサ６１４、６１８、６２２、６２６は、図３～図５Ｄを参照して上記で説明したのと類似した方式でビア６２７によって接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、それぞれの第１のロケーションにおいて信号経路６０６と接続し、それぞれの第２のロケーションにおいて信号経路６０６またはグラウンドプレーン６０８と接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ６１２、６１６、６２０、６２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図６Ｃは、図６Ａおよび図６Ｂのフィルタ６００の側面図である。バンドパスフィルタ６００は、複数の誘電体層（明確にするために図６Ａおよび図６Ｂにおいて透明である）を備えることができる。図６Ｃを参照すると、第１の層６３２、第２の層６３６、および第３の層６４０を積層して、一体構造を形成することができる。誘電体層６３２、６３６、６４０の上に導電層６３０、６３４、６３８、６４２を形成することができる。第１の誘電体層６３２の底面に導電層６３０を形成することができる。第２の誘電体層６３６のそれぞれ上面および底面に導電層６３４、６３８を形成することができる。第３の誘電体層６４０の上面に導電層６４２を形成することができる。
図７Ａ～図７Ｄは、図６Ａ～図６Ｃのフィルタ６００の一連の連続平面図であり、各連続図において更なる層が示される。より詳細には、図７Ａは、プリント回路基板等の実装表面６２８を示す。第１の導電層６３０は、第１の層６３２の底面および上面に形成することができるグラウンドプレーン６０８を含むことができる。図７Ｂは、第１の誘電体層６３２上に形成された第２の導電層６３４を更に示す。第２の導電層６３４は、第１のコンデンサ６１４、第２のコンデンサ６１８、第３のコンデンサ６２２および第４のコンデンサ６２６を備えることができる。図７Ｃは、第２の誘電体層６３６上に形成された第３の導電層６３８を更に示す。第３の導電層６３８は、信号経路６０６の一部分および第１のインダクタ６１２を備えることができる。図７Ｄは、第４の誘電体層６４０上に形成された第４の導電層６４２を示す。第４の導電層６４２は、第２のインダクタ６１６、第３のインダクタ６２２、および第４のインダクタ６２４を備えることができる。誘電体層６３２、６３６、６４０は、様々なパターニングされた導電層６３０、６３４、６３８、６４２の相対的再配置を示すために透明である。
図８Ａは、本開示の態様による多層フィルタ８００の別の実施形態の斜視図を示す。フィルタ８００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ８００は、入力８０２と、出力８０４と、入力８０２および出力８０４を接続する信号経路８０６とを備えることができる。フィルタ８００は、１つまたは複数のグラウンド電極８１０と電気的に接続されたグラウンドプレーン８０８も含むことができる。
フィルタ８００は、グラウンドプレーン８０８と電気的に接続された第１のインダクタ８１２を備えることができる。第１のインダクタ８１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ８００は、グラウンドプレーン８０８と電気的に接続された第１のコンデンサ８１４を備えることができる。第１のコンデンサ８１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ８００は、互いに並列に接続された第２のインダクタ８１６および第２のコンデンサ８１８を備えることができる。第２のインダクタ８１６および第２のコンデンサ８１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ８１６および第２のコンデンサ８１８は、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる。フィルタ８００は、互いに並列に接続され、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる、第３のインダクタ８２０および第３のコンデンサ８２２を備えることができる。第３のインダクタ８２０および第３のコンデンサ８２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ８００は、互いに並列に接続され、信号経路８０６とグラウンドプレーン８０８との間で接続された第４のインダクタ８２４および第４のコンデンサ８２６を備えることができる。第４のインダクタ８２４および第４のコンデンサ８２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ８１２、８１６、８２０、８２４およびコンデンサ８１４、８１８、８２２、８２６は、図３～図５Ｄを参照して上記で説明したのと同様の方式でビア８２７によって接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、それぞれの第１のロケーションにおいて信号経路８０６と接続し、それぞれの第２のロケーションにおいて信号経路８０６またはグラウンドプレーン８０８と接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ８１２、８１８、８２０、８２４の各々は、そのそれぞれの有効長に沿ってそれぞれの幅を有することができる。
図８Ｂは、図８Ａのフィルタ８００の側面図である。バンドパスフィルタ８００は、複数の誘電体層（明確にするために図８Ａにおいて透明である）を備えることができる。図８Ｂを参照すると、第１の層８３２、第２の層８３６および第３の層８４０を積層して、一体構造を形成することができる。誘電体層８３２、８３６、８４０上に導電層８３０、８３４、８３８、８４２を形成することができる。第１の誘電体層８３２の底面に導電層８３０を形成することができる。それぞれ、第２の誘電体層８３６の上面および底面に導電層８３４、８３８を形成することができる。第３の誘電体層８４０の上面に導電層８４２を形成することができる。
図９Ａ～図９Ｄは、図８Ａおよび図８Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図９Ａは、プリント回路基板等の実装表面８２８を示す。第１の導電層８３０は、第１の層８３２の底面および上面に形成することができるグラウンドプレーン８０８を含むことができる。図９Ｂは、第１の誘電体層８３２上に形成された第２の導電層８３４を更に示す。第２の導電層８３４は、第１のコンデンサ８１４、第２のコンデンサ８１８、第３のコンデンサ８２２および第４のコンデンサ８２６を含むことができる。図９Ｃは、第２の誘電体層８３６上に形成された第３の導電層８３８を更に示す。第３の導電層８３８は、信号経路８０６の一部分と、第１のインダクタ８１２とを含むことができる。図９Ｄは、第４の誘電体層８４０上に形成された第４の導電層８４２を示す。第４の導電層８４２は、第２のインダクタ８１６、第３のインダクタ８２２および第４のインダクタ８２４を含むことができる。誘電体層８３２、８３６、８４０は、様々なパターニングされた導電層８３０、８３４、８３８、８４２の相対的再配置を示すために透明である。
図１０Ａは、本開示の態様による多層フィルタ１０００の別の実施形態の斜視図を示す。図１０Ｂは、図１０Ａの多層フィルタ１０００の別の斜視図を示す。フィルタ１０００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似の方式で構成することができる。フィルタ１０００は、入力１００２と、出力１００４と、入力１００２および出力１００４を接続する信号経路１００６とを含むことができる。フィルタ１０００は、１つまたは複数のグラウンド電極１０１０と電気的に接続されたグラウンドプレーン１００８も含むことができる。
フィルタ１０００は、グラウンドプレーン１００８と電気的に接続された第１のインダクタ１０１２を備えることができる。第１のインダクタ１０１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ１０００は、グラウンドプレーン１００８と電気的に結合された第１のコンデンサ１０１４を含むことができる。第１のコンデンサ１０１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ１０００は、互いに並列に接続された第２のインダクタ１０１６および第２のコンデンサ１０１８を含むことができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる。フィルタ１０００は、互いに並列に接続され、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる第３のインダクタ１０２０および第３のコンデンサ１０２２を備えることができる。第３のインダクタ１０２０および第３のコンデンサ１０２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ１０００は、互いに並列に接続され、信号経路１００６とグラウンドプレーン１００８との間で接続された第４のインダクタ１０２４および第４のコンデンサ１０２６を備えることができる。第４のインダクタ１０２４および第４のコンデンサ１０２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ１０１２、１０１６、１０２０、１０２４およびコンデンサ１０１４、１０１８、１０２２、１０２６は、図３～図５Ｄを参照して上記で説明したのと類似した方式でビア１０２７によって接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、それぞれの第１のロケーションにおいて信号経路１００６と接続し、それぞれの第２のロケーションにおいて信号経路１００６またはグラウンドプレーン１００８と接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ１０１２、１０１１０、１０２０、１０２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図１０Ｂは、図１０Ａおよび図１０Ｂのフィルタ１０００の側面図である。バンドパスフィルタ１０００は、複数の誘電体層（明確にするために図１０Ａにおいて透明である）を備えることができる。図１０Ｂを参照すると、第１の層１０３２、第２の層１０３６、第３の層１０４０を積層して、一体構造を形成することができる。誘電体層１０３２、１０３６、１０４０の上に導電層１０３０、１０３４、１０３８、１０４２を形成することができる。第１の誘電体層１０３２の底面に導電層１０３０を形成することができる。第２の誘電体層１０３６のそれぞれ上面および底面に導電層１０３４、１０３８を形成することができる。第３の誘電体層１０４０の上面に導電層１０４２を形成することができる。
図１１Ａ～図１１Ｄは、図１０Ａおよび図１０Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図１１Ａは、プリント回路基板等の実装表面１０２８を示す。第１の導電層１０３０は、第１の層１０３０の底面および上面に形成することができるグラウンドプレーン１００８を含むことができる。図１１Ｂは、第１の誘電体層１０３２上に形成された第２の導電層１０３４を更に示す。第２の導電層１０３４は、第１のコンデンサ１０１４、第２のコンデンサ１０１８、第３のコンデンサ１０２２および第４のコンデンサ１０２６を備えることができる。図１１Ｃは、第２の誘電体層１０３６上に形成された第３の導電層１０３８を更に示す。第３の導電層１０３８は、信号経路１００６の一部分および第１のインダクタ１０１２を備えることができる。図１１Ｄは、第４の誘電体層１０４０上に形成された第４の導電層１０４２を示す。第４の導電層１０４２は、第２のインダクタ１０１６、第３のインダクタ１０２２、および第４のインダクタ１０２４を備えることができる。誘電体層１０３２、１０３６、１０４０は、様々なパターニングされた導電層１０３０、１０３４、１０３８、１０４２の相対的再配置を示すために透明である。
ＩＶ．用途
本明細書において説明したフィルタの様々な実施形態は、任意の適切なタイプの電気コンポーネントにおいて用途を見出すことができる。フィルタは、高周波数無線信号を受信、送信、または他の形で用いるデバイスにおいて特定の用途を見出すことができる。例示的な用途は、スマートフォン、信号中継器（例えば、スモールセル）、中継局およびレーダを含む。
Ｖ．試験およびシミュレーションデータ
コンピュータモデルを用いて、本開示の態様による多層フィルタをシミュレートした。加えて、フィルタが構築され、試験された。
誘電体層の厚みは、通常、約１８０マイクロメートル（「ミクロン」）未満とすることができる。例えば、いくつかの実施形態では、第１の層３０４、６３２、８３２、１０３２は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。第２の層３０６、６３６、８３６、１０３６は、約２０マイクロメートル（２０ミクロン）の厚みとすることができる。第３の層３０８、６４０、８４０、１０４０は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。
いくつかの実施形態では、フィルタの全体長さは、４．３ｍｍとすることができる。全体幅は約４ｍｍとすることができる。全体厚は約２３０マイクロメートル（２３０ミクロン）とすることができる。
図１２～図１７は、様々なフィルタのための試験結果およびシミュレーションデータを表す。図１２を参照すると、本開示の態様による多層フィルタが構築され試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。測定パスバンドは、約１３．２ＧＨｚ～約１５．８ＧＨｚである。
図１３を参照すると、本開示の態様による多層フィルタが構築され、試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１６．１ＧＨｚ～約１８．２ＧＨｚである。
図１４を参照すると、図３Ａ～図４Ｅを参照して上記で説明した多層フィルタ３００のシミュレートおよび構築の双方が行われ、物理的に試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１７．０ＧＨｚ～約２１．２ＧＨｚである。
図１５を参照すると、図６Ａ～図７Ｄを参照して上記で説明した多層フィルタ６００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５０ＧＨｚでプロットされている。パスバンドは約２４．６ＧＨｚ～約２７．８ＧＨｚである。
図１６を参照すると、図８Ａ～図９Ｄを参照して上記で説明した多層フィルタ８００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５５ＧＨｚでプロットされている。パスバンドは約３４．６ＧＨｚ～約３７．４ＧＨｚである。
図１７を参照すると、図１０Ａ～図１１Ｄを参照して上記で説明した多層フィルタ１０００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～７０ＧＨｚでプロットされている。パスバンドは約４２．９ＧＨｚ～約４６．６ＧＨｚである。
実施例
以下の寸法および比は例として与えられるにすぎず、本開示の範囲を限定するものではないことを理解されたい。例えば、いくつかの実施形態では、より精度の高い導電層の成形を達成し、結果としてより小さな最小線幅をもたらすことができるプロセスを用いることができる。
再び図５Ａを参照すると、インダクタ３５６は、示されるような寸法を有することができ、ここで、（Ｘ方向およびＹ方向における）各最小線幅５１０は約５１マイクロメートル（５１ミクロン）である。換言すれば、この実施例セクションのために、図５Ａは縮尺通りに描かれたとみなすことができる。インダクタ３５６は、概ね５．３６最小線幅５０１（例えば、約２７２マイクロメートル（２７２ミクロン））の平均幅を有する。総有効長は１４最小線幅５０１（例えば、約７１１マイクロメートル（７１１ミクロン））である。このため、インダクタ３５６の長さ対平均幅比は約２．６１である。
比較して、突起部３６４のない類似のインダクタは、約５．１４最小線幅５０１（例えば、約２６１マイクロメートル（２６１ミクロン））の平均幅、および約２．７２の長さ対平均幅比を有する。このため、突起部３６４は、平均幅を約４％増大させ、長さ対平均幅比を約４％減少させた。更に、突起部３６４と関連付けられた距離５１８（例えば、長さ）を、単一の最小線幅５０１（例えば、約５１マイクロメートル（５１ミクロン））だけ増大させることによって、インダクタ５３４の平均幅が約１．３％のみ増大し、長さ対平均幅比が約１．３％のみ減少する。このため、突起部３６４の寸法の調節を用いて、長さ対平均幅比を微調整し、それによってインダクタ３５６のインダクタンスを微調整することができる。
再び図５Ｂを参照すると、インダクタ５３０は、示されるような寸法を有することができ、ここで、（Ｘ方向およびＹ方向における）各最小線幅は約５１マイクロメートル（５１ミクロン）である。換言すれば、この実施例セクションのために、図５Ｂは縮尺通りに描かれたとみなすことができる。インダクタ５３０は、約５．２９最小線幅５０１（例えば、約２６９マイクロメートル（２６９ミクロン））の平均幅および約１．３２の長さ対平均幅比を有することができる。比較して、突起部５８８のない類似のインダクタは、４最小線幅５０１（例えば約２０３マイクロメートル（２０３ミクロン））の平均幅、および約１．７５の長さ対平均幅比を有する。このため、突起部５４４、５５８は、平均幅を約３２％増大させ、長さ対平均幅比を約２４％減少させた。更に、突起部５５８の長さ５４６を、単一の最小線幅５１０だけ増大させることによって、インダクタ５３０の平均幅が約８．１％のみ増大し、長さ対平均幅比が約８．８％のみ減少する。このため、突起部５４４、５５８のうちの１つまたは複数の寸法の調節を用いて、長さ対平均幅比を微調整し、それによってインダクタ５３０のインダクタンスを微調整することができる。
再び図５Ｃを参照すると、インダクタ５７２は、示されるような寸法を有することができ、ここで、（Ｘ方向およびＹ方向における）各最小線幅５１０は約５１マイクロメートル（５１ミクロン）である。換言すれば、この実施例セクションのために、図５Ｃは縮尺通りに描かれたとみなすことができる。インダクタ５７２は、約６．８最小線幅５０１（例えば、約３４５マイクロメートル（３４５ミクロン））の平均幅および約０．８８の長さ対平均幅比を有することができる。比較して、突起部５７４のない類似のインダクタは、６最小線幅５０１（例えば約３０５マイクロメートル（３０５ミクロン））の平均幅、および約１の長さ対平均幅比を有する。このため、突起部５７４は、平均幅を約１４％増大させ、長さ対平均幅比を約１２％減少させた。
更に、突起部５７４の有効長（第２の長さ５８５）を、単一の最小線幅５１０（例えば、約５１マイクロメートル（５１ミクロン））だけ減少させることによって、インダクタ５７２の平均幅が約２．５％のみ増大し、長さ対平均幅比が約２．４４％のみ減少する。このため、突起部５７４の寸法の調節を用いて、長さ対平均幅比を微調整し、それによってインダクタ５７２のインダクタンスを微調整することができる。
再び図５Ｄを参照すると、インダクタ５８７は、約４．８最小線幅５０１（例えば約２４４マイクロメートル（２４４ミクロン））の平均幅、および約２．０８の長さ対平均幅比を有することができる。比較して、突起部５８８のない類似のインダクタは、４．４最小線幅５１０（例えば約２２４マイクロメートル（２２４ミクロン））の平均幅、および約２．２７の長さ対平均幅比を有する。このため、突起部５８８は、平均幅を約９．１％増大させ、長さ対平均幅比を約８．３％減少させた。
更に、突起部５８８の有効長５９６を、単一の最小線幅５１０（例えば約５１マイクロメートル（５１ミクロン））だけ増大させることによって、インダクタ５８７の平均幅が約２．０８％のみ増大し、長さ対平均幅比が約２．０４％のみ減少する。このため、突起部５８８のうちの１つまたは複数の寸法の調節を用いて、長さ対平均幅比を微調整し、それによってインダクタ５８７のインダクタンスを微調整することができる。
試験方法
図１８を参照すると、本開示の態様に従って、試験アセンブリ１８００を用いて、多層フィルタ１８０２の挿入損失およびリターン損失等の性能特性を試験することができる。フィルタ１８０２は、試験基板１８０４に実装することができる。入力線１８０６および出力線１８０８は、各々試験基板１８０４に接続された。試験基板１８０４は、入力線１８０６をフィルタ１８０２の入力と電気的に接続し、出力線１８０８をフィルタ１８０２の出力と電気的に接続するマイクロストリップ線１８１０を含むことができる。入力信号が、ソース信号発生器（例えば、１８０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズのソース測定ユニット（ＳＭＵ）、例えば、Ｋｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）を用いて入力線に適用され、フィルタ１８０２の結果としての出力が、（例えば、ソース信号発生器を用いて）出力線１８１０８において測定された。これは、フィルタの様々な構成について繰り返された。
当業者であれば、本開示の趣旨および範囲から逸脱することなく、本開示のこれらのおよび他の変更および変形を行うことができる。加えて、様々な実施形態の態様は、全体的および部分的の双方で入れ替えることができることを理解されたい。更に、当業者であれば、上記の説明が例示の目的にすぎず、添付の特許請求の範囲において更に記載される本開示を限定することを意図しないことを理解するであろう。

Claims (21)

  1. 多層電子デバイスであって、
    複数の誘電体層と、
    入力および出力を有する信号経路と、
    前記複数の誘電体層のうちの１つの上に重なる導電層を備えるインダクタであって、前記インダクタは、第１のロケーションにおいて前記信号経路と電気的に接続され、第２のロケーションにおいて前記信号経路またはグラウンドのうちの少なくとも一方と電気的に接続される、インダクタと、
    を備え、
    前記インダクタは、第１の方向において外方を向いた第１の直線縁部と、前記第１の直線縁部と平行であり、前記第１の方向において外方を向いた第２の直線縁部とを含む外周を有し、
    前記第２の直線縁部は、約５００マイクロメートル（５００ミクロン）未満、かつ前記第１の直線縁部における前記第１の方向における前記インダクタの第１の幅の約９０％未満のオフセット距離だけ、前記第１の方向において前記第１の直線縁部からオフセットされ、
    前記インダクタは前記第１のロケーションから前記第２のロケーションに延びる長手方向中心線を有し、
    前記長手方向中心線は非直線状で、少なくとも１つの角部を含み、
    前記第１の直線縁部と前記第２の直線縁部との間を延びる幅不連続部の縁部は前記インダクタの前記長手方向中心線の前記少なくとも１つの角部から、少なくとも約３０マイクロメートル（３０ミクロン）だけ離間される、
    多層電子デバイス。
  2. 前記インダクタは、前記第１の方向において前記第２の直線縁部における第２の幅を有し、前記第２の幅と前記第１の幅との比は、約１．０２～約１．９の範囲をとる、請求項１に記載の多層電子デバイス。
  3. 前記外周は、前記第１の直線縁部と前記第２の直線縁部との間を延びる、前記幅不連続部の縁部を含む、請求項１に記載の多層電子デバイス。
  4. 前記幅不連続部の縁部は、前記第１の直線縁部および前記第２の直線縁部に垂直である、請求項３に記載の多層電子デバイス。
  5. 前記オフセット距離は、最小線幅に概ね等しい、請求項１に記載の多層電子デバイス。
  6. 前記インダクタは、約１０未満の長さ対平均幅比を有する、請求項１に記載の多層電子デバイス。
  7. 前記インダクタは、約１ｍｍ未満の平均幅を有する、請求項１に記載の多層電子デバイス。
  8. 前記インダクタは、約２ｍｍ未満の有効長を有する、請求項１に記載の多層電子デバイス。
  9. 前記インダクタは、更なる幅不連続部の縁部を備え、前記更なる幅不連続部の縁部および前記幅不連続部の縁部は、前記インダクタの長手方向中心線または横方向中心線のうちの少なくとも一方に対して対称である、請求項３に記載の多層電子デバイス。
  10. 前記多層電子デバイスは、フィルタとして構成される、請求項１に記載の多層電子デバイス。
  11. 前記フィルタは、約６ＧＨｚよりも大きい特性周波数を有する、請求項１０に記載の多層電子デバイス。
  12. 前記特性周波数は、ローパス周波数、ハイパス周波数、またはバンドパス周波数の上限のうちの少なくとも１つを含む、請求項１１に記載の多層電子デバイス。
  13. 第２の導電層および第１の導電層は、１００マイクロメートル（１００ミクロン）未満だけＺ方向において離間される、請求項１に記載の多層電子デバイス。
  14. グラウンドプレーンと、第１の導電層または第２の導電層のうちの少なくとも一方を前記グラウンドプレーンに電気的に接続するビアとを更に備える、請求項１に記載の多層電子デバイス。
  15. ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って２５℃の動作温度および１ＭＨｚの周波数において決定される、約１００未満の誘電率を有する誘電材料を更に備える、請求項１に記載の多層電子デバイス。
  16. ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って２５℃の動作温度および１ＭＨｚの周波数において決定される、約１００よりも大きい誘電率を有する誘電材料を更に備える、請求項１に記載の多層電子デバイス。
  17. エポキシを備える誘電材料を更に備える、請求項１に記載の多層電子デバイス。
  18. 有機誘電材料を更に含む、請求項１に記載の多層電子デバイス。
  19. 前記有機誘電材料は、液晶ポリマーまたはポリフェニルエーテルのうちの少なくとも一方を含む、請求項１８に記載の多層電子デバイス。
  20. 多層電子デバイスを形成する方法であって、
    複数の誘電体層を設けるステップと、
    前記複数の誘電体層のうちの少なくともいくつかの上に重なる複数の導電層を形成して、入力および出力を有する信号経路を形成するステップと、
    を含み、
    前記信号経路は、第１のロケーションにおいて前記信号経路と電気的に接続され、第２のロケーションにおいて前記信号経路またはグラウンドのうちの少なくとも一方と電気的に接続されたインダクタを備え、前記インダクタは、第１の方向において外方を向いた第１の直線縁部と、前記第１の直線縁部と平行であり、前記第１の方向において外方を向いた第２の直線縁部とを含む外周を有し、前記第２の直線縁部は、約５００マイクロメートル（５００ミクロン）未満、かつ前記第１の直線縁部における前記第１の方向における前記インダクタの第１の幅の約９０％未満のオフセット距離だけ、前記第１の直線縁部からオフセットされ、
    前記インダクタは前記第１のロケーションから前記第２のロケーションに延びる長手方向中心線を有し、前記長手方向中心線は非直線状で、少なくとも１つの角部を含み、前記第１の直線縁部と前記第２の直線縁部との間を延びる幅不連続部の縁部は、前記インダクタの長手方向中心線の前記少なくとも１つの角部から、少なくとも約３０マイクロメートル（３０ミクロン）だけ離間される、方法。
  21. 多層電子デバイスのためのインダクタを設計する方法であって、
    前記インダクタのための目標インダクタンス値に基づいて前記インダクタのための有効長および幅を選択するステップと、
    前記インダクタの突起部に関連付けられたオフセット距離をサイズ設定するステップであって、前記オフセット距離は、前記インダクタの周囲の第１の直線縁部と、前記インダクタの前記周囲の第２の直線縁部との間にあり、前記オフセット距離は、５００マイクロメートル（５００ミクロン）未満、かつ前記第１の直線縁部における第１の方向における前記インダクタの第１の幅の約９０％未満であり、
    前記第１の直線縁部は前記第１の方向において外方を向き、前記第２の直線縁部は、前記第１の直線縁部と平行であり、前記第１の方向において外方を向き、
    前記有効長は、第１のロケーションから第２のロケーションを測定され、前記インダクタは前記第１のロケーションにおいて信号経路と電気的に接続し、前記第２のロケーションにおいて前記信号経路またはグラウンドの少なくとも１つと電気的に接続され、
    前記インダクタは前記第１のロケーションから前記第２のロケーションに延びる長手方向中心線を有し、
    前記長手方向中心線は非直線状で、少なくとも１つの角部を含み、
    前記第１の直線縁部と前記第２の直線縁部との間を延びる幅不連続部の縁部は、前記インダクタの前記長手方向中心線の前記少なくとも１つの角部から、少なくとも約３０マイクロメートル（３０ミクロン）だけ離間される、方法。
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