JP7355827B2 - 精密に制御された容量性エリアを有するコンデンサを備える多層電子デバイス - Google Patents

精密に制御された容量性エリアを有するコンデンサを備える多層電子デバイス Download PDF

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Description

関連出願の相互参照
本出願は、参照によりその全体が本明細書に援用される、２０１８年１２月２０日の出願日を有する米国仮特許出願第６２／７８２，４９６号の出願日の利益を主張する。
多層電子デバイス(ｍｕｌｔｉｌａｙｅｒ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ)は、多くの場合、コンデンサを含む。例えば、多層フィルタは、多くの場合、非常に特殊な容量値を提供するように設計された１つまたは複数のコンデンサを備える。しかしながら、そのようなコンデンサの容量に対する精密制御は、コンデンサの容量性エリアを精密に制御することを伴うため、達成することが困難である可能性がある。
容量に対する精密な制御は、高周波数フィルタにおいて特に重要である。高周波数無線信号通信等の高周波数信号のフィルタリングが近年ますます一般的になっている。無線接続性のためのデータ送信速度の増大に対する需要により、５Ｇスペクトル周波数を含む高周波数で動作するように構成されたものを含む高周波数コンポーネントに対する需要が増してきた。高周波数用途は、多くの場合、非常に低い容量値を呈するコンデンサを必要とする。そのようなコンデンサを得るために、非常に小さな容量性エリアが精密に制御されなくてはならず、これにより、そのような精密なコンデンサを形成する難易度が更に増大する可能性がある。したがって、精密に制御された容量性エリアを有するコンデンサを備える多層フィルタが当該技術分野において求められている。
本開示の１つの実施形態によれば、多層電子デバイスが、Ｘ－Ｙ平面に垂直なＺ方向において積層された複数の誘電体層を備えることができる。多層電子デバイスは、複数の誘電体層のうちの１つの上に重なる第１の導電層を備えることができる。多層電子デバイスは、複数の誘電体のうちの別のものの上に重なり、Ｚ方向において第１の導電層から離間された、第２の導電層を備えることができる。第２の導電層は、重複エリアにおいて、Ｘ－Ｙ平面において第１の導電層の上に重なり、コンデンサを形成することができる。第１の導電層は、重複エリアの境界において平行な縁部の対を有することができる。第１の導電層は、平行な縁部の対に平行な、重複エリア内のオフセット縁部を有することができる。オフセット縁部は、約５００マイクロメートル（５００ミクロン）未満のオフセット距離だけ、平行な縁部の対のうちの少なくとも一方からオフセットされる。
本開示の別の実施形態によれば、周波数多層電子デバイスを形成する方法が、複数の誘電体層を設けることと、複数の誘電体層のうちの１つの上に重なる第１の導電層を形成することとを含むことができる。第１の導電層は、平行な縁部の対と、平行な縁部の対に平行なオフセット縁部とを有することができる。オフセット縁部は、約５００マイクロメートル（５００ミクロン）未満のオフセット距離だけ、平行な縁部の対のうちの少なくとも一方からオフセットされる。方法は、複数の誘電体層のうちの別のものの上に重なる第２の導電層を形成することを含むことができる。方法は、第１の導電層が、重複エリアにおいて、Ｘ－Ｙ平面において第２の導電層の上に重なるように、Ｘ－Ｙ平面に垂直なＺ方向において複数の誘電体層を積層することを含むことができる。第１の導電層の平行な縁部の対は重複エリアの境界に交差することができる。第１の導電層のオフセット縁部が重複エリア内に位置することができる。
本開示の別の実施形態によれば、多層電子デバイスのコンデンサを設計する方法が、目標重複エリアを計算することと、目標重複エリアに基づいて重複エリアの寸法を選択することとを含むことができる。方法は、オフセット縁部と、導電層の平行な縁部の対のうちの少なくとも一方との間のオフセット距離をサイズ設定して、重複エリアのサイズを調整し、重複エリアのサイズと、目標重複エリアのサイズとの差を低減することを含むことができる。導電層の平行な縁部の対は、重複エリアの境界に位置することができる。オフセット縁部は重複エリア内に位置することができる。
当業者に対する、本開示の十分で実施可能な開示は、その最良の実施態様を含めて、添付の図面を参照しながら本明細書の残りの部分において、より詳細に記載される。
本開示の態様によるバンドパスフィルタの簡単な概略図である。 本開示の態様による別のバンドパスフィルタの簡単な概略図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 本開示の態様による例示的なバンドパスフィルタの斜視図である。 図３Ａおよび図３Ｂのフィルタの側面図である。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図３Ａおよび図３Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による、図３Ａ～図４Ｅの多層フィルタの第１のコンデンサの平面図である。 本開示の態様による、図３Ａ～図４Ｅの多層フィルタの第２のコンデンサの平面図である。 本開示の態様による、図３Ａ～図４Ｅの多層フィルタの第３のコンデンサの平面図である。 本開示の態様による、図３Ａ～図４Ｅの多層フィルタの第４のコンデンサの平面図である。 本開示の態様による、図６Ａ～図７Ｄの多層フィルタの第２のコンデンサに対応することができるコンデンサの別の実施形態の平面図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図６Ａおよび図６Ｂのフィルタの側面図である。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図６Ａおよび図６Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図８Ａのフィルタの側面図である。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図８Ａおよび図８Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による多層フィルタの別の実施形態の斜視図である。 図１０Ａのフィルタの側面図である。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 図１０Ａおよび図１０Ｂのフィルタの一連の連続平面図であり、各連続図において更なる層が示される。 本開示の態様による、構築されたフィルタの測定された挿入損失（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）およびリターン損失（ｒｅｔｕｒｎ ｌｏｓｓ）の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、構築されたフィルタの測定された挿入損失およびリターン損失の値を含む試験データのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタのコンピュータ分析からの挿入損失およびリターン損失の値を含むシミュレーションデータのプロットである。 本開示の態様による、フィルタを含む試験アセンブリの斜視図である。
本明細書および図面における参照符号の繰り返しの使用は、本開示の同じまたは類似の特徴または要素を表すことが意図される。
本考察は例示的な実施形態の説明にすぎず、本開示のより広い態様を限定することは意図されていないことが当業者には理解されるべきであり、このより広い態様は例示的な構造において具体化される。
概して言えば、本開示は、精密制御された容量性エリアを有するコンデンサを備える多層電子デバイスを対象とする。多層電子デバイスは、Ｘ－Ｙ平面に垂直なＺ方向において積層された複数の誘電体層を備えることができる。多層電子デバイスは、複数の誘電体層のうちの１つの上に重なる第１の導電層を備えることができる。第２の導電層は、複数の誘電体のうちの別のものの上に重なり、Ｚ方向において第１の導電層から離間させることができる。第２の導電層は、重複エリアにおいて、Ｘ－Ｙ平面において第１の導電層の上に重なり、コンデンサを形成することができる。
第１の導電層は、重複エリア内に位置し、これにより重複エリアのサイズを僅かに調整する、突起部（ｐｒｏｔｒｕｓｉｏｎ）または凹部を含むことができる。より詳細には、第１の導電層は、重複エリアの境界において平行な縁部の対を有することができる。第１の導電層は、重複エリア内に位置し、重複エリアの境界において平行な縁部の対と平行なオフセット縁部を有することができる。オフセット距離は、オフセット縁部と、平行な縁部の対のうちの少なくとも一方との間に定義することができる。オフセット距離は、約５００マイクロメートル（５００ミクロン）未満とすることができる。
多層フィルタは１つまたは複数の誘電材料を含むことができる。いくつかの実施形態では、１つまたは複数の誘電材料は低い誘電率を有することができる。誘電率は、約１００未満、いくつかの実施形態では約７５未満、いくつかの実施形態では約５０未満、いくつかの実施形態では約２５未満、いくつかの実施形態では約１５未満、およびいくつかの実施形態では約５未満とすることができる。例えば、いくつかの実施形態では、誘電率は、約１．５～１００、いくつかの実施形態では約１．５～約７５、およびいくつかの実施形態では約２～約８の範囲をとることができる。誘電率は、２５℃の動作温度および１ＭＨｚの周波数においてＩＰＣ ＴＭ－６５０ ２．５．５．３に従って決定することができる。誘電正接は、約０．００１～約０．０４、いくつかの実施形態では約０．００１５～約０．００２５の範囲をとることができる。
いくつかの実施形態では、１つまたは複数の誘電材料は、有機誘電材料を含むことができる。例示的な有機誘電体は、ＰｏｌｙｃｌａｄのＬＤ６２１およびＰａｒｋ／Ｎｅｌｃｏ ＣｏｒｐｏｒａｔｉｏｎのＮ６０００シリーズ等のポリフェニルエーテル（ＰＰＥ）をベースとする材料、Ｒｏｇｅｒｓ ＣｏｒｐｏｒａｔｉｏｎまたはＷ．Ｌ．Ｇｏｒｅ＆Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．の液晶ポリマー（ＬＣＰ）等のＬＣＰ、Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの４００シリーズ等の炭化水素複合体、ならびにＰａｒｋ／Ｎｅｌｃｏ Ｃｏｒｐ．のＮ４０００シリーズ等のエポキシ系積層体を含む。例えば、例は、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、およびグラフト樹脂等の他の熱可塑性材料、または類似の低誘電率で低損失の有機材料を含む。
いくつかの実施形態では、誘電材料は、セラミック充填エポキシとすることができる。例えば、誘電材料は、ポリマー（例えば、エポキシ）等の有機化合物を含むことができ、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ、または他の適当なセラミックもしくはガラス接着材料等のセラミック誘電材料の粒子を含有することができる。
しかしながら、Ｎ６０００、エポキシ系Ｎ４０００－１３、ＬＣＰに積層された臭素を用いない材料、高Ｋ材料を有する有機層、未充填高Ｋ有機層、（Ｒｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎの）Ｒｏｇｅｒｓ４３５０、Ｒｏｇｅｒｓ４００３材料、ならびに、炭化水素、テフロン、ＦＲ４、エポキシ、ポリアミド、ポリイミド、およびアクリレート、ポリフェニレンスルフィド樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンスルフィド樹脂、ポリエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、ＢＴ樹脂化合物（例えば、Ｓｐｅｅｄｂｏａｒｄ Ｃ）、熱硬化性樹脂（例えば、Ｈｉｔａｃｈｉ ＭＣＬ－ＬＸ－６７Ｆ）、およびグラフト樹脂等の他の熱可撓性材料、または類似の低誘電率で低損失の有機材料を含む他の材料が利用されてもよい。
加えて、いくつかの実施形態では、限定ではないが、チタン酸バリウム、チタン酸カルシウム、酸化亜鉛、低火度ガラス付きのアルミナ等の、セラミック、半導体もしくは絶縁材料、または他の適切なセラミックまたはガラス接着材料を含む非有機誘電材料を用いることができる。代替的に、誘電材料は、回路基板材料して一般的なエポキシ（セラミック混合有りまたはなし、グラスファイバー有りまたはなし）等の有機化合物、または誘電体として普及している他のプラスチック等の有機化合物であってもよい。これらの場合、導体は、通例、パターンを提供するように化学的にエッチングされた銅箔である。また更なる実施形態において、誘電材料は、ＮＰＯ（ＣＯＧ）、Ｘ７Ｒ、Ｘ５Ｒ Ｘ７Ｓ、Ｚ５Ｕ、Ｙ５Ｖおよびチタン酸ストロンチウムのうちの１つ等の比較的高誘電率（Ｋ）を有する材料を含むことができる。そのような例において、誘電材料は、１００を超える、例えば、約１００～約４０００の範囲内の、いくつかの実施形態では、約１０００～約３０００の範囲内の誘電率を有することができる。
１つまたは複数の導電層を誘電体層上に直接形成することができる。代替的に、コーティングまたは中間層は、導電層とそれぞれの誘電体層との間に配置することができる。本明細書において用いられるとき、「上に形成される」とは、誘電体層上に直接形成された導電層、または間に中間層もしくはコーティング層を有して誘電体層の上に重なる導電層を指すことができる。
導電層は、多岐にわたる導電性材料を含むことができる。例えば、導電層は、銅、ニッケル、金、銀、または他の金属もしくは合金を含むことができる。
いくつかの実施形態では、多層電子デバイスは、入力および出力を有する信号経路を含むことができる。信号経路は、誘電体層のうちの１つまたは複数の上に重なり、１つまたは複数のビアに接続された、１つまたは複数の導電層を含むことができる。
ビアは、誘電体層のうちの１つまたは複数に形成することができる。例えば、ビアは、１つの誘電体層上の導電層を、別の誘電体層上の導電層に電気的に接続することができる。ビアは、銅、ニッケル、金、銀、または他の金属もしくは合金等の多岐にわたる導電性材料を含むことができる。ビアは、貫通孔をドリル加工（例えば、機械的ドリル加工、レーザードリル加工）し、例えば、無電気めっきまたは銅シードを用いて貫通孔に導電性材料をめっきすることによって形成することができる。ビアを導電性材料で充填し、導電性材料の堅柱が形成されるようにすることができる。代替的に、貫通孔の内面は、ビアが中空となるようにめっきすることができる。
いくつかの実施形態では、多層電子デバイスはインダクタを備えることができる。インダクタは、複数の誘電体層のうちの１つの上に形成された導電層を含むことができる。インダクタは、第１のロケーションにおいて信号経路と電気的に接続することができ、第２のロケーションにおいて信号経路またはグラウンドのうちの少なくとも一方と電気的に接続することができる。例えば、インダクタは、信号経路の一部分を形成することができるか、または信号経路とグラウンドとの間に接続することができる。
いくつかの実施形態では、誘電体層のうちの少なくとも１つは、約１８０マイクロメートル（１８０ミクロン）未満、いくつかの実施形態では約１２０マイクロメートル（１２０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満、いくつかの実施形態では６０マイクロメートル（６０ミクロン）未満、いくつかの実施形態では約５０マイクロメートル（５０ミクロン）未満、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）未満、いくつかの実施形態では約３０マイクロメートル（３０ミクロン）未満、およびいくつかの実施形態では約２０マイクロメートル（２０ミクロン）未満の厚みを有することができる。
１つまたは複数のビアを誘電体層内に形成することができる。ビアは、異なる導電層を電気的に接続することができる。ビアは、約１８０マイクロメートル（１８０ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満の長さを有することができる。
ビアは、多岐にわたる適切な幅を有することができる。例えば、いくつかの実施形態では、ビアの幅は、約２０マイクロメートル（２０ミクロン）～約２００マイクロメートル（２００ミクロン）、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）～約１８０マイクロメートル（１８０ミクロン）、いくつかの実施形態では約６０マイクロメートル（６０ミクロン）～約１４０マイクロメートル（４０ミクロン）、およびいくつかの実施形態では約８０マイクロメートル（８０ミクロン）～約１２０マイクロメートル（１２０ミクロン）の範囲をとることができる。
いくつかの実施形態では、多層電子デバイスは、フィルタとして構成することができる。フィルタは、高周波数で動作するように構成することができる。多層フィルタは、６ＧＨｚよりも高い特性周波数（例えば、ローパス周波数、ハイパス周波数、バンドパス周波数の上限、またはバンドパス周波数の下限）を有することができる。いくつかの実施形態では、フィルタは、約６ＧＨｚよりも高い、いくつかの実施形態では約１０ＧＨｚよりも高い、いくつかの実施形態では約１５ＧＨｚよりも高い、いくつかの実施形態では約２０ＧＨｚよりも高い、いくつかの実施形態では約２５ＧＨｚよりも高い、いくつかの実施形態では約３０ＧＨｚよりも高い、いくつかの実施形態では約３５ＧＨｚよりも高い、いくつかの実施形態では約４０ＧＨｚよりも高い、いくつかの実施形態では約４５ＧＨｚよりも高い、いくつかの実施形態では約５０ＧＨｚよりも高い、いくつかの実施形態では約６０ＧＨｚよりも高い、いくつかの実施形態では約７０ＧＨｚよりも高い、およびいくつかの実施形態では約８０ＧＨｚよりも高い特性周波数を有することができる。
フィルタは、フィルタのパスバンド周波数範囲内の周波数についての低い挿入損失等の優れた性能特性を呈することができる。例えば、パスバンド周波数範囲内の周波数についての平均挿入損失は、－１５ｄＢよりも大きく、いくつかの実施形態では－１０ｄＢよりも大きく、いくつかの実施形態では－５ｄＢよりも大きく、いくつかの実施形態では－２．５ｄＢ以上よりも大きくすることができる。
加えて、フィルタは、パスバンド周波数範囲外の優れた周波数拒絶を呈することができる。いくつかの実施形態では、パスバンド周波数範囲外の周波数についての挿入損失は、約－１５ｄＢ未満、いくつかの実施形態では約－２５ｄＢ未満、いくつかの実施形態では約－３５ｄＢ未満、およびいくつかの実施形態では約－４０ｄＢ未満とすることができる。
加えて、フィルタは、パスバンド周波数範囲からパスバンド外の周波数への急なロールオフを呈することができる。例えば、パスバンド周波数範囲のすぐ外側の周波数について、挿入損失は、約０．１ｄＢ／ＭＨｚ、いくつかの実施形態では、約０．２ｄＢ／ＭＨｚよりも高い、いくつかの実施形態では約０．３ｄＢ／ＭＨｚも高い、およびいくつかの実施形態では約０．４ｄＢ／ＭＨｚよりも高い比率で減少することができる。
フィルタは、広範にわたる温度にわたって一定した性能特性（例えば、挿入損失、リターン損失等）を呈することもできる。いくつかの実施形態では、フィルタの挿入損失は、大きな温度範囲にわたって５ｄＢ以下未満で変動することができる。例えば、フィルタは、約２５℃で、第１の周波数において第１の挿入損失を呈することができる。フィルタは、第２の温度で、概ね第１の周波数において第２の挿入損失を呈することができる。第１の温度と第２の温度との間の温度差は、約７０℃以上、いくつかの実施形態では約６０℃以上、いくつかの実施形態では約５０℃以上、いくつかの実施形態では約３０℃以上、およびいくつかの実施形態では約２０℃以上とすることができる。例として、第１の温度は２５℃とすることができ、第２の温度は８５℃とすることができる。別の例として、第１の温度は２５℃とすることができ、第２の温度は－５５℃とすることができる。第２の挿入損失と第１の挿入損失との差は、約５ｄＢ以下、いくつかの実施形態では約２ｄＢ以下、いくつかの実施形態では約１ｄＢ以下、いくつかの実施形態では、約０．７５ｄＢ以下、いくつかの実施形態では約０．５ｄＢ以下、およびいくつかの実施形態では、約０．２ｄＢ以下とすることができる。
しかしながら、他の実施形態では、多層電子デバイスは、コンデンサを含む任意の適切なタイプのデバイスとすることができることを理解されたい。例えば、多層電子デバイスは、多層コンデンサ、多層コンデンサアレイ、多層変換器（例えば、バラン）等とすることができる。
いくつかの実施形態では、デバイスは、約０．５ｍｍ～約３０ｍｍ、いくつかの実施形態では、約１ｍｍ～約１５ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる総長を有することができる。
いくつかの実施形態では、デバイスは、約０．２ｍｍ～約２０ｍｍ、いくつかの実施形態では約０．５ｍｍ～約１５ｍｍ、いくつかの実施形態では約１ｍｍ～約１０ｍｍ、およびいくつかの実施形態では約２ｍｍ～約８ｍｍの範囲をとる総長を有することができる。
デバイスは、通常、低プロファイルまたは薄型にすることができる。例えば、いくつかの実施形態では、デバイスは、約１００マイクロメートル（１００ミクロン）～約２ｍｍ、いくつかの実施形態では約１５０マイクロメートル（５０ミクロン）～約１ｍｍ、およびいくつかの実施形態では約２００マイクロメートル（２００ミクロン）～約３００マイクロメートル（３００ミクロン）の範囲をとる全体厚を有することができる。
用いられる特定の構成にかかわらず、本発明者らは、コンデンサの導電層の形状に対する選択的制御を通じて、コンデンサの容量に対する精密な制御を達成することができることを発見した。より詳細には、精密な制御は、導電層間に形成された重複エリアのサイズに対して達成することができる。第１の導電層は、重複エリア内に位置し、これにより重複エリアのサイズを僅かに調整する、突起部または凹部を含むことができる。
第１の導電層は、重複エリアの境界において平行な縁部の対を有することができる。第１の導電層は、重複エリア内に位置し、重複エリアの境界における平行な縁部の対と平行なオフセット縁部を有することができる。オフセット距離は、オフセット縁部と、平行な縁部の対のうちの少なくとも一方との間に定義することができる。オフセット距離は、約５００マイクロメートル（５００ミクロン）未満、いくつかの実施形態では約４００ミクロン未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約７５ミクロン未満、およびいくつかの実施形態では約５０マイクロメートル（５０ミクロン）未満とすることができる。
導電層は、多岐にわたる適切な技法を用いて形成することができる。サブトラクティブ、セミアディティブ、またはフルアディティブプロセスを、導電性材料のパネルまたはパターン電気めっきと共に用い、その後プリントおよびエッチングステップを行って、パターニングされた導電層を定義することができる。フォトリソグラフィ、めっき（例えば、電解めっき）、スパッタリング、真空蒸着、プリント、または他の技法を用いて、導電層を形成することができる。例えば、導電性材料の薄い層（例えば、箔）を、誘電体層の表面に接着（例えば、積層）することができる。導電性材料の薄い層を、マスクおよびフォトリソグラフィを用いて選択的にエッチングして、誘電材料の表面上の導電性材料の所望のパターンを生成することができる。
有限分解（ｆｉｎｉｔｅ ｒｅｓｏｌｕｔｉｏｎ）または特徴サイズは、用いられる特定のプロセスにかかわらず達成可能である。「最小線幅」は、用いられる１つまたは複数のプロセスの最小の正確に製造可能な特徴サイズとして定義することができる。いくつかの実施形態では、最小線幅は、約１００マイクロメートル（１００ミクロン）以下、いくつかの実施形態では約７５ミクロン以下、およびいくつかの実施形態では約５０ミクロン以下とすることができる。「最小面積ユニット」は、最小線幅の二乗として定義することができる。最小面積ユニットは、約０．０１ｍｍ２以下、いくつかの実施形態では約０．００５２ｍｍ２以下、およびいくつかの実施形態では約０．００２６ｍｍ２以下とすることができる。
いくつかの実施形態では、コンデンサは、導電層が形成される誘電体層間の小さな相対的ずれの影響を受けにくくすることができる。したがって、コンデンサは、「自己整合」していると記述することができる。例えば、第１の導電層は、第２の導電層よりも寸法を小さくすることができる。第１の導電層は、Ｘ－Ｙ平面において第２の導電層の外周内に位置することができる。別の例では、第１の導電層は、第１の方向に細長く、第２のコンデンサの縁部が第１の方向において重複エリアの境界をなすように第２の導電層の上に重なることができる。第１の導電層の縁部は、第１の方向に直交する第２の方向において重複エリアの境界をなすことができる。
本明細書に記載の突起部または凹部は、２つの導電層間に形成される重複エリアのサイズの精密な選択または調整を可能にすることができる。より詳細には、突起部または凹部は、重複エリアのサイズが、僅か１最小面積ユニットだけ増減することを可能にすることができる。そのような精度により、導電層のうちの１つの幅を最小線幅だけ単に増大させるよりも、重複エリアに対し優れた制御を可能にすることができる。
突起部または凹部は、重複エリアが導電層間の僅かな相対的ずれの影響を受けにくいままであるように、重複エリア内に少なくとも部分的に配置することができる。例えば、突起部または凹部は、幅不連続部の縁部（ｗｉｄｔｈ ｄｉｓｃｏｎｔｉｎｕｉｔｙ ｅｄｇｅ）と関連付けることができる。幅不連続部の縁部は、僅かなずれにより突起部または凹部が重複エリアの境界と交差することがないように、重複エリアの縁部から少なくとも１最小線幅に位置することができる。
突起部または凹部はサイズを小さくすることができる。結果として、突起部または凹部は、僅かな量だけ重複エリアを増減させることができる。例えば、突起部または凹部は、約０．２ｍｍ２未満、いくつかの実施形態では約０．１５ｍｍ２未満、いくつかの実施形態では約０．１ｍｍ２未満、いくつかの実施形態では約０．０５ｍｍ２未満、いくつかの実施形態では約０．０１ｍｍ２未満、いくつかの実施形態では約０．００５ｍｍ２未満、いくつかの実施形態では約０．００２６ｍｍ２未満、およびいくつかの実施形態では約０．００１ｍｍ２未満のエリアを有することができる。突起部または凹部は、１～２０最小面積ユニット、いくつかの実施形態では１～１０最小面積ユニット、いくつかの実施形態では１～５最小面積ユニット、いくつかの実施形態では１～３最小面積ユニットの範囲をとるエリアを有することができる。
突起部または凹部は、約４００マイクロメートル（４００ミクロン）未満、いくつかの実施形態では約３００マイクロメートル（３００ミクロン）未満、いくつかの実施形態では約２００マイクロメートル（２００ミクロン）未満、いくつかの実施形態では約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約７５マイクロメートル（７５ミクロン）未満、およびいくつかの実施形態では約５０マイクロメートル（５０ミクロン）未満の長さまたは幅を有することができる。突起部または凹部特徴は、約１０最小線幅未満、いくつかの実施形態では約８最小線幅未満、いくつかの実施形態では約４最小線幅未満、いくつかの実施形態では約３最小線幅未満、およびいくつかの実施形態では約１最小線幅未満の長さまたは幅を有することができる。
コンデンサは、小さな重複エリア（例えば容量性エリア）を有することができる。例えば、いくつかの実施形態では、コンデンサの容量性エリアは、約０．５平方ミリメートル（ｍｍ２）未満、いくつかの実施形態では約０．３ｍｍ２未満、いくつかの実施形態では約０．２ｍｍ２未満、いくつかの実施形態では約０．１ｍｍ２未満、いくつかの実施形態では約０．０５ｍｍ２未満、およびいくつかの実施形態では約０．０２ｍｍ２未満とすることができる。
フィルタは、コンデンサの電極間の第１の誘電材料の第１の層を含むことができる。第１の誘電材料は、フィルタの別の層の第２の誘電材料と別個とすることができる。例えば、電極間の第１の誘電材料は、セラミック充填エポキシを含むことができる。第１の誘電材料は、約５～約９、いくつかの実施形態では約６～約８の範囲をとる誘電率を有することができる。第２の誘電材料は、例えば上記で説明したように、有機誘電材料を含むことができる。第２の誘電材料は、約１～約５、いくつかの実施形態では約２～約４の範囲をとる誘電率を有することができる。
突起部または凹部のエリアは、コンデンサの重複エリアの小さな部分を占めることができる。例えば、いくつかの実施形態では、重複エリア対特徴エリア比（ｏｖｅｒｌａｐｐｉｎｇ ａｒｅａ－ｔｏ－ｆｅａｔｕｒｅ－ａｒｅａ ｒａｔｉｏ）は、重複エリアの面積と、重複エリア内の突起部または凹部の面積との比として定義することができる。重複エリア対特徴エリア比は、約１よりも大きく、いくつかの実施形態では約２よりも大きく、いくつかの実施形態では約５よりも大きく、いくつかの実施形態では約７よりも大きく、いくつかの実施形態では約１０よりも大きく、いくつかの実施形態では約１５よりも大きく、およびいくつかの実施形態では約３０よりも大きくすることができる。
コンデンサの第１の導電層は、コンデンサの第２の導電層から、約１００マイクロメートル（１００ミクロン）未満、いくつかの実施形態では約８０マイクロメートル（８０ミクロン）未満、いくつかの実施形態では約６０マイクロメートル（６０ミクロン）未満、いくつかの実施形態では約４０マイクロメートル（４０ミクロン）未満、およびいくつかの実施形態では約２０マイクロメートル（２０ミクロン）以下だけ離間させることができる。
Ｉ．多層フィルタ
図１は、本開示の態様による多層フィルタ１００の簡単な概略図である。フィルタ１００は、１つまたは複数のインダクタ１０２、１０４、１０６と、１つまたは複数のコンデンサ１０８、１１０、１１２とを備えることができる。入力電圧（図１においてＶｉによって表される）を、フィルタ１００に入力することができ、出力電圧（図１においてＶｏによって表される）をフィルタ１００によって出力することができる。バンドパスフィルタ１００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ１００を透過することを可能にしながら、低周波数および高周波数を大幅に低減することができる。上記で説明した簡単なフィルタ１００は、バンドパスフィルタの簡単な例にすぎず、本開示の態様を、より複雑なバンドパスフィルタに適用することができることを理解されたい。加えて、本開示の態様は、例えば、ローパスフィルタまたはハイパスフィルタを含む他のタイプのフィルタに適用されてもよい。
図２は、本開示の態様によるバンドパスフィルタ２００の例示的な実施形態の概略図である。フィルタ２００の入力２０２と出力２０４との間に信号経路２０１を定義することができる。フィルタ２００の入力２０２とグラウンド２０６との間で入力電圧（図１においてＶｉによって表される）をフィルタ２００に入力することができる。出力２０４とグラウンド２０６との間で出力電圧（図１においてＶｏによって表される）をフィルタ２００によって出力することができる。
フィルタ２００は、互いに並列に電気的に接続された第１のインダクタ２０８および第１のコンデンサ２１０を備えることができる。第１のインダクタ２０８および第１のコンデンサ２１０は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。フィルタ２００は、互いに並列に電気的に接続された第２のインダクタ２１２および第２のコンデンサ２１４を備えることができる。第２のインダクタ２１２および第２のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第３のインダクタ２１０および第３のコンデンサ２１４を備えることができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。第３のインダクタ２１０および第３のコンデンサ２１４は、信号経路２０１と直列に接続することができる（例えば、信号経路２０１の一部分を形成することができる）。フィルタ２００は、互いに並列に電気的に接続された第４のインダクタ２２０および第４のコンデンサ２２２を備えることができる。第４のインダクタ２２０および第４のコンデンサ２２２は、信号経路２０１とグラウンド２０６との間に電気的に接続することができる。
インダクタ２０８、２１２、２１６、２２０のインダクタンス値、およびコンデンサ２１０、２１４、２１８、２２２の容量値を選択して、バンドパスフィルタ２００の所望のバンドパス周波数範囲を生成することができる。バンドパスフィルタ２００は、パスバンド周波数範囲内の周波数が実質的に影響を受けずにフィルタ２００を透過することを可能にしながら、パスバンド周波数範囲外の周波数を大幅に低減することができる。
図３Ａおよび図３Ｂは、本開示の態様による例示的なバンドパスフィルタ３００の斜視図である。図３Ｃは、図３Ａおよび図３Ｂのフィルタ３００の側面図である。図３Ａ～図３Ｃを参照すると、バンドパスフィルタ３００は、複数の誘電体層（明確にするために透明）を備えることができる。図３Ｃを参照すると、第１の誘電体層３０４、第２の誘電体層３０６、および第３の誘電体層３０８を積層して、一体構造を形成することができる。フィルタ３００は、プリント回路基板等の実装表面（ｍｏｕｎｔｉｎｇ ｓｕｒｆａｃｅ）３０２に実装することができる。導電層３０３、３０５、３０７、３０９は、誘電体層３０４、３０６、３０８上に形成することができる。導電層３０３は、第１の誘電体層３０４の底面に形成することができる。導電層３０５、３０７は、第２の誘電体層３０６のそれぞれ上面および底面に形成することができる。グラウンドは、フィルタ３００の底面（導電層３０３の底面）に沿って露出および／または終端するグラウンドプレーン３１２を含むことができる。実装表面は、グラウンドプレーン３１２と接続するための１つまたは複数の端子３１０を含むことができる。
図４Ａ～図４Ｅは、フィルタ３００の一連の連続平面図であり、各連続図において更なる層が示される。より詳細には、図４Ａは、実装表面３０２および第１の導電層３０３を示す。図４Ｂは、第１の誘電体層３０４の底面に形成されたグラウンドプレーン３１２を示す。図４Ｃは、第１の誘電体層３０４の上面に形成された導電層３０５を更に示す。図４Ｄは、第２の誘電体層３０６上に形成された導電層３０７を更に示す。図４Ｅは、第３の層３０８上に形成された導電層３０９を示す。誘電体層３０４、３０６、３０８は、様々なパターニングされた導電層３０３、３０５、３０７、３０９の相対的再配置を示すために透明である。
バンドパスフィルタ３００は、入力３１８および出力３２０を有する信号経路３１６を備えることができる。信号経路３１６は、入力３１８および出力３２０を電気的に接続することができる。より詳細には、信号経路３１６は、複数の誘電体層、ならびに／または複数の誘電体層３０４、３０６、３０８内およびこれらの誘電体層上に形成され、入力３１８と出力３２０との間に電気的に接続されたビアを備えることができる。信号経路３１６は、入力３１８を、第１の層３０４と第２の層３０６との間に配設された中間導電層３２４と電気的に接続する１つまたは複数のビア３２２を備えることができる。信号経路３１６は、中間層３２４を第２の誘電体層３０６上に形成された導電層３２８と電気的に接続する１つまたは複数のビア３２６を備えることができる。
第２の層３６０の上面に形成された信号経路３１６の一部分３３６と、誘電材料の第２の層３０６の下面に形成された導電層３３０との間に第１のコンデンサを形成することができる。第２の層３０６は、他の層３０４、３０８のうちの１つまたは複数と異なる誘電率を有することができる。例えば、第２の層３０６の誘電材料は、２５℃の動作温度および１ＭＨｚの周波数において、ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って約５～約８の範囲をとる誘電率を有することができる。他の層３０４、４０８のうちの１つまたは複数は、２５℃の動作温度および１ＭＨｚの周波数において、ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って約１～約４の範囲をとる誘電率を有することができる。
導電層３３０は、グラウンドプレーン３１２と電気的に接続することができる。フィルタ３００の第１のコンデンサは、図２の回路図２００の第１のコンデンサ２１０と対応することができる。導電層３３０は、信号経路３１６の一部分３３６と容量結合することができる。導電層３３０は、Ｚ方向における信号経路３１６の一部分３３６から離間させることができる。導電層３３０は、１つまたは複数のビア３３４によってグラウンドプレーン３１２と電気的に接続することができる。
第１のコンデンサは、第１のコンデンサの電極の相対的ずれに対し影響を受けにくくすることができる。これは「自己整合」として説明することができる。図４Ｄに最も良好に見られるように、信号経路３１６の一部分３３６は、通常、第１のコンデンサの導電層３３０よりも（例えば、Ｘ方向およびＹ方向において）寸法を小さくすることができる。加えて、信号経路３１６の一部分３３６は、Ｘ－Ｙ平面において、信号経路３１６の他の要素および他の部分との接続を定義することができる。そのような接続は、Ｘ方向またはＹ方向における僅かなずれにより、第１のコンデンサの容量性エリアが変化しないようにサイズ設定することができる。より詳細には、導電層３３０と信号経路３１６の一部分３３６との間の（例えば、Ｘ－Ｙ平面における）有効重複エリアのサイズは、第２および第３の層３０４、３０６のＸ方向またはＹ方向における僅かなずれの影響を受けにくくすることができる。
例えば、信号経路３１６の一部分３３６は、一部分３３６の反対側のコネクタ部分３３８の（例えばＹ方向における）幅と等しい（例えばＹ方向における）幅を有する（例えばＸ方向に延びる）タブ３３７を含むことができる。同様に、等しい幅を有することができる接続部３４０が、（例えばＹ方向における）一部分３３６の反対側から延びることができる。結果として、Ｙ方向における相対的ずれにより、導電層３３０と信号経路３１６の一部分３３６との間の重複エリアを変化させないことができる。
フィルタ３００は、信号経路３１６およびグラウンドプレーン３１２と電気的に接続された第１のインダクタ３４２を含むことができる。フィルタ３００の第１のインダクタ３４２は、図２の回路図２００の第１のインダクタ２０８と対応することができる。第１のインダクタ３４２は、コネクタ部分３３８によって、第１のコンデンサを形成する信号経路３１６の一部分３３６と接続することができる。第１のインダクタ３４２は、１つまたは複数のビア３４４（図３Ｂに最も良好に見られる）によってグラウンドプレーン３１２と電気的に接続することができる。
フィルタ３００の信号経路３１６は第２のインダクタ３４６を含むことができ、第２のインダクタ３４６は、図２の回路図２００の第２のインダクタ２１２と対応することができる。第２のインダクタ３４６は、第３の層３０８（図３Ｃに最も良好に見られる）上に形成することができる。第２のインダクタ３４６は、第１のロケーション３４９および第２のロケーション３５１の各々において、信号経路３１６と電気的に接続することができる。換言すれば、第２のインダクタ３４６は、入力３１８と出力３２０との間で信号経路３１６の一部分を形成することができる。
１つまたは複数のビア３４８は、第１のロケーション３４９において第２のインダクタ３４６を第２の層３０６（図３Ｂ、図４Ｄおよび図４Ｅに最も良好に見られる）の信号経路３１６の一部分３５４と接続することができる。１つまたは複数のビア３４８が、第２のロケーション３５１において第１の誘導性素子３４６を第２の層３０６の上面の信号経路３１６の一部分３６９の各々、および第２の層３０６の底面の導電層３５２（以下で説明する、信号経路３１６の一部分３５４と共に第２のコンデンサを形成する）と接続することができる。図３Ａおよび図４Ｅにおいて最も良好に見られるように、インダクタ３４６は４つの角部を有することができる。したがって、第１のインダクタ３４６は、半円を超える「ループ」を形成することができる。
第２のコンデンサは、導電層３５２と、信号経路３１６の一部分３５４との間に形成することができる。第２のコンデンサは、図２の回路図２００の第２のコンデンサ２１４と対応することができる。第２のコンデンサは自己整合コンデンサとすることができる。第２のコンデンサは、例えば、図５Ｂを参照して以下で説明する１つまたは複数の突起部５５２を備えることができる。
フィルタ３００の第３のインダクタ３５６は、図２の回路図２００の第３のインダクタ２１６と対応することができる。第３のインダクタ３５６は、第１のロケーション３５７における１つまたは複数のビア３６０によって、第２のインダクタ３４６と接続された信号経路３１６の一部分３６９と接続することができる。第３のインダクタ３５６は、第２のロケーション３５９における１つまたは複数のビア３６０によって、出力３２０と接続された信号経路３１６の一部分３６１と接続することができる。信号経路３１６の一部分３６１は、１つまたは複数のビア３６６および／または中間層３６８によって、出力３２０と電気的に接続することができる。換言すれば、第３のインダクタ３５６は、第２のインダクタ３４６と出力３２０との間で信号経路３１６の一部分を形成することができる。
第３のコンデンサは、第３のインダクタ３５６と並列に形成することができる。第３のコンデンサは、図２の回路図２００の第３のコンデンサ２１４と対応することができる。フィルタ３００の第３のコンデンサは、信号経路３１６の一部分３６９と容量性結合された導電層３６７を含むことができる。第３のコンデンサは、例えば、図５Ｃを参照して以下で説明する突起部５７２を備えることができる。
第４のインダクタ３７０は、ビア３７４によって、第１のロケーション３７１において信号経路３１６と、第２のロケーション３７３においてグラウンドプレーン３１２と電気的に接続することができる。ビア３７４は、中間層３７６によって接続することができる。フィルタ３００の第４のインダクタ３７０は、図２の回路図２００の第４のインダクタ２２０と対応することができる。フィルタ３００の第４のインダクタ３７０は、出力３２０と電気的に接続された信号経路３１６の一部分３６１において、信号経路３１６と接続することができる。第４のインダクタ３７０は、３つの角部３７２を有することができ、概ね四分円のループを形成することができる。
第４のコンデンサは、出力３２０と接続された信号経路３１６の一部分３６１と容量性結合された導電層３８０を含むことができる。第４のコンデンサの導電層３８０は、ビア３８２によって、グラウンドプレーン３１２と電気的に接続することができる。第４のコンデンサは、図２の回路図２００の第４のコンデンサ２２２と対応することができる。第４のコンデンサは、自己整合することができ、例えば、図５Ｄを参照して以下で説明する突起部５８３を備えることができる。
ＩＩ．例示的なコンデンサ
図５Ａ～図５Ｄは、それぞれ多層フィルタ３００の第１～第４のコンデンサの平面図である。図５Ａを参照すると、第１のコンデンサは、第１の導電層５０２（例えば信号経路３１６の一部分３３６）と、Ｚ方向において離間された第２の導電層５０４（例えば導電層３３０）とを備えることができる。第１の導電層５０２および第２の導電層５０４は、重複エリアにおいて、Ｘ－Ｙ平面において重なることができる。重複エリアは、第１および第２の導電層５０２、５０４間の相対的ずれの影響を受けにくくすることができる。したがって、第１のコンデンサは、「自己整合」していると記述することができる。より詳細には、第１の導電層５０２は、部分３３６からＸ方向に延び、重複エリアの境界５０１において等しい幅５００を有する、タブ３３７およびコネクタ部分３３８を備えることができる。同様に、第１の導電層５０２は、Ｙ方向に延び、等しい幅５０３を有する、接続部３４０を備えることができる。結果として、ＸおよびＹ方向における相対的ずれにより重複のサイズを変化させないことができる。
第１の導電層５０２は、重複エリアの境界５１０において平行な縁部５０６、５０８の対を有することができる。平行な縁部５０６、５０８は、互いに平行とし、Ｘ方向において接続部３４０の幅５０３だけ離間させることができる。
第１の導電層５０２は、重複エリア内にあり、平行な縁部５０６、５０８の対と平行な、オフセット縁部５１２を有することができる。オフセット縁部５１２はＹ方向に延びることができる。オフセット距離５１４は、オフセット縁部５１２と、平行な縁部５０６、５０８の対の第１の縁部５０６との間に定義することができる。オフセット距離５１４は、平行な縁部５０６、５０８のうち、オフセット縁部５１２に最も近い縁部５０６の間に定義することができる。オフセット距離５１４は、約５００マイクロメートル（５００ミクロン）未満とすることができる。
第１の導電層５０２は、更なるオフセット縁部５１６を備えることができる。更なるオフセット縁部５１６は、平行な縁部５０６、５０８の対のうちの近い方に対し定義されたそれぞれの更なるオフセット距離５１８を有することができる。更なるオフセット距離５１６のうちの１つまたは複数は、約５００マイクロメートル（５００ミクロン）未満とすることができる。
第１の導電層５０２は、平行な縁部５０６、６０８に垂直な方向（例えばＸ方向）において、平行な縁部５０６、５０８の対間の第１の幅５２０を有することができる。第１の導電層５０２は、オフセット縁部に垂直な方向（例えばＸ方向）において、オフセット縁部５１２において第２の幅５２２を有することができる。第２の幅５２２は、第１の幅５２０よりも大きくすることができる。第２の幅５２２は、第１の幅５２０とオフセット距離５１４とを加算したものに等しくすることができる。
幅不連続部の縁部５２４は、オフセット縁部５１２と、平行な縁部５０６、５０８の対の第１の縁部５０６（例えば、より近い縁部）との間に延びることができる。幅不連続部の縁部５２４は、平行な縁部５０６、５０８および／またはオフセット縁部５１２に垂直にすることができる。更なる幅不連続部の縁部５２６は、更なるオフセット縁部５１６と関連付けることができる。
オフセット縁部５１２、５１６によって１つまたは複数の突起部５２８（図５Ａにおいてクロスハッチングによって表される）を形成することができる。突起部５２８は、平行な縁部５０６、５０８と、重複エリアの境界５０１においてコネクタ部分の幅５００によって定義されたコネクタ部分３３８の縁部との交差部の外側に位置する第１の導電層５０２の部分として定義することができる。突起部５２８は、重複エリアのサイズを増大させることができ、これにより第１のコンデンサの、結果として得られる容量を増大させることができる。様々な突起部５２８のサイズは、重複エリアのサイズを微調整し、これにより第１のコンデンサの精密な容量を微調整するように選択することができる。
より詳細には、第１のコンデンサの自己整合特性を保つために、導電層３３０の境界５０１付近のタブ３３７およびコネクタ部分３３８の幅５５０は等しいままであるべきである。同様に、接続部３４０の幅５０３は等しいままであるべきである。しかしながら、導電層をパターニングおよび形成するのに用いられる技法は、有限分解を有する。最小線幅（導電層内の格子点および矢印５０８によって表される）は、正確にパターニングすることができる最小の特徴サイズとして定義することができる。「最小面積ユニット」は、最小線幅５０８の二乗（例えば約０．００２６ｍｍ２）として定義することができ、図５Ａにおいて、格子内の１正方形ユニットとして表される。重複エリア内の突起部５２８を定義するために１つまたは複数のオフセット縁部５１２、５１６を含めることを用いて、重複エリアのサイズに対する非常に小さな調整を行うことができる。
図５Ｂを参照すると、多層フィルタ３００の第２のコンデンサは、導電層３５２と、信号経路３１６の一部分３５４との間の重複エリアを定義することができる。第１の導電層５３０（信号経路３１６の一部分３５４）は、Ｙ方向に細長く、Ｘ－Ｙ平面において、重複エリアにおいて第２の導電層５３２（導電層３５２）の上に重なることができる。重複エリアは、導電層５３０、５３２間の小さなずれの影響を受けにくくすることができる。
第１の導電層５３０は、重複エリアの境界５３８において平行な縁部５３４、５３６の対を有することができる。平行な縁部５３４、５３６は、互いに平行にし、Ｘ方向において、第１の導電層５３０の第１の幅５４０だけ離間させることができる。
第１の導電層５３０は、重複エリア内にあり、平行な縁部５４３、５３６の対と平行なオフセット縁部５４２を有することができる。オフセット縁部５４２は、Ｙ方向に延びることができる。オフセット距離５４３は、オフセット縁部５４２と、平行な縁部５０６、５０８の対の第１の縁部５３４との間に定義することができる。オフセット距離５１４は、平行な縁部５３４、５３６のうち、オフセット縁部５４２に最も近い縁部５３４の間に定義することができる。オフセット距離５４２は、約５００マイクロメートル（５００ミクロン）未満とすることができる。
第１の導電層５３０は、平行な縁部５３４から更なるオフセット距離５４６だけオフセットされた更なるオフセット縁部５４４を含むことができる。更なるオフセット距離５４６は、約５００マイクロメートル（５００ミクロン）未満とすることができる。
第１の導電層５３０は、平行な縁部５３４、５３６に垂直な方向（例えばＸ方向）において、平行な縁部５３４、５３６の対間に第１の幅５４０を有することができる。第１の導電層５３０は、オフセット縁部５４２に垂直な方向（例えばＸ方向）において、オフセット縁部５４２において第２の幅５４８を有することができる。第２の幅５４８は、第１の幅５４０よりも大きくすることができる。第２の幅５４８は、第１の幅５４０とオフセット距離５４３とを加算したものに等しくすることができる。
幅不連続部の縁部５４８は、オフセット縁部５４２と、平行な縁部５３４、５３６の対の第１の縁部５３４（例えば近い方の縁部）との間に延びることができる。幅不連続部の縁部５４８は、平行な縁部５３４、５３６および／またはオフセット縁部５４２に垂直にすることができる。更なる幅不連続部の縁部５５０を、更なるオフセット縁部５４４と関連付けることができる
突起部５５２（図５Ｂにおいてクロスハッチングによって表される）を、オフセット縁部５４２、５４４によって形成することができる。突起部５５２は、第１の導電層５３０の平行な縁部５４３、５３６の外側に位置する第１の導電層の一部分として定義することができる。突起部５５２は、重複エリアのサイズを増大させることができ、これにより、第２のコンデンサの、結果として得られる容量を増大させることができる。様々な突起部５５２のサイズは、重複エリアのサイズを微調整し、これにより第２のコンデンサの精密な容量を微調整するように選択することができる。
図５Ｃを参照すると、多層フィルタ３００の第３のコンデンサは、第１の導電層５５６（導電層３６７）と、第２の導電層５５８（信号経路３１６の一部分３５９）との間に形成される重複エリアを含むことができる。第３のコンデンサは、重複エリアが、第１の導電層５５６と第２の導電層５５８との間の相対的なずれの影響を受けにくいように「自己整合」することができる。
第１の導電層５５６は、図５Ａおよび図５Ｂを参照して上記で説明したのと同様の方式で重複エリアの境界５６６において定義された平行な縁部５６２、５６４の対と平行な重複エリア内に位置するオフセット縁部５６０を含むことができる。オフセット距離５６８は、図５Ａおよび図５Ｂを参照して上記で説明したのと類似の方式で、オフセット縁部５６０と平行な縁部５６２、５６４の対のうちの少なくとも一方との間に定義することができる。加えて、幅不連続部の縁部５７０は、平行な縁部５６２、５６４と平行に位置することができる。オフセット縁部５６０は、オフセット縁部５６０と平行な方向（例えばＹ方向）における長さ５７１を有することができる。
第１の導電層５５６は、平行な縁部５６２、５６４の対の外側、かつ重複エリア内に位置する突起部５７２（図５Ｃにおいてクロスハッチングによって表される）を含むことができる。この例において、突起部５７２は、最小線幅５０８の二乗（例えば約０．００２６ｍｍ２）として定義することができる単一の最小面積ユニットに等しい面積を有することができる。
図５Ｄを参照すると、多層フィルタ３００の第３のコンデンサは、第１の導電層５７４（信号経路３１６の一部分３６１）と第２の導電層５７５（導電層３８０）との間に形成される重複エリアを含むことができる。第３のコンデンサは、重複エリアが、第１の導電層５７４と第２の導電層５７５との間の相対的ずれの影響を受けにくいように「自己整合」することができる。
第１の導電層５７４は、図５Ａおよび図５Ｂを参照して上記で説明したのと類似した方式で重複エリアの境界５７９において定義される平行な縁部５７７、５７８の対と平行な重複エリア内に位置するオフセット縁部５７６を含むことができる。オフセット距離５８０は、図５Ａおよび図５Ｂを参照して上記で説明したのと類似した方式で、オフセット縁部５７６と、平行な縁部５７７、５７８の対のうちの少なくとも一方との間に定義することができる。加えて、幅不連続部の縁部５８２は、平行な縁部５７７、５７８と平行に位置することができる。オフセット縁部５７６は、オフセット縁部５７６と平行な方向（例えばＹ方向）における長さ５８１を有することができる。
第１の導電層５７４は、平行な縁部５７７、５７８の対の外側、かつ重複エリア内に位置する突起部５８３（図５Ｄにおいてクロスハッチングによって表される）を含むことができる。
図５Ｅを参照すると、図６Ａ～図７Ｄを参照して以下で説明する別の多層フィルタ６００の第２のコンデンサ６１８と対応することができる別のコンデンサ５８４が示される。コンデンサ５８４は、第１の導電層５８５と第２の導電層５８６との間に形成される重複エリアを含むことができる。コンデンサ５８４は、重複エリアが、第１の導電層５８５と第２の導電層５８６との間の相対的ずれの影響を受けにくいように「自己整合」することができる。
第１の導電層５８５は、図５Ａおよび図５Ｂを参照して上記で説明したのと類似した方式で重複エリアの境界５９０において定義される平行な縁部５８８、５８９の対と平行な、重複エリア内に位置するオフセット縁部５８７を含むことができる。オフセット距離５９１は、図５Ａおよび図５Ｂを参照して上記で説明したのと類似した方式で、オフセット縁部５８７と、平行な縁部５８８、５８９の対のうちの少なくとも一方との間に定義することができる。加えて、幅不連続部の縁部５９３は、平行な縁部５８８、５８９と平行に位置することができる。オフセット縁部５８７は、オフセット縁部５８９と平行な方向（例えばＹ方向）における長さ５９２を有することができる。
第１の導電層５８５は、凹部５９４を定義することができる。凹部５９４は、少なくとも部分的に、平行な縁部５８８、５８９間に位置することができる。オフセット縁部５８７は、平行な縁部５８８、５８９間に位置することができる。換言すれば、オフセット距離５９１は、（前の実施形態と比較して）負とすることができる。凹部５９４は、重複エリアのサイズを低減させ、これによりコンデンサの容量を低減させることができる。第１の導電層５８５の幅５９５は重複エリアの各境界５９０において同じであるため、コンデンサ５８４は依然として「自己整合」することができる。
ＩＩＩ．更なる例示的な実施形態
図６Ａは、本開示の態様による多層フィルタ６００の別の実施形態の斜視図を示す。図６Ｂは、図６Ａの多層フィルタ６００の別の斜視図を示す。フィルタ６００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ６００は、入力６０２と、出力６０４と、入力６０２および出力６０４を接続する信号経路６０６とを備えることができる。フィルタ６００は、１つまたは複数のグラウンド電極６１０と電気的に接続されたグラウンドプレーン６０８も備えることができる。
フィルタ６００は、グラウンドプレーン６０８と電気的に接続された第１のインダクタ６１２を備えることができる。第１のインダクタ６１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ６００は、グラウンドプレーン６０８と電気的に結合された第１のコンデンサ６１４を備えることができる。第１のコンデンサ６１４は、図２を参照して上記で説明した回路図２００の第１のコンデンサ２１０と対応することができる。
フィルタ６００は、互いに並列に接続された第２のインダクタ６１６および第２のコンデンサ６１８を備えることができる。第２のインダクタ６１６および第２のコンデンサ６１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ６１６および第２のコンデンサ６１８は、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる。フィルタ６００は、互いに並列に接続され、入力６０２と出力６０４との間で信号経路６０６の一部分を形成することができる第３のインダクタ６２０および第３のコンデンサ６２２を備えることができる。第３のインダクタ６２０および第３のコンデンサ６２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ６００は、互いに並列に接続され、信号経路６０６とグラウンドプレーン６０８との間で接続された第４のインダクタ６２４および第４のコンデンサ６２６を備えることができる。第４のインダクタ６２４および第４のコンデンサ６２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ６１２、６１６、６２０、６２４およびコンデンサ６１４、６１８、６２２、６２６は、図３～図５Ｄを参照して上記で説明したのと類似した方式でビア６２７によって接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、それぞれの第１のロケーションにおいて信号経路６０６と接続し、それぞれの第２のロケーションにおいて信号経路６０６またはグラウンドプレーン６０８と接続することができる。インダクタ６１２、６１６、６２０、６２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ６１２、６１６、６２０、６２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図６Ｃは、図６Ａおよび図６Ｂのフィルタ６００の側面図である。バンドパスフィルタ６００は、複数の誘電体層（明確にするために図６Ａおよび図６Ｂにおいて透明である）を備えることができる。図６Ｃを参照すると、第１の層６３２、第２の層６３６、および第３の層６４０を積層して、一体構造を形成することができる。誘電体層６３２、６３６、６４０の上に導電層６３０、６３４、６３８、６４２を形成することができる。第１の誘電体層６３２の底面に導電層６３０を形成することができる。第２の誘電体層６３６のそれぞれ上面および底面に導電層６３４、６３８を形成することができる。第３の誘電体層６４０の上面に導電層６４２を形成することができる。
図７Ａ～図７Ｄは、図６Ａ～図６Ｃのフィルタ６００の一連の連続平面図であり、各連続図において更なる層が示される。より詳細には、図７Ａは、プリント回路基板等の実装表面６２８を示す。第１の導電層６３０は、第１の層６３２の底面および上面に形成することができるグラウンドプレーン６０８を含むことができる。図７Ｂは、第１の誘電体層６３２上に形成された第２の導電層６３４を更に示す。第２の導電層６３４は、第１のコンデンサ６１４、第２のコンデンサ６１８、第３のコンデンサ６２２および第４のコンデンサ６２６を備えることができる。図７Ｃは、第２の誘電体層６３６上に形成された第３の導電層６３８を更に示す。第３の導電層６３８は、信号経路６０６の一部分および第１のインダクタ６１２を備えることができる。図７Ｄは、第４の誘電体層６４０上に形成された第４の導電層６４２を示す。第４の導電層６４２は、第２のインダクタ６１６、第３のインダクタ６２２、および第４のインダクタ６２４を備えることができる。誘電体層６３２、６３６、６４０は、様々なパターニングされた導電層６３０、６３４、６３８、６４２の相対的再配置を示すために透明である。
図８Ａは、本開示の態様による多層フィルタ８００の別の実施形態の斜視図を示す。フィルタ８００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似した方式で構成することができる。フィルタ８００は、入力８０２と、出力８０４と、入力８０２および出力８０４を接続する信号経路８０６とを備えることができる。フィルタ８００は、１つまたは複数のグラウンド電極８１０と電気的に接続されたグラウンドプレーン８０８も含むことができる。
フィルタ８００は、グラウンドプレーン８０８と電気的に接続された第１のインダクタ８１２を備えることができる。第１のインダクタ８１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ８００は、グラウンドプレーン８０８と電気的に接続された第１のコンデンサ８１４を備えることができる。第１のコンデンサ８１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ８００は、互いに並列に接続された第２のインダクタ８１６および第２のコンデンサ８１８を備えることができる。第２のインダクタ８１６および第２のコンデンサ８１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ８１６および第２のコンデンサ８１８は、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる。フィルタ８００は、互いに並列に接続され、入力８０２と出力８０４との間で信号経路８０６の一部分を形成することができる、第３のインダクタ８２０および第３のコンデンサ８２２を備えることができる。第３のインダクタ８２０および第３のコンデンサ８２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ８００は、互いに並列に接続され、信号経路８０６とグラウンドプレーン８０８との間で接続された第４のインダクタ８２４および第４のコンデンサ８２６を備えることができる。第４のインダクタ８２４および第４のコンデンサ８２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ８１２、８１６、８２０、８２４およびコンデンサ８１４、８１８、８２２、８２６は、図３～図５Ｄを参照して上記で説明したのと同様の方式でビア８２７によって接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、それぞれの第１のロケーションにおいて信号経路８０６と接続し、それぞれの第２のロケーションにおいて信号経路８０６またはグラウンドプレーン８０８と接続することができる。インダクタ８１２、８１８、８２０、８２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ８１２、８１８、８２０、８２４の各々は、そのそれぞれの有効長に沿ってそれぞれの幅を有することができる。
図８Ｂは、図８Ａのフィルタ８００の側面図である。バンドパスフィルタ８００は、複数の誘電体層（明確にするために図８Ａにおいて透明である）を備えることができる。図８Ｂを参照すると、第１の層８３２、第２の層８３６および第３の層８４０を積層して、一体構造を形成することができる。誘電体層８３２、８３６、８４０上に導電層８３０、８３４、８３８、８４２を形成することができる。第１の誘電体層８３２の底面に導電層８３０を形成することができる。それぞれ、第２の誘電体層８３６の上面および底面に導電層８３４、８３８を形成することができる。第３の誘電体層８４０の上面に導電層８４２を形成することができる。
図９Ａ～図９Ｄは、図８Ａおよび図８Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図９Ａは、プリント回路基板等の実装表面８２８を示す。第１の導電層８３０は、第１の層８３２の底面および上面に形成することができるグラウンドプレーン８０８を含むことができる。図９Ｂは、第１の誘電体層８３２上に形成された第２の導電層８３４を更に示す。第２の導電層８３４は、第１のコンデンサ８１４、第２のコンデンサ８１８、第３のコンデンサ８２２および第４のコンデンサ８２６を含むことができる。図９Ｃは、第２の誘電体層８３６上に形成された第３の導電層８３８を更に示す。第３の導電層８３８は、信号経路８０６の一部分と、第１のインダクタ８１２とを含むことができる。図９Ｄは、第４の誘電体層８４０上に形成された第４の導電層８４２を示す。第４の導電層８４２は、第２のインダクタ８１６、第３のインダクタ８２２および第４のインダクタ８２４を含むことができる。誘電体層８３２、８３６、８４０は、様々なパターニングされた導電層８３０、８３４、８３８、８４２の相対的再配置を示すために透明である。
図１０Ａは、本開示の態様による多層フィルタ１０００の別の実施形態の斜視図を示す。図１０Ｂは、図１０Ａの多層フィルタ１０００の別の斜視図を示す。フィルタ１０００は、通常、図３～図５Ｄを参照して上記で説明したフィルタ３００と類似の方式で構成することができる。フィルタ１０００は、入力１００２と、出力１００４と、入力１００２および出力１００４を接続する信号経路１００６とを含むことができる。フィルタ１０００は、１つまたは複数のグラウンド電極１０１０と電気的に接続されたグラウンドプレーン１００８も含むことができる。
フィルタ１０００は、グラウンドプレーン１００８と電気的に接続された第１のインダクタ１０１２を備えることができる。第１のインダクタ１０１２は、図２を参照して上記で説明した回路図２００の第１のインダクタ２０８と対応することができる。フィルタ１０００は、グラウンドプレーン１００８と電気的に結合された第１のコンデンサ１０１４を含むことができる。第１のコンデンサ１０１４は、図２を参照して上記で説明した回路図２００の第１のインダクタコンデンサ２１０と対応することができる。フィルタ１０００は、互いに並列に接続された第２のインダクタ１０１６および第２のコンデンサ１０１８を含むことができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、それぞれ、図２を参照して上記で説明した回路図２００の第２のインダクタ２１２および第２のコンデンサ２１４と対応することができる。第２のインダクタ１０１６および第２のコンデンサ１０１８は、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる。フィルタ１０００は、互いに並列に接続され、入力１００２と出力１００４との間で信号経路１００６の一部分を形成することができる第３のインダクタ１０２０および第３のコンデンサ１０２２を備えることができる。第３のインダクタ１０２０および第３のコンデンサ１０２２は、それぞれ、図２を参照して上記で説明した回路図２００の第３のインダクタ２１６および第３のコンデンサ２１８と対応することができる。最後に、フィルタ１０００は、互いに並列に接続され、信号経路１００６とグラウンドプレーン１００８との間で接続された第４のインダクタ１０２４および第４のコンデンサ１０２６を備えることができる。第４のインダクタ１０２４および第４のコンデンサ１０２６は、それぞれ、図２を参照して上記で説明した回路図２００の第４のインダクタ２２０および第４のコンデンサ２２２と対応することができる。
インダクタ１０１２、１０１６、１０２０、１０２４およびコンデンサ１０１４、１０１８、１０２２、１０２６は、図３～図５Ｄを参照して上記で説明したのと類似した方式でビア１０２７によって接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、それぞれの第１のロケーションにおいて信号経路１００６と接続し、それぞれの第２のロケーションにおいて信号経路１００６またはグラウンドプレーン１００８と接続することができる。インダクタ１０１２、１０１１０、１０２０、１０２４の各々は、第１のロケーションと第２のロケーションとの間で（例えばＸ－Ｙ平面における）それぞれの有効長を有することができる。加えて、インダクタ１０１２、１０１１０、１０２０、１０２４の各々が、それぞれの有効長に沿ったそれぞれの幅を有することができる。
図１０Ｂは、図１０Ａおよび図１０Ｂのフィルタ１０００の側面図である。バンドパスフィルタ１０００は、複数の誘電体層（明確にするために図１０Ａにおいて透明である）を備えることができる。図１０Ｂを参照すると、第１の層１０３２、第２の層１０３６、第３の層１０４０を積層して、一体構造を形成することができる。誘電体層１０３２、１０３６、１０４０の上に導電層１０３０、１０３４、１０３８、１０４２を形成することができる。第１の誘電体層１０３２の底面に導電層１０３０を形成することができる。第２の誘電体層１０３６のそれぞれ上面および底面に導電層１０３４、１０３８を形成することができる。第３の誘電体層１０４０の上面に導電層１０４２を形成することができる。
図１１Ａ～図１１Ｄは、図１０Ａおよび図１０Ｂのフィルタ６００の一連の連続平面図であり、各連続図において更なる誘電体層が示される。より詳細には、図１１Ａは、プリント回路基板等の実装表面１０２８を示す。第１の導電層１０３０は、第１の層１０３０の底面および上面に形成することができるグラウンドプレーン１００８を含むことができる。図１１Ｂは、第１の誘電体層１０３２上に形成された第２の導電層１０３４を更に示す。第２の導電層１０３４は、第１のコンデンサ１０１４、第２のコンデンサ１０１８、第３のコンデンサ１０２２および第４のコンデンサ１０２６を備えることができる。図１１Ｃは、第２の誘電体層１０３６上に形成された第３の導電層１０３８を更に示す。第３の導電層１０３８は、信号経路１００６の一部分および第１のインダクタ１０１２を備えることができる。図１１Ｄは、第４の誘電体層１０４０上に形成された第４の導電層１０４２を示す。第４の導電層１０４２は、第２のインダクタ１０１６、第３のインダクタ１０２２、および第４のインダクタ１０２４を備えることができる。誘電体層１０３２、１０３６、１０４０は、様々なパターニングされた導電層１０３０、１０３４、１０３８、１０４２の相対的再配置を示すために透明である。
ＩＶ．用途
本明細書において説明したフィルタの様々な実施形態は、任意の適切なタイプの電気コンポーネントにおいて用途を見出すことができる。フィルタは、高周波数無線信号を受信、送信、または他の形で用いるデバイスにおいて特定の用途を見出すことができる。例示的な用途は、スマートフォン、信号中継器（例えば、スモールセル）、中継局およびレーダを含む。
コンピュータモデリングを用いて、本開示の態様による多層高周波数フィルタをシミュレートした。加えて、フィルタが構築され、試験された。以下の寸法は単に例として与えられ、本開示の範囲を限定しないことを理解されたい。
図３Ａ～図４Ｅを参照して上記で説明した多層フィルタ３００のコンデンサは、以下の面積および比を有するような寸法にすることができる。
図６Ａ～図７Ｅを参照して上記で説明した多層フィルタ６００のコンデンサは、以下の面積および比を有するような寸法にすることができる。
図８Ａ～図９Ｅを参照して上記で説明した多層フィルタ８００のコンデンサは、以下の面積および比を有するような寸法にすることができる。
図１０Ａ～図１１Ｅを参照して上記で説明した多層フィルタ１０００のコンデンサは、以下の面積および比を有するような寸法にすることができる。
誘電体層の厚みは、通常、約１８０マイクロメートル（「ミクロン」）未満とすることができる。例えば、いくつかの実施形態では、第１の層３０４、６３２、８３２、１０３２は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。第２の層３０４、６３６、８３６、１０３６は、約２０マイクロメートル（２０ミクロン）の厚みとすることができる。このため、これらの例において、第１～第４のコンデンサのそれぞれの層は、Ｚ方向において、２０マイクロメートル（２０ミクロン）だけ互いから離間される。第３の層３０８、６４０、８４０、１０４０は、約６０マイクロメートル（６０ミクロン）の厚みとすることができる。
フィルタ３００、６００、８００、１０００の全体長さは、４．３ｍｍであり、全体幅は約４ｍｍであった。全体厚みは２３０マイクロメートル（２３０ミクロン）であった。
図１２～図１７は、様々なフィルタのための試験結果およびシミュレーションデータを表す。図１２を参照すると、本開示の態様による多層フィルタが構築され試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。測定パスバンドは、約１３．２ＧＨｚ～約１５．８ＧＨｚである。
図１３を参照すると、本開示の態様による多層フィルタが構築され、試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１６．１ＧＨｚ～約１８．２ＧＨｚである。
図１４を参照すると、図３Ａ～図４Ｅを参照して上記で説明した多層フィルタ３００のシミュレートおよび構築の双方が行われ、物理的に試験された。測定された挿入損失（Ｓ２１）値および測定されたリターン損失（Ｓ１１）値が０ＧＨｚ～４５ＧＨｚでプロットされている。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～３５ＧＨｚでプロットされている。パスバンドは約１７．０ＧＨｚ～約２１．２ＧＨｚである。
図１５を参照すると、図６Ａ～図７Ｄを参照して上記で説明した多層フィルタ６００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５０ＧＨｚでプロットされている。パスバンドは約２４．６ＧＨｚ～約２７．８ＧＨｚである。
図１６を参照すると、図８Ａ～図９Ｄを参照して上記で説明した多層フィルタ８００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～５５ＧＨｚでプロットされている。パスバンドは約３４．６ＧＨｚ～約３７．４ＧＨｚである。
図１７を参照すると、図１０Ａ～図１１Ｄを参照して上記で説明した多層フィルタ１０００がシミュレートされた。シミュレートされた挿入損失（Ｓ２１）値およびシミュレートされたリターン損失（Ｓ１１）値が０ＧＨｚ～７０ＧＨｚでプロットされている。パスバンドは約４２．９ＧＨｚ～約４６．６ＧＨｚである。
試験方法
図１８を参照すると、本開示の態様に従って、試験アセンブリ１８００を用いて、多層フィルタ１８０２の挿入損失およびリターン損失等の性能特性を試験することができる。フィルタ１８０２は、試験基板１８０４に実装することができる。入力線１８０６および出力線１８０８は、各々試験基板１８０４に接続された。試験基板１８０４は、入力線１８０６をフィルタ１８０２の入力と電気的に接続し、出力線１８０８をフィルタ１８０２の出力と電気的に接続するマイクロストリップ線１８１０を含むことができる。入力信号が、ソース信号発生器（例えば、１８０６ Ｋｅｉｔｈｌｅｙ ２４００シリーズのソース測定ユニット（ＳＭＵ）、例えば、Ｋｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵ）を用いて入力線に適用され、フィルタ１８０２の結果としての出力が、（例えば、ソース信号発生器を用いて）出力線１８１０８において測定された。これは、フィルタの様々な構成について繰り返された。
当業者であれば、本開示の趣旨および範囲から逸脱することなく、本開示のこれらのおよび他の変更および変形を行うことができる。加えて、様々な実施形態の態様は、全体的および部分的の双方で入れ替えることができることを理解されたい。更に、当業者であれば、上記の説明が例示の目的にすぎず、添付の特許請求の範囲において更に記載される本開示を限定することを意図しないことを理解するであろう。

Claims (26)

  1. 多層電子デバイスを形成する方法であって、
    複数の誘電体層を設けるステップと、
    前記複数の誘電体層のうちの１つの上に重なる第１の導電層を形成するステップであって、前記第１の導電層は、平行な縁部の対と、前記平行な縁部の対と平行なオフセット縁部とを有し、前記オフセット縁部は、５００マイクロメートル（５００ミクロン）未満のオフセット距離だけ、前記平行な縁部の対のうちの少なくとも一方からオフセットされる、ステップと、
    前記複数の誘電体層のうちの別のものの上に重なる第２の導電層を形成するステップと、
    前記１の導電層が、重複エリアにおいて、Ｘ－Ｙ平面において前記第２の導電層の上に重なるように、かつ前記第１の導電層の前記平行な縁部の対が前記重複エリアの境界に交差するように、かつ前記第１の導電層のオフセット縁部が前記重複エリア内に位置するように、Ｘ－Ｙ平面に垂直なＺ方向において前記複数の誘電体層を積層するステップと、
    を含み、
    前記オフセット距離は正確にパターニングすることができる最小の線幅として定義される１正方形ユニットを用いて調整可能に構成される、方法。
  2. 前記第１の導電層は、前記平行な縁部の対間の第１の幅と、前記オフセット縁部に垂直な方向における、前記オフセット縁部における第２の幅とを有し、前記第２の幅は前記第１の幅よりも大きい、請求項１に記載の方法。
  3. 前記第１の導電層は、前記平行な縁部の対間の第１の幅と、前記オフセット縁部に垂直な方向における、前記オフセット縁部における第２の幅とを有し、前記第２の幅は前記第１の幅未満である、請求項１に記載の方法。
  4. 幅不連続部の縁部が、前記オフセット縁部と、前記平行な縁部の対のうちの前記少なくとも一方との間に延びる、請求項１に記載の方法。
  5. 前記幅不連続部の縁部は、前記重複エリアの前記境界から少なくとも３０マイクロメートル（３０ミクロン）に配置される、請求項４に記載の方法。
  6. 前記第１の導電層は、前記平行な縁部の対のうち他方から、前記オフセット距離とは異なる第２のオフセット距離だけオフセットされた更なるオフセット縁部を含み、あるいは、
    前記第１の導電層は、前記平行な縁部の対のうちの前記少なくとも一方から、前記第２のオフセット距離だけオフセットされた更なるオフセット縁部を含む、請求項１に記載の方法。
  7. 前記オフセット縁部は突起部を定め、前記突起部は、前記Ｘ－Ｙ平面内に、０．２ｍｍ２未満のエリアを有する、請求項１に記載の方法。
  8. 前記オフセット縁部は、前記重複エリアの内側に凹部を定める、請求項１に記載の方法。
  9. 前記凹部は、前記Ｘ－Ｙ平面内に、０．２ｍｍ２未満のエリアを有する、請求項８に記載の方法。
  10. 前記オフセット縁部は、前記平行な縁部の対と平行な方向において、５００マイクロメートル（５００ミクロン）未満の長さを有する、請求項１に記載の方法。
  11. 前記第２の導電層は、重複エリアにおいて、Ｘ－Ｙ平面において前記第１の導電層の上に重なり、コンデンサを形成し、前記コンデンサは、０．５ｍｍ２未満の重複エリアを有する、請求項１に記載の方法。
  12. 前記第２の導電層は、重複エリアにおいて、Ｘ－Ｙ平面において前記第１の導電層の上に重なり、コンデンサを形成し、前記コンデンサは、２よりも大きい重複エリア対特徴エリア比を有する、請求項１に記載の方法。
  13. 前記第１の導電層および前記第２の導電層は、前記Ｚ方向において１００マイクロメートル（１００ミクロン）未満だけ離間される、請求項１に記載の方法。
  14. 前記第２の導電層が、重複エリアにおいて、Ｘ－Ｙ平面において前記第１の導電層の上に重なり、コンデンサを形成し、前記コンデンサは自己整合する、請求項１に記載の方法。
  15. 前記第１の導電層と前記第２の導電層との間に配設された誘電材料を備え、前記誘電材料は、２５℃の動作温度および１ＭＨｚの周波数において、ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って、５～８の範囲をとる誘電率を有する、請求項１に記載の方法。
  16. ２５℃の動作温度および１ＭＨｚの周波数において、ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って、１～４の範囲をとる誘電率を有する更なる誘電材料を更に備える、請求項１５に記載の方法。
  17. 前記多層電子デバイスは、フィルタとして構成される、請求項１に記載の方法。
  18. 前記フィルタは、６ＧＨｚよりも大きい周波数を有する、請求項１７に記載の方法。
  19. 前記周波数は、ローパス周波数、ハイパス周波数、またはバンドパス周波数の上限のうちの少なくとも１つを含む、請求項１８に記載の方法。
  20. グラウンドプレーンと、前記第１の導電層または前記第２の導電層のうちの少なくとも一方を前記グラウンドプレーンに電気的に接続するビアとを更に備える、請求項１に記載の方法。
  21. ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って２５℃の動作温度および１ＭＨｚの周波数において決定される、１００未満の誘電率を有する誘電材料を更に備える、請求項１に記載の方法。
  22. ＩＰＣ ＴＭ－６５０ ２．５．５．３に従って２５℃の動作温度および１ＭＨｚの周波数において決定される、１００よりも大きい誘電率を有する誘電材料を更に備える、請求項１に記載の方法。
  23. エポキシを備える誘電材料を更に備える、請求項１に記載の方法。
  24. 有機誘電材料を更に含む、請求項１に記載の方法。
  25. 前記有機誘電材料は、液晶ポリマーまたはポリフェニルエーテルのうちの少なくとも一方を含む、請求項２４に記載の方法。
  26. 多層電子デバイスのコンデンサを設計する方法であって、
    目標重複エリアを計算するステップと、
    前記目標重複エリアに基づいて重複エリアの寸法を選択するステップと、
    オフセット縁部と、導電層の平行な縁部の対のうちの少なくとも一方との間のオフセット距離をサイズ設定して、前記重複エリアのサイズを調整し、前記重複エリアのサイズと、前記目標重複エリアのサイズとの差を低減するステップであって、前記導電層の前記平行な縁部の対は、前記重複エリアの境界に位置し、前記オフセット縁部は前記重複エリア内に位置するステップと、を含み、前記オフセット距離は正確にパターニングすることができる最小の線幅として定義される１正方形ユニットを増分して調整可能に構成される、方法。
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