JP6989662B2 - チップパッケージとその回路基板 - Google Patents

チップパッケージとその回路基板 Download PDF

Info

Publication number
JP6989662B2
JP6989662B2 JP2020121376A JP2020121376A JP6989662B2 JP 6989662 B2 JP6989662 B2 JP 6989662B2 JP 2020121376 A JP2020121376 A JP 2020121376A JP 2020121376 A JP2020121376 A JP 2020121376A JP 6989662 B2 JP6989662 B2 JP 6989662B2
Authority
JP
Japan
Prior art keywords
region
area
intersection
boundary
filler
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020121376A
Other languages
English (en)
Other versions
JP2021129099A (ja
Inventor
宇珍 馬
信豪 ▲黄▼
文復 周
國賢 許
Original Assignee
▲き▼邦科技股▲分▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ▲き▼邦科技股▲分▼有限公司 filed Critical ▲き▼邦科技股▲分▼有限公司
Publication of JP2021129099A publication Critical patent/JP2021129099A/ja
Application granted granted Critical
Publication of JP6989662B2 publication Critical patent/JP6989662B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/282—Applying non-metallic protective coatings for inhibiting the corrosion of the circuit, e.g. for preserving the solderability
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、チップパッケージとその回路基板に関し、より詳しくは、ソルダーレジスト層の境界設計により充填材の必要量を減らすチップパッケージ及び回路基板に関する。
従来の回路基板はソルダーレジスト層が複数の回路を被覆すると共に各前記回路のインナーピンを露出し、前記ソルダーレジスト層に隣接する境界の間に隅空間を形成している。通常、大量の充填材をチップと前記回路基板の間に充填し、前記充填材が前記隅空間を被覆するようにすることで不良品と判定されないようにしている。
ところが、前記充填材を前記隅空間に充填すると、前記充填材が溢れ出して前記ソルダーレジスト層を過度に被覆し、要求される仕様を満たさなくなるという問題があった。
また、微細化されたチップパッケージでは大量の充填材を収容しきれず、前記充填材を前記隅空間に完全に充填することができないという問題もあった。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本発明の提案に至った。
本発明は、このような従来技術の問題に鑑みてなされたものである。本発明は、上記課題の解決のため、チップパッケージとその回路基板を提供することを目的とする。
上記課題を解決するために、本発明の一態様は回路基板であって、以下の構成を有する。
チップ実装領域と、充填材被覆領域と、回路配置領域とを含む表面を有し、前記充填材被覆領域は前記チップ実装領域と前記回路配置領域との間に位置し、前記チップ実装領域は少なくとも第一境界及び第二境界を有し、前記第二境界は前記第一境界に隣接する基板と、
前記表面に設置され、インナーリードと、第一リード段と、第二リード段とを各々有し、前記第一リード段は前記インナーリードと前記第二リード段との間に位置し、前記インナーリードは前記チップ実装領域に位置し、前記第一リード段は前記充填材被覆領域に位置し、前記第二リード段は前記回路配置領域に位置する複数の回路と、
前記回路配置領域及び各前記第二リード段を被覆し、且つ前記チップ実装領域、前記充填材被覆領域、各前記インナーリード、及び各前記第一リード段を露出させ、少なくとも第三境界及び第四境界を有し、前記第三境界は前記第四境界に隣接し、また前記第一境界に対応し、前記第四境界は前記第二境界に対応し、第一軸は前記第一境界に沿って延伸して第一交差点で前記第四境界と交差し、第二軸は前記第二境界に沿って延伸して第二交差点で前記第三境界と交差し、前記第一軸及び前記第二軸は第三交差点で交差し、第三軸は前記第三境界に沿って延伸し、第四軸は前記第四境界に沿って延伸して第四交差点で前記第三軸と交差し、且つ前記第一交差点、前記第二交差点、及び前記第三交差点の間を線で結んで前記充填材被覆領域の一部分であり前記充填材被覆領域の隅に位置する第一領域を定義し、前記第一領域は第一面積を有し、且つ前記第一交差点、前記第二交差点、及び前記第四交差点の間を線で結んで第二領域を定義するソルダーレジスト層とを備えている。
前記ソルダーレジスト層は前記第二領域を被覆し、且つ前記第二領域に位置する前記ソルダーレジスト層は前記第一面積未満ではない第二面積を有する。
また、本発明の別の態様は、チップパッケージである。このチップパッケージは、上述の回路基板と、
前記チップ実装領域に設置され、複数のバンプを有し、各前記バンプは前記インナーリードに接合するチップと、
前記基板と前記チップとの間に充填され、且つ前記充填材被覆領域及び前記第一リード段を被覆し、前記ソルダーレジスト層に接触する充填材とを備えている。
また、本発明のさらに別の態様もチップパッケージである。このチップパッケージは、第一部及び第二部からなる少なくとも１つの強化板を更に含み、前記第一部は前記充填材被覆領域の前記第一領域に位置し、前記第二部は前記回路配置領域に位置し、且つ前記ソルダーレジスト層は前記第二部を被覆する上述の回路基板と、
前記チップ実装領域に設置し、複数のバンプを有し、各前記バンプは前記インナーリードに接合するチップと、
前記基板と前記チップとの間に充填され、且つ前記充填材被覆領域、前記第一リード段、及び前記強化板の前記第一部を被覆し、前記ソルダーレジスト層に接触する充填材とを備えている。
（発明の効果）
本発明は前記ソルダーレジスト層の境界設計により、前記充填材の材料量を減らし、且つ前記充填材の材料量を減らした状態でも前記充填材が前記ソルダーレジスト層から露出する各前記回路を被覆することができ、各前記回路の酸化を防ぐ。
本発明の第１実施例に係る回路基板を説明する平面図である。 本発明の第１実施例に係る回路基板を説明する正面断面図である。 図１の部分拡大図である。 本発明のチップパッケージを説明する平面図である。 本発明のチップパッケージを説明する正面断面図である。 本発明の第２実施例に係る回路基板の一部を説明する平面図の部分拡大図である。 本発明の第３実施例に係る回路基板の一部を説明する平面図の部分拡大図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。
本明細書及び図面の記載により、少なくとも、以下の事項が明らかとなる。
（第１実施例）
図１及び図２は本発明の回路基板１００であり、図４及び図５はこの回路基板１００を用いたチップパッケージ１０である。
前記チップパッケージ１０は、前記回路基板１００と、チップ２００と、充填材３００とを備えている。前記回路基板１００は、基板１１０と、複数の回路１２０と、ソルダーレジスト層１３０とを含み、前記基板１１０の材料はポリイミド（Polyimide、PI）から選択するが、これに限定されない。
前記基板１１０はチップ実装領域１１２と、充填材被覆領域１１３と、回路配置領域１１４とで構成される表面１１１を有し、前記充填材被覆領域１１３は前記チップ実装領域１１２と前記回路配置領域１１４との間に位置し、前記チップ実装領域１１２は前記チップ２００の設置に用いられる。本実施例では、前記チップ実装領域１１２は２つの第一境界１１５及び２つの第二境界１１６を有し、前記第二境界１１６は前記第一境界１１５に隣接する。
図１から図３に示すように、各前記回路１２０は前記表面１１１に設置され、且つインナーリード１２１と、第一リード段１２２と、第二リード段１２３とを有する。前記第一リード段１２２は前記インナーリード１２１と前記第二リード段１２３との間に位置し、前記インナーリード１２１は前記チップ実装領域１１２に位置し、前記第一リード段１２２は前記充填材被覆領域１１３に位置し、前記第二リード段１２３は前記回路配置領域１１４に位置し、前記第二リード段１２３はアウターリード１２３ａを有する。本実施例では、前記回路基板１００は少なくとも１つの強化部材１２４を更に備え、前記強化部材１２４及び各前記回路１２０は同じ材質であるが、これに限られない。前記強化部材１２４は第一部１２４ａ及び第二部１２４ｂを備え、前記第一部１２４ａは前記充填材被覆領域１１３に位置し、前記第二部１２４ｂは前記回路配置領域１１４に位置する。
前記強化部材１２４は前記基板１１０が熱や圧力を受けても変形しないようにするために前記基板１１０の強度の強化に用いられている。また、前記第一部１２４ａを前記チップ２００のバンプの接合に用いることで、前記チップ２００を前記回路基板１００に圧着する際に破損しないようにする。
図１から図３に示すように、前記ソルダーレジスト層１３０は前記回路配置領域１１４、各前記第二リード段１２３、及び前記強化部材１２４の前記第二部１２４ｂを被覆し、且つ前記チップ実装領域１１２、前記充填材被覆領域１１３、各前記インナーリード１２１、各前記第一リード段１２２、前記アウターリード１２３ａ、及び前記強化部材１２４の前記第一部１２４ａを露出させる。
本実施例では、前記ソルダーレジスト層１３０は少なくとも２つの第三境界１３１及び少なくとも２つの第四境界１３２を有し、前記第三境界１３１は前記第四境界１３２に隣接し、前記第三境界１３１は前記第一境界１１５に対応し、前記第四境界１３２は前記第二境界１１６に対応する。
第一軸Ｌ１は前記第一境界１１５に沿って延伸して第一交差点Ａで前記第四境界１３２と交差し、第二軸Ｌ２は前記第二境界１１６に沿って延伸して第二交差点Ｂで前記第三境界１３１と交差し、前記第一軸Ｌ１及び前記第二軸Ｌ２は第三交差点Ｃで交差する。本実施例では、前記第三交差点Ｃは前記第一境界１１５及び前記第二境界１１６の交差点であり、第三軸Ｌ３は前記第三境界１３１に沿って延伸し、第四軸Ｌ４は前記第四境界１３２に沿って延伸して第四交差点Ｄで前記第三軸Ｌ３と交差する。前記第一交差点Ａ、前記第二交差点Ｂ、及び前記第三交差点Ｃの間を線で結んで第一領域Ｘを定義し、前記第一交差点Ａ、前記第二交差点Ｂ、及び前記第四交差点Ｄの間を線で結んで第二領域Ｙを定義する。
前記第一領域Ｘは前記充填材被覆領域１１３の一部分であり、前記第一領域Ｘは前記充填材被覆領域１１３の隅に位置し、前記強化部材１２４の前記第一部１２４ａは前記第一領域Ｘに位置する。前記第一領域Ｘは第一面積を有し、前記ソルダーレジスト層１３０は前記第二領域Ｙを被覆し、且つ前記第二領域Ｙに位置する前記ソルダーレジスト層１３０は第二面積を有する。前記第二面積は前記第一面積未満ではない。
続いて、本実施例では、第五軸Ｌ５は前記第一交差点Ａ及び前記第二交差点Ｂに連結し、前記第二領域Ｙに位置する前記ソルダーレジスト層１３０は前記第五軸Ｌ５を超えない。前記第一交差点Ａと前記第三交差点Ｃとの間には第一距離Ｇ１を有し、前記第二交差点Ｂと前記第三交差点Ｃとの間には第二距離Ｇ２を有する。本実施例では、前記第一距離Ｇ１は前記第二距離Ｇ２と等しく、前記第二領域Ｙの前記第二面積は前記第一領域Ｘの前記第一面積と等しい。
（第２実施例）
図６は本発明の第２実施例を示す。第２実施例の前記第１実施例との差異点は、前記第一距離Ｇ１が前記第二距離Ｇ２より長いことである。同様に、前記第二領域Ｙに位置する前記ソルダーレジスト層１３０が前記第五軸Ｌ５を被覆するが、前記第五軸Ｌ５を超えない場合、前記第二領域Ｙの前記第二面積が前記第一領域Ｘの前記第一面積と等しくなる。
（第３実施例）
図７は本発明の第３実施例を示す。第３実施例の前記第１実施例との差異点は、前記第一距離Ｇ１が前記第二距離Ｇ２より短いことである。同様に、前記第二領域Ｙに位置する前記ソルダーレジスト層１３０が前記第五軸Ｌ５を被覆するが、前記第五軸Ｌ５を超えない場合、前記第二面積が前記第一面積と等しくなる。
図２、図４及び図５に示すように、前記チップパッケージ１０の前記チップ２００は複数のバンプ２１０を有する。
圧着プロセスでは、前記チップ２００を前記チップ実装領域１１２に設置し、各前記バンプ２１０を前記インナーリード１２１に接合する。
前記圧着プロセス後に、前記充填材３００を前記基板１１０と前記チップ２００との間に充填され、且つ前記充填材３００により前記充填材被覆領域１１３及び各前記第一リード段１２２を被覆する。
前記回路基板１００が前記強化部材１２４を備える場合、前記ソルダーレジスト層１３０により被覆されていない前記強化部材１２４の前記第一部１２４ａを前記充填材３００が被覆し、且つ前記充填材３００が前記ソルダーレジスト層１３０に接触する。好ましくは、前記充填材３００が前記第二領域Ｙに位置する前記ソルダーレジスト層１３０を被覆し、且つ前記第二領域Ｙに位置する前記ソルダーレジスト層１３０を被覆する前記充填材３００の箇所には第三面積を有し、前記第三面積は前記第二領域Ｙの前記第二面積を超えない。
本発明は前記ソルダーレジスト層１３０の境界設計により、前記チップ２００と前記回路基板１００との間に充填される前記充填材３００の必要量を減らし、且つ前記充填材３００の材料量を減らした状態でも前記充填材３００が前記ソルダーレジスト層１３０により被覆されていない各前記回路１２０を被覆できるため、各前記回路１２０が露出して酸化するのを防ぐ。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。
１０ チップパッケージ
１００ 回路基板
１１０ 基板
１１１ 表面
１１２ チップ実装領域
１１３ 充填材被覆領域
１１４ 回路配置領域
１１５ 第一境界
１１６ 第二境界
１２０ 回路
１２１ インナーリード
１２２ 第一リード段
１２３ 第二リード段
１２３ａ アウターリード
１２４ 強化部材
１２４ａ 第一部
１２４ｂ 第二部
１３０ ソルダーレジスト層
１３１ 第三境界
１３２ 第四境界
２００ チップ
２１０ バンプ
３００ 充填材
Ａ 第一交差点
Ｂ 第二交差点
Ｃ 第三交差点
Ｄ 第四交差点
Ｇ１ 第一距離
Ｇ２ 第二距離
Ｌ１ 第一軸
Ｌ２ 第二軸
Ｌ３ 第三軸
Ｌ４ 第四軸
Ｌ５ 第五軸
Ｘ 第一領域
Ｙ 第二領域

Claims (10)

  1. チップ実装領域と、充填材被覆領域と、回路配置領域とを含む表面を有し、前記充填材被覆領域は前記チップ実装領域と前記回路配置領域との間に位置し、前記チップ実装領域は少なくとも第一境界及び第二境界を有し、前記第二境界は前記第一境界に隣接する基板と、
    前記表面に設置され、インナーリードと、第一リード段と、第二リード段とを各々有し、前記第一リード段は前記インナーリードと前記第二リード段との間に位置し、前記インナーリードは前記チップ実装領域に位置し、前記第一リード段は前記充填材被覆領域に位置し、前記第二リード段は前記回路配置領域に位置する複数の回路と、
    前記回路配置領域及び各前記第二リード段を被覆し、且つ前記チップ実装領域、前記充填材被覆領域、各前記インナーリード、及び各前記第一リード段を露出させ、少なくとも第三境界及び第四境界を有し、前記第三境界は前記第四境界に隣接し、また前記第一境界に対応し、前記第四境界は前記第二境界に対応し、第一軸は前記第一境界に沿って延伸して第一交差点で前記第四境界と交差し、第二軸は前記第二境界に沿って延伸して第二交差点で前記第三境界と交差し、前記第一軸及び前記第二軸は第三交差点で交差し、第三軸は前記第三境界に沿って延伸し、第四軸は前記第四境界に沿って延伸して第四交差点で前記第三軸と交差し、且つ前記第一交差点、前記第二交差点、及び前記第三交差点の間を線で結んで前記充填材被覆領域の一部分であり前記充填材被覆領域の隅に位置する第一領域を定義し、前記第一領域は第一面積を有し、且つ前記第一交差点、前記第二交差点、及び前記第四交差点の間を線で結んで第二領域を定義するソルダーレジスト層とを備え、
    前記ソルダーレジスト層は前記第二領域を被覆し、且つ前記第二領域に位置する前記ソルダーレジスト層は前記第一面積未満ではない第二面積を有することを特徴とする回路基板。
  2. 前記第二面積は前記第一面積と等しいことを特徴とする請求項１に記載の回路基板。
  3. 第五軸は前記第一交差点及び前記第二交差点に連結し、
    前記ソルダーレジスト層は前記第五軸を超えないことを特徴とする請求項１に記載の回路基板。
  4. 前記第一交差点と前記第三交差点との間には第一距離を有し、
    前記第二交差点と前記第三交差点との間には第二距離を有し、
    前記第一距離は前記第二距離未満ではないことを特徴とする請求項１に記載の回路基板。
  5. 前記第一交差点と前記第三交差点との間には第一距離を有し、
    前記第二交差点と前記第三交差点との間には第二距離を有し、
    前記第一距離は前記第二距離未満であることを特徴とする請求項１に記載の回路基板。
  6. 少なくとも１つの強化部材を更に備え、
    前記少なくとも１つの強化部材は第一部及び第二部を含み、前記第一部は前記充填材被覆領域の前記第一領域に位置し、前記第二部は前記回路配置領域に位置し、且つ前記ソルダーレジスト層は前記第二部を被覆することを特徴とする請求項１に記載の回路基板。
  7. 請求項１から６の何れか１項に記載の回路基板と、
    前記チップ実装領域に設置され、複数のバンプを有し、各前記バンプは前記インナーリードに接合するチップと、
    前記基板と前記チップとの間に充填され、且つ前記充填材被覆領域及び前記第一リード段を被覆し、前記ソルダーレジスト層に接触する充填材とを備えることを特徴とするチップパッケージ。
  8. 前記充填材は前記第二領域に位置する前記ソルダーレジスト層を被覆し、且つ前記第二領域に位置する前記ソルダーレジスト層を被覆する前記充填材は第三面積を有し、前記第三面積は前記第二面積を超えないことを特徴とする請求項７に記載のチップパッケージ。
  9. 第一部及び第二部からなる少なくとも１つの強化板を更に含み、前記第一部は前記充填材被覆領域の前記第一領域に位置し、前記第二部は前記回路配置領域に位置し、且つ前記ソルダーレジスト層は前記第二部を被覆する請求項１に記載の回路基板と、
    前記チップ実装領域に設置し、複数のバンプを有し、各前記バンプは前記インナーリードに接合するチップと、
    前記基板と前記チップとの間に充填され、且つ前記充填材被覆領域、前記第一リード段、及び前記強化板の前記第一部を被覆し、前記ソルダーレジスト層に接触する充填材とを備えることを特徴とするチップパッケージ。
  10. 前記充填材は前記第二領域に位置する前記ソルダーレジスト層を被覆し、且つ前記第二領域に位置する前記ソルダーレジスト層を被覆する前記充填材は第三面積を有し、前記第三面積は前記第二面積を超えないことを特徴とする請求項９に記載のチップパッケージ。
JP2020121376A 2020-02-17 2020-07-15 チップパッケージとその回路基板 Active JP6989662B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109105036 2020-02-17
TW109105036A TWI713166B (zh) 2020-02-17 2020-02-17 晶片封裝構造及其電路板

Publications (2)

Publication Number Publication Date
JP2021129099A JP2021129099A (ja) 2021-09-02
JP6989662B2 true JP6989662B2 (ja) 2022-01-05

Family

ID=74670010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020121376A Active JP6989662B2 (ja) 2020-02-17 2020-07-15 チップパッケージとその回路基板

Country Status (5)

Country Link
US (1) US10993319B1 (ja)
JP (1) JP6989662B2 (ja)
KR (1) KR102339274B1 (ja)
CN (1) CN113271713B (ja)
TW (1) TWI713166B (ja)

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5647123A (en) * 1995-10-16 1997-07-15 Motorola, Inc. Method for improving distribution of underfill between a flip chip die and a circuit board
US6341418B1 (en) * 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
JP3554533B2 (ja) 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3653460B2 (ja) * 2000-10-26 2005-05-25 三洋電機株式会社 半導体モジュールおよびその製造方法
JP3750113B2 (ja) 2002-03-25 2006-03-01 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープ及びその製造方法
JP3871634B2 (ja) * 2002-10-04 2007-01-24 シャープ株式会社 Ｃｏｆ半導体装置の製造方法
TWI241675B (en) * 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP4024773B2 (ja) * 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
TWI273683B (en) * 2005-11-02 2007-02-11 Siliconware Precision Industries Co Ltd Semiconductor package and substrate structure thereof
WO2009122854A1 (ja) * 2008-04-03 2009-10-08 シャープ株式会社 配線基板、その配線基板を用いた半導体装置。
JP4971243B2 (ja) * 2008-05-15 2012-07-11 新光電気工業株式会社 配線基板
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR100944274B1 (ko) * 2008-11-28 2010-02-25 스템코 주식회사 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법
JP5249178B2 (ja) * 2009-11-17 2013-07-31 シャープ株式会社 電子部品および表示モジュール
JP2011187642A (ja) * 2010-03-08 2011-09-22 Hitachi Cable Ltd プリント配線板およびその製造方法
JP2012049219A (ja) * 2010-08-25 2012-03-08 Fujitsu Ltd 電子装置
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法
JP5296116B2 (ja) 2011-02-16 2013-09-25 シャープ株式会社 半導体装置
CN103183925B (zh) * 2011-12-27 2017-09-08 日立化成工业株式会社 电子部件用液状树脂组合物及其制造方法、以及电子部件装置
TWI556387B (zh) * 2015-04-27 2016-11-01 南茂科技股份有限公司 多晶片封裝結構、晶圓級晶片封裝結構及其製程
TWI567910B (zh) * 2015-05-19 2017-01-21 南茂科技股份有限公司 薄膜覆晶封裝體及薄膜封裝基板
TWI609465B (zh) * 2015-12-17 2017-12-21 頎邦科技股份有限公司 散熱封裝構造
JP3205910U (ja) * 2016-06-09 2016-08-18 ▲き▼邦科技股▲分▼有限公司 ファインピッチパッケージ

Also Published As

Publication number Publication date
CN113271713A (zh) 2021-08-17
US10993319B1 (en) 2021-04-27
KR102339274B1 (ko) 2021-12-14
KR20210104527A (ko) 2021-08-25
TW202133352A (zh) 2021-09-01
CN113271713B (zh) 2022-03-04
TWI713166B (zh) 2020-12-11
JP2021129099A (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
JP4349988B2 (ja) 改善された半田ボールランドの構造を有する半導体パッケージ
TWI445106B (zh) 用以減低焊料疲勞之動態焊墊尺寸
JP4068635B2 (ja) 配線基板
US20020089050A1 (en) Semiconductor device
JP2007287922A (ja) 積層型半導体装置及びその製造方法
US7667325B2 (en) Circuit board including solder ball land having hole and semiconductor package having the circuit board
JP2007317842A (ja) プリント配線基板及びこれを用いた半導体パッケージ
KR100401355B1 (ko) 회로기판
US20050054187A1 (en) Method for forming ball pads of BGA substrate
US6114754A (en) Tape automated bonding film
JP6989662B2 (ja) チップパッケージとその回路基板
US8116088B2 (en) Semiconductor package and method of forming the same, and printed circuit board
JPH1174637A (ja) 電子回路基板
US7911056B2 (en) Substrate structure having N-SMD ball pads
KR20070019475A (ko) 인쇄회로보드, 및 이를 이용한 반도체 패키지 및 멀티스택반도체 패키지
JP5192984B2 (ja) チップ部品の実装方法及びチップ部品を搭載した基板モジュール
KR100725517B1 (ko) 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조
JPH05226505A (ja) プリント配線板
JPH11177225A (ja) プリント基板
US20040173902A1 (en) Ball grid array package stack
TWI488272B (zh) 線路板及晶片封裝結構
JP4640950B2 (ja) 半導体装置
JP7425587B2 (ja) 電子制御装置
KR100337455B1 (ko) 반도체패키지
JP4223649B2 (ja) プリント配線板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211012

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20211012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211202

R150 Certificate of patent or registration of utility model

Ref document number: 6989662

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20211210