KR102339274B1 - 칩 패키지 구조 및 이의 회로 기판 - Google Patents

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Abstract

회로 기판, 칩 및 충전 접착제를 포함하는 칩 패키지 구조에 있어서, 상기 회로 기판 상에 솔더 마스크의 경계 설계를 통해 상기 충전 접착제의 수요량을 감소시키고, 양이 감소된 상기 충전 접착제는 상기 회로 기판과 상기 칩 사이에 충전될 수 있을 뿐만 아니라, 상기 복수의 배선이 산화되지 않도록, 상기 솔더 마스크에 의해 커버되지 않은 복수의 배선을 커버할 수 있다.

Description

칩 패키지 구조 및 이의 회로 기판 {Chip package and circuit board thereof}
본 발명은 칩 패키지 구조 및 이의 회로 기판에 관한 것으로, 특히 솔더 마스크의 경계 설계에 의해 충전 접착제 수요량을 감소시키는 칩 패키지 구조 및 회로 기판에 관한 것이다.
종래의 회로 기판은 솔더 마스크로 복수의 배선을 커버하고, 각 상기 배선의 내부 리드를 노출시키며, 상기 솔더 마스크의 인접한 경계 사이에는 코너 공간이 형성되고, 일반적으로 칩 및 상기 회로 기판 사이에 대량의 충전 접착제(underfill)를 충전함으로써 상기 충전 접착제로 상기 코너 공간을 커버하여 결함제품으로 판정되지 않도록 한다. 그러나 상기 충전 접착제가 상기 코너 공간에 충전될 때, 상기 충전 접착제가 넘쳐 흘러 상기 솔더 마스크를 과다하게 커버하여 규격에 맞지 않게 된다.
또한, 소형화 칩 패키지 구조는 대량의 충전 접착제를 수용할 수 없으므로, 상응하게 상기 충전 접착제가 상기 코너 공간을 완전히 충전할 수 없는 문제가 발생하게 된다.
본 발명의 주요 목적은 솔더 마스크의 경계 설계를 통해 칩과 회로 기판 사이에 충전되는 충전 접착제의 수요량을 감소시키고, 또한 상기 충전 접착제의 양을 감소시킨 상태에서도, 상기 복수의 배선이 노출되어 산화되지 않도록, 여전히 상기 솔더 마스크에 의해 커버되지 않은 복수의 배선을 상기 충전 접착제로 커버할 수 있게 하는 것이다.
본 발명의 회로 기판은 기판, 복수의 배선 및 솔더 마스크를 포함하고, 상기 기판은 표면을 가지며, 상기 표면은 칩 설치 영역, 충전 접착제 커버 영역 및 배선 설치 영역을 포함하고, 상기 충전 접착제 커버 영역은 상기 칩 설치 영역과 상기 배선 설치 영역 사이에 위치하고, 상기 칩 설치 영역은 적어도 제1 경계 및 제2 경계를 가지며, 상기 제2 경계는 상기 제1 경계에 인접하고, 상기 복수의 배선은 상기 표면에 설치되고, 각 상기 배선은 내부 리드, 제1 도선 부분 및 제2 도선 부분을 가지며, 상기 제1 도선 부분은 상기 내부 리드와 상기 제2 도선 부분 사이에 위치하고, 상기 내부 리드는 상기 칩 설치 영역에 위치하고, 상기 제1 도선 부분은 상기 충전 접착제 커버 영역에 위치하고, 상기 제2 도선 부분은 상기 배선 설치 영역에 위치하고, 상기 솔더 마스크는 상기 배선 설치 영역 및 상기 복수의 제2 도선 부분을 커버하고, 상기 칩 설치 영역, 상기 충전 접착제 커버 영역, 상기 복수의 내부 리드 및 상기 복수의 제1 도선 부분을 노출시키고, 상기 솔더 마스크는 적어도 제3 경계 및 제4 경계를 가지고, 상기 제3 경계는 상기 제4 경계에 인접하고, 상기 제3 경계는 상기 제1 경계와 대응하고, 상기 제4 경계는 상기 제2 경계와 대응하고, 제1 축선은 상기 제1 경계를 따라 연장되어 상기 제4 경계와 제1 교점에서 교차하고, 제2 축선은 상기 제2 경계를 따라 연장되어 상기 제3 경계와 제2 교점에서 교차하고, 상기 제1 축선은 상기 제2 축선과 제3 교점에서 교차하고, 제3 축선은 상기 제3 경계를 따라 연장되고, 제4 축선은 상기 제4 경계를 따라 연장되어 상기 제3 축선과 제4 교점에서 교차하고, 상기 제1 교점, 상기 제2 교점 및 상기 제3 교점 사이의 연결선에 의해 제1 영역이 정의되고, 상기 제1 영역은 상기 충전 접착제 커버 영역의 일부분이고 상기 충전 접착제 커버 영역의 코너에 위치하고, 상기 제1 영역은 제1 면적을 가지고, 상기 제1 교점, 상기 제2 교점 및 상기 제4 교점 사이의 연결선에 의해 제2 영역이 정의되고, 상기 솔더 마스크는 상기 제2 영역을 커버하고, 상기 제2 영역 상에 위치한 상기 솔더 마스크는 제2 면적을 가지고, 상기 제2 면적은 상기 제1 면적 보다 작지 않다.
본 발명의 칩 패키지 구조는 상기 회로 기판, 칩 및 충전 접착제를 포함하고, 상기 칩은 상기 칩 설치 영역에 위치하고, 상기 칩은 복수의 범프(bump)를 가지고, 각 상기 범프는 상기 내부 리드와 연결되고, 상기 충전 접착제는 상기 기판과 상기 칩 사이에 충전되고, 상기 충전 접착제는 상기 충전 접착제 커버 영역 및 상기 제1 도선 부분을 커버하고, 상기 충전 접착제는 상기 솔더 마스크와 접촉한다.
본 발명의 칩 패키지 구조는 상기 회로 기판, 칩 및 충전 접착제를 포함하고, 상기 회로 기판은 적어도 하나의 보강 부재를 별도로 포함하고, 상기 보강 부재는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 충전 접착제 커버 영역의 상기 제1 영역에 위치하고, 상기 제2 부분은 상기 배선 설치 영역에 위치하고, 상기 솔더 마스크는 상기 제2 부분을 커버하고, 상기 칩은 상기 칩 설치 영역에 위치하고, 상기 칩은 복수의 범프를 가지고, 각 상기 범프는 상기 내부 리드와 연결되고, 상기 충전 접착제는 상기 기판과 상기 칩 사이에 충전되고, 상기 충전 접착제는 상기 충전 접착제 커버 영역, 상기 제1 도선 부분 및 상기 보강 부재의 상기 제1 부분을 커버하고, 상기 충전 접착제는 상기 솔더 마스크와 접촉한다.
본 발명은 상기 솔더 마스크의 경계 설계를 통해 상기 충전 접착제의 양을 감소시키고, 상기 충전 접착제의 양을 감소시키는 상태에서, 상기 복수의 배선이 산화되지 않도록, 여전히 상기 솔더 마스크에 의해 노출되는 상기 복수의 배선을 상기 충전 접착제로 커버할 수 있다.
도 1은 본 발명의 회로 기판의 제1 실시예의 평면도이다.
도 2는 본 발명의 회로 기판의 제1 실시예의 단면도이다.
도 3은 도 1의 부분 확대도이다.
도 4는 본 발명의 칩 패키지 구조의 평면도이다.
도 5는 본 발명의 칩 패키지 구조의 단면도이다.
도 6은 본 발명의 회로 기판의 제2 실시예의 부분 개략도이다.
도 7은 본 발명의 회로 기판의 제3 실시예의 부분 개략도이다.
도 1 및 도 2는 본 발명의 회로 기판(100)이고, 도 4 및 도 5는 상기 회로 기판(100)을 사용한 칩 패키지 구조(10)이고, 상기 칩 패키지 구조(10)는 상기 회로 기판(100), 칩(200) 및 충전 접착제(300)를 포함한다. 상기 회로 기판(100)은 기판(110), 복수의 배선(120) 및 솔더 마스크(130)를 포함하고, 상기 기판(110)의 재료는 폴리이미드(Polyimide, PI)로부터 선택되지만, 이에 한정되지 않고, 상기 기판(110)은 표면(111)을 가지며, 상기 표면(111)은 칩 설치 영역(112), 충전 접착제 커버 영역(113) 및 배선 설치 영역(114)을 포함하고, 상기 충전 접착제 커버 영역(113)은 상기 칩 설치 영역(112)과 상기 배선 설치 영역(114) 사이에 위치하고, 상기 칩 설치 영역(112)은 상기 칩(200)을 설치하는데 사용된다. 본 실시예에서, 상기 칩 설치 영역(112)은 2개의 제1 경계(115) 및 2개의 제2 경계(116)를 가지고, 상기 제2 경계(116)는 상기 제1 경계(115)와 인접한다.
도 1 내지 도 3을 참조하면, 각 상기 배선(120)은 상기 표면(111)에 설치되고 내부 리드(121), 제1 도선 부분(122) 및 제2 도선 부분(123)을 가지고, 상기 제1 도선 부분(122)은 상기 내부 리드(121)와 상기 제2 도선 부분(123) 사이에 위치하고, 상기 내부 리드(121)는 상기 칩 설치 영역(112)에 위치하고, 상기 제1 도선 부분(122)은 상기 충전 접착제 커버 영역(113)에 위치하고, 상기 제2 도선 부분(123)은 상기 배선 설치 영역(114)에 위치하고, 상기 제2 도선 부분(123)은 외부 리드(123a)를 갖는다. 본 실시예에서, 상기 회로 기판(100)은 적어도 하나의 보강 부재(124)를 별도로 포함하고, 상기 보강 부재(124)는 상기 복수의 배선(120)과 동일한 재질이지만, 이에 한정되지 않고, 상기 보강 부재(124)는 제1 부분(124a) 및 제2 부분(124b)을 포함하고, 상기 제1 부분(124a)은 상기 충전 접착제 커버 영역(113)에 위치하고, 상기 제2 부분(124b)은 상기 배선 설치 영역(114)에 위치하고, 상기 보강 부재(124)는 상기 기판(110)이 열 또는 압력에 의해 변형되지 않도록 상기 기판(110)의 강도를 증가시키고, 상기 제1 부분(124a)은 상기 칩(200)이 상기 회로 기판(100)에 압착될 때 파열되지 않도록 상기 칩(200)의 범프에 접합될 수 있다.
도 1 내지 도 3을 참조하면, 상기 솔더 마스크(130)는 상기 배선 설치 영역(114), 상기 복수의 제2 도선 부분(123) 및 상기 보강 부재(124)의 상기 제2 부분(124b)을 커버하고, 상기 칩 설치 영역(112), 상기 충전 접착제 커버 영역(113), 상기 복수의 내부 리드(121), 상기 복수의 제1 도선 부분(122), 상기 외부 리드(123a) 및 상기 보강 부재(124)의 상기 제1 부분(124a)을 노출시킨다.
도 1 및 도 3을 참조하면, 본 실시예에서, 상기 솔더 마스크(130)는 적어도 2개의 제3 경계(131) 및 2개의 제4 경계(132)을 가지고, 상기 제3 경계(131)는 상기 제4 경계(132)와 인접하고, 상기 제3 경계(131)는 상기 제1 경계(115)와 대응하고, 상기 제4 경계(132)는 상기 제2 경계(116)와 대응한다. 제1 축선(L1)은 상기 제1 경계(115)을 따라 연장되어 상기 제4 경계(132)와 제1 교점(A)에서 교차하고, 제2 축선(L2)은 상기 제2 경계(116)를 따라 연장되어 상기 제3 경계(131)와 제2 교점(B)에서 교차하고, 상기 제1 축선(L1)과 상기 제2 축선(L2)은 제3 교점(C)에서 교차하고, 본 실시예에서, 상기 제3 교점(C)은 상기 제1 경계(115)와 상기 제2 경계(116)의 교점이고, 제3 축선(L3)은 상기 제3 경계(131)를 따라 연장되고, 제4 축선(L4)은 상기 제4 경계(132)를 따라 연장되어 상기 제3 축선(L3)과 제4 교점(D)에서 교차한다. 상기 제1 교점(A), 상기 제2 교점(B) 및 상기 제3 교점(C) 사이의 연결선에 의해 제1 영역(X)이 정의되고, 상기 제1 교점(A), 상기 제2 교점(B) 및 상기 제4 교점(D) 사이의 연결선에 의해 제2 영역(Y)이 정의되고, 상기 제1 영역(X)은 상기 충전 접착제 커버 영역(113)의 일부분이고, 상기 제1 영역(X)은 상기 충전 접착제 커버 영역(113)의 코너에 위치하고, 상기 보강 부재(124)의 상기 제1 부분(124a)은 상기 제1 영역(X)에 위치하고, 상기 제1 영역(X)은 제1 면적을 가지고, 상기 솔더 마스크(130)는 상기 제2 영역(Y)을 커버하고, 상기 제2 영역(Y) 상에 위치하는 상기 솔더 마스크(130)는 제2 면적을 가지고, 상기 제2 면적은 상기 제1 면적 보다 작지 않다.
도 1 및 도 3을 참조하면, 본 실시예에서, 제5 축선(L5)은 상기 제1 교점(A)과 상기 제2 교점(B)을 연결하고, 상기 제2 영역(Y) 상에 위치한 상기 솔더 마스크(130)는 상기 제5 축선(L5)을 초과하지 않고, 상기 제1 교점(A)과 상기 제3 교점(C) 사이에 제1 거리(G1)가 있고, 상기 제2 교점(B)과 상기 제3 교점(C) 사이에 제2 거리(G2)가 있으며, 본 실시예에서, 상기 제1 거리(G1)는 상기 제2 거리(G2)와 동일하고, 상기 제2 영역(Y)의 상기 제2 면적은 상기 제1 영역(X)의 상기 제1 면적과 동일하다.
도 6을 참조하면, 본 발명의 제2 실시예이고, 제2 실시예와 상기 제1 실시예의 차이는 상기 제1 거리(G1)가 상기 제2 거리(G2)보다 크다는 것이다. 동일하게, 상기 제2 영역(Y)에 위치한 상기 솔더 마스크(130)가 상기 제5 축선(L5)까지 커버되지만, 상기 제5 축선(L5)을 초과하지 않을 경우, 상기 제2 영역(Y)의 상기 제2 면적은 상기 제1 영역(X)의 상기 제1 면적과 동일하다.
도 7을 참조하면, 본 발명의 제3 실시예이고, 제3 실시예와 상기 제1 실시예의 차이는 상기 제1 거리(G1)가 상기 제2 거리(G2)보다 작다는 것이다. 동일하게, 상기 솔더 마스크(130)가 상기 제5 축선(L5)까지 커버될 경우, 상기 제2 면적은 상기 제1 면적과 동일하다.
도 2, 도 4 및 도 5를 참조하면, 상기 칩 패키지 구조(10)의 상기 칩(200)은 복수의 범프(210)을 가지고, 압착 공정에서, 상기 칩(200)을 상기 칩 설치 영역(112)에 설치하고, 각 상기 범프(210)을 상기 내부 리드(121)과 연결시킨다. 상기 압착 공정 후, 상기 충전 접착제(300)를 상기 기판(110)과 상기 칩(200) 사이에 충전하고, 상기 충전 접착제(300)는 상기 충전 접착제 커버 영역(113) 및 상기 복수의 제1 도선 부분(122)을 커버하고, 상기 회로 기판(100)이 상기 보강 부재(124)를 포함하는 경우, 상기 충전 접착제(300)는 상기 솔더 마스크(130)에 의해 커버되지 않은 상기 보강 부재(124)의 상기 제1 부분(124a)을 커버하고, 상기 충전 접착제(300)는 상기 솔더 마스크(130)와 접촉한다. 바람직하게는, 상기 충전 접착제(300)는 상기 제2 영역(Y)에 위치한 상기 솔더 마스크(130)를 커버하고, 상기 제2 영역(Y)에 위치한 상기 솔더 마스크(130)를 커버하는 상기 충전 접착제(300)는 제3 면적을 가지고, 상기 제3 면적은 상기 제2 영역(Y)의 상기 제2 면적 보다 크지 않다.
본 발명은 상기 솔더 마스크(130)의 경계 설계를 통해 상기 칩(200)과 상기 회로 기판(100) 사이에 충전되는 상기 충전 접착제(300)의 수요량을 감소시키고, 상기 충전 접착제(300)의 접착제의 양을 감소시키는 상태에서, 상기 복수의 배선(120)이 노출되어 산화되지 않도록 상기 충전 접착제(300)는 여전히 상기 솔더 마스크(130)에 의해 커버되지 않은 상기 복수의 배선(120)을 커버할 수 있다.
본 발명의 보호 범위는 특허청구범위를 기준으로 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 취지와 범위를 벗어나지 않으면서 행한 모든 변경 또는 수정은 모두 본 발명의 보호 범위에 속한다.

Claims (10)

  1. 기판, 복수의 배선, 그리고 솔더 마스크를 포함하는 기판 회로에 있어서,
    상기 기판은 -
    칩 설치 영역, 충전 접착제 커버 영역 및 배선 설치 영역을 포함하는 표면을 가지고,
    상기 충전 접착제 커버 영역은 상기 칩 설치 영역과 상기 배선 설치 영역 사이에 위치하고, 상기 칩 설치 영역은 적어도 제1 경계 및 제2 경계를 가지며, 상기 제2 경계는 상기 제1 경계에 인접하고;
    상기 복수의 배선은 -
    상기 표면에 설치되고, 각각에 내부 리드, 제1 도선 부분 및 제2 도선 부분을 가지며, 상기 제1 도선 부분은 상기 내부 리드와 상기 제2 도선 부분 사이에 위치하고, 상기 내부 리드는 상기 칩 설치 영역에 위치하고, 상기 제1 도선 부분은 상기 충전 접착제 커버 영역에 위치하고, 상기 제2 도선 부분은 상기 배선 설치 영역에 위치하며;
    상기 솔더 마스크는 -
    상기 배선 설치 영역 및 상기 복수의 제2 도선 부분을 커버하고, 상기 칩 설치 영역, 상기 충전 접착제 커버 영역, 상기 복수의 내부 리드 및 상기 복수의 제1 도선 부분을 노출시키고,
    적어도 제3 경계 및 제4 경계를 가지고, 상기 제3 경계는 상기 제4 경계에 인접하고, 상기 제3 경계는 상기 제1 경계와 대응하고, 상기 제4 경계는 상기 제2 경계와 대응하며, 상기 제1 경계를 따라 제1 축선이 연장되어 상기 제4 경계와 제1 교점에서 교차하고, 상기 제2 경계를 따라 제2 축선이 연장되어 상기 제3 경계와 제2 교점에서 교차하며,
    상기 제1 축선은 상기 제2 축선과 제3 교점에서 교차하고, 상기 제3 경계를 따라 제3 축선이 연장되고, 상기 제4 경계를 따라 제4 축선이 연장되어 상기 제3 축선과 제4 교점에서 교차하고,
    상기 제1 교점, 상기 제2 교점 및 상기 제3 교점 사이의 연결선에 의해 제1 영역이 정의되고, 상기 제1 영역은 상기 충전 접착제 커버 영역의 일부분이고, 상기 제1 영역은 상기 충전 접착제 커버 영역의 코너에 위치하며 제1 면적을 가지고,
    상기 제1 교점, 상기 제2 교점 및 상기 제4 교점 사이의 연결선에 의해 정의되는 제2 영역을 커버하고, 상기 제2 영역 상에서 상기 제1 면적보다 작지 않은 제2 면적을 가지는,
    회로기판.
  2. 제1항에 있어서,
    상기 제2 면적은 상기 제1 면적과 동일한,
    회로기판.
  3. 제1항에 있어서,
    제5 축선이 상기 제1 교점과 상기 제2 교점을 연결하고, 상기 솔더 마스크는 상기 제5 축선을 초과하지 않는,
    회로기판.
  4. 제1항에 있어서,
    상기 제1 교점과 상기 제3 교점 사이에 제1 거리가 있고, 상기 제2 교점과 상기 제3 교점 사이에 제2 거리가 있으며, 상기 제1 거리는 상기 제2 거리 보다 작지 않은,
    회로기판.
  5. 제1항에 있어서,
    상기 제1 교점과 상기 제3 교점 사이에 제1 거리가 있고, 상기 제2 교점과 상기 제3 교점 사이에 제2 거리가 있으며, 상기 제1 거리는 상기 제2 거리 보다 작은,
    회로기판.
  6. 제1항에 있어서,
    적어도 하나의 보강 부재를 별도로 포함하고, 상기 적어도 하나의 보강 부재는 제1 부분 및 제2 부분을 포함하며, 상기 제1 부분은 상기 충전 접착제 커버 영역의 상기 제1 영역에 위치하고, 상기 제2 부분은 상기 배선 설치 영역에 위치하며, 상기 솔더 마스크는 제2 부분을 커버하는,
    회로기판.
  7. 제1항 내지 제6항 중 어느 한 항에 따른 회로 기판;
    상기 칩 설치 영역에 설치되고, 복수의 범프를 가지며, 각 상기 범프는 상기 내부 리드와 연결되는 칩; 및
    상기 기판과 상기 칩 사이에 충전되고, 상기 충전 접착제 커버 영역 및 상기 제1 도선 부분을 커버하고, 상기 솔더 마스크와 접촉하는 충전 접착제,
    를 포함하는 칩 패키지 구조.
  8. 제7항에 있어서,
    상기 충전 접착제는 상기 제2 영역 상에 위치한 상기 솔더 마스크를 커버하고, 상기 제2 영역 상에 위치한 상기 솔더 마스크를 커버하는 상기 충전 접착제는 제3 면적을 가지고, 상기 제3 면적은 상기 제2 면적 보다 크지 않은,
    칩 패키지 구조.
  9. 제1항에 따른 회로 기판과, 칩 및 충전 접착제를 포함하는 칩 패키지 구조에 있어서,
    상기 회로 기판 -
    별도로 적어도 하나의 보강 부재를 포함하고, 상기 보강 부재는 제1 부분 및 제2 부분을 포함하며, 상기 제1 부분은 상기 충전 접착제 커버 영역의 상기 제1 영역에 위치하고, 상기 제2 부분은 상기 배선 설치 영역에 위치하며, 상기 솔더 마스크는 상기 제2 부분을 커버하고;
    상기 칩 -
    상기 칩 설치 영역에 설치되고, 상기 칩은 복수의 범프를 가지고, 각 상기 범프는 상기 내부 리드와 연결되고;
    상기 충전 접착제 -
    상기 기판과 상기 칩 사이에 충전되고, 상기 충전 접착제는 상기 충전 접착제 커버 영역, 상기 제1 도선 부분 및 상기 보강 부재의 상기 제1 부분을 커버하고, 상기 충전 접착제는 상기 솔더 마스크와 접촉하는,
    칩 패키지 구조.
  10. 제9항에 있어서,
    상기 충전 접착제는 상기 제2 영역 상에 위치한 상기 솔더 마스크를 커버하고, 상기 제2 영역 상에 위치한 상기 솔더 마스크를 커버하는 상기 충전 접착제는 제3 면적을 가지고, 상기 제3 면적은 상기 제2 면적 보다 크지 않은,
    칩 패키지 구조.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124526A (ja) 2000-10-13 2002-04-26 Sharp Corp チップ・オン・フィルム用テープおよび半導体装置
JP2003282646A (ja) 2002-03-25 2003-10-03 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ及びその製造方法
JP2011119758A (ja) 2011-02-16 2011-06-16 Sharp Corp 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5647123A (en) * 1995-10-16 1997-07-15 Motorola, Inc. Method for improving distribution of underfill between a flip chip die and a circuit board
US6341418B1 (en) * 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
JP3653460B2 (ja) * 2000-10-26 2005-05-25 三洋電機株式会社 半導体モジュールおよびその製造方法
JP3871634B2 (ja) * 2002-10-04 2007-01-24 シャープ株式会社 Cof半導体装置の製造方法
TWI241675B (en) * 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP4024773B2 (ja) * 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
TWI273683B (en) * 2005-11-02 2007-02-11 Siliconware Precision Industries Co Ltd Semiconductor package and substrate structure thereof
US8390115B2 (en) * 2008-04-03 2013-03-05 Sharp Kabushiki Kaisha Wiring board and semiconductor device using the wiring board
JP4971243B2 (ja) * 2008-05-15 2012-07-11 新光電気工業株式会社 配線基板
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR100944274B1 (ko) * 2008-11-28 2010-02-25 스템코 주식회사 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법
JP5249178B2 (ja) * 2009-11-17 2013-07-31 シャープ株式会社 電子部品および表示モジュール
JP2011187642A (ja) * 2010-03-08 2011-09-22 Hitachi Cable Ltd プリント配線板およびその製造方法
JP2012049219A (ja) * 2010-08-25 2012-03-08 Fujitsu Ltd 電子装置
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法
CN103183925B (zh) * 2011-12-27 2017-09-08 日立化成工业株式会社 电子部件用液状树脂组合物及其制造方法、以及电子部件装置
TWI556387B (zh) * 2015-04-27 2016-11-01 南茂科技股份有限公司 多晶片封裝結構、晶圓級晶片封裝結構及其製程
TWI567910B (zh) * 2015-05-19 2017-01-21 南茂科技股份有限公司 薄膜覆晶封裝體及薄膜封裝基板
TWI609465B (zh) * 2015-12-17 2017-12-21 頎邦科技股份有限公司 散熱封裝構造
JP3205910U (ja) * 2016-06-09 2016-08-18 ▲き▼邦科技股▲分▼有限公司 ファインピッチパッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124526A (ja) 2000-10-13 2002-04-26 Sharp Corp チップ・オン・フィルム用テープおよび半導体装置
JP2003282646A (ja) 2002-03-25 2003-10-03 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ及びその製造方法
JP2011119758A (ja) 2011-02-16 2011-06-16 Sharp Corp 半導体装置

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