JP6805510B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置の信頼性の向上に関するものであり、特に、半導体装置の耐湿性を向上する技術に関するものである。
情報装置や通信装置が多様な用途に用いられるようになり、制御や通信を行う半導体装置の信頼性に対する要求が高くなっている。また、用途の多様化によって制御や通信を行う半導体装置は、屋外等の様々な環境下で用いられるようになっている。
配線基板上に半導体素子を実装し、配線基板と半導体素子を金属ワイヤで接続して樹脂によって封止した構成の半導体装置が広く用いられている。そのような構成の半導体装置において、樹脂の封止層は、半導体装置の設計に基づいた領域内に、設計に基づいた高さに形成されている必要がある。樹脂の封止層の高さ、すなわち、封止層の厚みは、水分や空気中の物質の透過を防止し、半導体素子等の劣化を抑制することができる厚みとして設定される。
樹脂による封止が行われている半導体装置では、樹脂を透過した水分等によって半導体素子や配線の電気特性の劣化が生じ得る。よって、半導体装置の信頼性を維持するためには、水分等の透過を抑制し、半導体素子や配線の電気特性の劣化を生じさないような構造を有する必要がある。そのため、樹脂による半導体素子の封止が行われている半導体装置において、樹脂層の構造を最適化することによって信頼性を維持する技術の開発が盛んに行われている。樹脂による半導体素子の封止が行われている半導体装置において、樹脂層の構造によって信頼性を維持する技術としては特許文献1のような技術が開示されている。
特許文献1は、センサと制御用の半導体素子を備える半導体装置に関するものである。特許文献1の半導体装置は、センサと制御用の半導体素子が、第1の封止樹脂と第2の封止樹脂の2層の樹脂で封止されている構造を有している。特許文献1の半導体装置では、第1の封止樹脂の上に、第1の封止樹脂の上面と側面を全て覆うように第2の封止樹脂が形成されている。特許文献1は、弾力性を有する第1の封止樹脂でセンサ等を封止しておくことで、第2の封止樹脂の形成時の応力が緩和させ特性の劣化を抑制することができるとしている。
また、特許文献2には、第1の樹脂組成物と第2の樹脂組成物からなる封止層を有する半導体装置が開示されている。特許文献2の半導体装置は、基板上に実装された半導体素子を第1の樹脂組成物からなる封止層と、第2の樹脂組成物からなる封止層で封止した構造を有している。また、特許文献2の半導体装置では、第1の樹脂組成物の封止層と第2の樹脂組成物の封止層の間に、第1の樹脂組成物と第2の樹脂組成物の混合層が形成されている。特許文献2は、混合層を有することでの反り挙動等の特性を良好に制御することができるとしている。
また、特許文献3には、異なる熱膨張係数を有する2枚の基板にまたがった状態で、部品を基板に実装した際の封止構造が開示されている。特許文献3では、一方の基板に実装された部品上に接続されたワイヤがもう一方の基板に接続されている。特許文献3では、部品が実装された基板のみを第1の封止樹脂で封止し、2枚の基板を第1の封止樹脂よりもヤング率が低い第2の封止樹脂で封止している。特許文献3は、そのような構成を有することで、熱応力によるモジュールの破損を防ぐことができるとしている。
特開2009−70894号公報 特開2010−109011号公報 国際公開第2007/148398号
しかしながら、特許文献1の技術は次のような点で十分ではない。特許文献1の半導体装置では、第1の封止樹脂を第2の封止樹脂で覆うように半導体素子の封止が行われている。このような構成において、第1の封止樹脂の上層に、水分等の透過を防止するために十分な高さとなるように第2の封止樹脂の成膜を行うと、第2の封止樹脂が第1の封止樹脂の側面に沿って広がり塗布領域の制御が困難になる。そのため、特許文献1の技術は、塗布可能な領域内のみに、信頼性を維持するために十分な高さの封止樹脂を形成する技術としては十分ではない。
特許文献2においても、第1の樹脂組成物を第2の樹脂組成物で覆う構造が形成されている。そのため、特許文献1と同様に、第2の樹脂組成物の成膜を行う際に、第2の樹脂組成物が第1の樹脂組成物の側面に沿って広がり塗布領域の制御が困難になる。また、特許文献2では、第1の樹脂組成物と第2の樹脂組成物の混合層が形成されているため、混合層において機械的な強度の低下等が生じ、信頼性の低下が起こり得る。同様に、特許文献3においても、1層目の封止層を2層目の封止層で覆う構造が形成されている。そのため、特許文献1と同様に、2層目の封止層の成膜を行う際に、2層目の封止層の樹脂が1層目の封止層の側面に沿って広がり塗布領域の制御が困難になる。よって、特許文献2および特許文献3の技術は、特許文献1と同様に、塗布可能な領域内のみ、信頼性を維持するために十分な高さの封止樹脂を形成する技術としては十分ではない。
本発明は、上記の課題を解決するため、塗布可能な領域内のみに、信頼性を維持する上で十分な高さの封止樹脂を形成することができる半導体装置を得ることを目的としている。
上記の課題を解決するため、本発明の半導体装置は、配線基板と、半導体素子と、第1の封止層と、第2の封止層を備えている。配線基板は、信号配線を有する。半導体素子は、配線基板上に固定され、所定の回路パターンを有する。第1の封止層は、半導体素子が固定されている領域を含む第1の領域を全て覆うように第1の樹脂によって配線基板上に形成されている。第2の封止層は、第1の封止層上の第1の領域より狭い第2の領域に、第1の樹脂よりも粘度が高い第2の樹脂によって形成されている。
本発明の半導体装置の製造方法は、信号配線を有し、所定の回路パターンを有する半導体素子が上面に固定された配線基板の上面に、半導体素子が固定されている領域を含む第1の領域を全て覆うように第1の樹脂によって第1の封止層を形成する。本実施形態の半導体装置の製造方法は、第1の封止層上の第1の領域より狭い第2の領域に、第1の樹脂よりも粘度が高い第2の樹脂によって第2の封止層を形成する。
本発明によると、塗布可能な領域内のみに、信頼性を維持する上で十分な高さの封止樹脂を形成することができる。
本発明の第1の実施形態の構成の概要を示す図である。 本発明の第2の実施形態の構成の概要を示す断面図である。 本発明の第2の実施形態の構成の概要を示す平面図である。 本発明の第2の実施形態の半導体装置の製造工程における断面図である。 本発明の第2の実施形態の半導体装置の製造工程における断面図である。 本発明の第2の実施形態の半導体装置の製造工程における断面図である。 本発明の第2の実施形態の半導体装置の製造工程における断面図である。 本発明の半導体装置の他の構成の例を示す断面図である。
(第1の実施形態)
本発明の第1の実施形態について図を参照して詳細に説明する。図1は、本実施形態の半導体装置の構成の概要を示したものである。本実施形態の半導体装置は、配線基板1と、半導体素子2と、第1の封止層3と、第2の封止層4を備えている。配線基板1は、信号配線を有する。半導体素子2は、配線基板1上に固定され、所定の回路パターンを有する。第1の封止層3は、半導体素子2が固定されている領域を含む第1の領域を全て覆うように第1の樹脂によって配線基板上に形成されている。第2の封止層4は、第1の封止層3上の第1の領域より狭い第2の領域に、第1の樹脂よりも粘度が高い第2の樹脂によって形成されている。
本実施形態の半導体装置では、第1の樹脂によって、半導体素子2が固定されている配線基板1上の第1の領域を全て覆うように第1の封止層3が形成されている。また、第1の封止層3上には、第1の領域より狭い第2の領域に、第1の樹脂よりも粘度が高い第2の樹脂によって第2の封止層4が形成されている。本実施形態の半導体装置では、第1の封止層3上の第1の領域より狭い第2の領域のみに、第2の封止層4が形成されているので、第1の封止層3の側面部等には第2の封止層4は存在しない。そのため、粘度が高い第2の樹脂を用いて第2の封止層5を形成する際に、第2の樹脂を厚膜で塗布しても第2の封止層4の側面部分の広がりを防ぐことができる。よって、本実施形態の半導体装置では、所定の領域内に封止層を形成しつつ、信頼性の維持に必要な高さの封止層を形成することができる。その結果、本実施形態の半導体装置では、塗布可能な領域内のみに、信頼性を維持する上で十分な高さの封止樹脂を形成することができる。
(第2の実施形態)
本発明の第2の実施形態について図を参照して詳細に説明する。図2は、本実施形態の半導体装置の構成の概要を示した断面図である。また、図3は、本実施形態の半導体装置を上方向から見た際の構成を示す平面図である。
本実施形態の半導体装置は、配線基板11と、金属ワイヤ12と、半導体素子13と、第1の封止樹脂14と、第2の封止樹脂15と、信号配線16と、固着層17を備えている。
配線基板11は、半導体素子13を実装し、半導体素子13と、半導体装置が搭載される電子基板を接続する多層配線基板である。配線基板11には、信号配線16が形成されている。配線基板11、単層基板であってもよい。また、本実施形態の配線基板11は、第1の実施形態の配線基板1に相当する。
金属ワイヤ12は、半導体素子13の電極と、配線基板11の信号配線16の電極を電気的に接続する。金属ワイヤ12には、例えば、金や銅などが用いられる。
半導体素子13は、半導体装置の用途に基づいた所定の回路パターンが形成された半導体基板である。半導体素子13は、回路パターンが形成された面を上側、すなわち、配線基板11の側とは反対側にして配線基板11上に実装されている。半導体素子13は、固着層17によって配線基板11に固定されている。また、本実施形態の半導体素子13は、第1の実施形態の半導体素子2に相当する。
第1の封止樹脂14は、金属ワイヤ12、半導体素子13および金属ワイヤ12と基板の接続部の保護、並びに、金属ワイヤ12間の絶縁を行う封止層として形成されている。第1の封止樹脂14は、塗布可能領域20として設定されている所定の領域内全体に形成されている。塗布可能領域20として設定されている所定の領域は、半導体装置の設計に応じてあらかじめ設定されている。半導体素子13および金属ワイヤ12は、所定の領域内に存在する。
第1の封止樹脂14は、金属ワイヤ12および半導体素子13の全体を覆うように形成されている。すなわち、第1の封止樹脂14は、金属ワイヤ12および半導体素子13の最上部よりも高い位置にまで形成されている。第1の封止樹脂14は、例えば、エポキシ樹脂と充填物によって構成されている。充填物としては、例えば、シリカ製のフィラーが用いられる。充填物は、アルミナ製のフィラー等の他の材質の部材によって形成されていてもよい。第1の封止樹脂14は、流動性のある状態で配線基板11上に塗布され、加熱工程によって硬化する熱硬化性の樹脂である。また、本実施形態の第1の封止樹脂14は、第1の実施形態の第1の封止層3に相当する。
第2の封止樹脂15は、第1の封止樹脂14への水分やその他の物質の侵入を抑制する機能を有する。第1の封止樹脂14への水分等の侵入を抑制することで、第2の封止樹脂15は、金属ワイヤ12、半導体素子13および金属ワイヤ12と基板の接続部の保護層としての機能を有する。
第2の封止樹脂15は、第1の封止樹脂14上の一部の領域に形成されている。第2の封止樹脂15は、第1の封止樹脂14上に形成されているので、配線基板11、金属ワイヤ12および半導体素子13とは、直接、接していない。第2の封止樹脂15は、半導体素子13の上方を覆うように形成されている。すなわち、半導体素子13の面積よりも、第2の封止樹脂15が形成されている部分の面積の方が大きい。半導体素子13の上方を覆うように形成することで、水分等の侵入を防止する効果が増して耐湿性が向上し、半導体装置の信頼性を維持することができる。また、半導体素子13の上方を覆うように形成することで、上方から力がかかったときに半導体素子13の特定の部分への力の集中を避けることができる。また、第1の封止樹脂14および第2の封止樹脂15の高さ、すなわち、膜厚は、半導体装置の信頼性を維持するために十分な高さとして設定されている。
第2の封止樹脂15は、例えば、エポキシ樹脂およびシリカ製のフィラーによって構成されている。第2の封止樹脂15は、流動性のある状態で第1の封止樹脂14上に塗布され、加熱工程によって硬化する熱硬化性の樹脂である。
第2の封止樹脂15は、熱硬化前において第1の封止樹脂14とは異なる粘性を有する。第2の封止樹脂15は、第1の封止樹脂14よりも粘度が高い樹脂である。本実施形態の第2の封止樹脂15は、第1の封止樹脂14よりもシリカ製のフィラーの含有量を多くすることで、第1の封止樹脂14よりも粘度が高くなるように調整されている。硬化前の状態の第2の封止樹脂15のエポキシ樹脂の架橋密度や分子量を第1の封止樹脂14よりも大きくすることで、第2の封止樹脂15の粘度が第1の封止樹脂14の粘度よりも高くなるようにしてもよい。また、シリカ製のフィラー以外の充てん材の量を変えることで、粘度の調整を行ってもよい。また、本実施形態の第2の封止樹脂15は、第1の実施形態の第2の封止層4に相当する。
本実施形態では、金属ワイヤ12と半導体素子13の間に封止樹脂を充てんするときには、粘度が低い第1の封止樹脂14を用いているので気泡等の発生を防止して、密に第1の封止樹脂14を塗布することができる。また、金属ワイヤ12に直接、接する状態では、粘度が低い第1の封止樹脂14が塗布されるので、金属ワイヤ12が倒れることによる金属ワイヤ12間の接触や、基板との接続性の低下を防止することができる。また、本実施形態では、第1の封止樹脂14上に粘度の高い第2の封止樹脂15を形成するので、第2の封止樹脂15よる高さの調整が容易になり、半導体装置を設計に基づいて精度よく製造することが可能になる。
信号配線16は、配線基板11に形成され、半導体素子13の信号配線と、半導体装置が搭載される電子基板の信号配線を接続する。信号配線16は、例えば、銅によって形成されている。信号配線16は、銅以外の金属によって形成されていてもよい。固着層17は、配線基板11に半導体素子13を固定している。本実施形態の固着層17は、はんだによって形成されている。固着層17は、半導体素子13を配線基板11に固定できる材質のものであれば、導電性樹脂を用いた接着剤等のはんだ以外の部材によって形成されていてもよい。
本実施形態の半導体装置の製造方法について説明する。図4乃至図7は、本実施形態の半導体装置の組み立てを行う際の各ステップの構造を模式的に示した断面図である。
始めに、図4に示すような信号配線16が形成された配線基板11の半導体素子13を実装する領域に、図5に示すように、固着層17によって半導体素子13が固着される。半導体素子13が固着層17を介して配線基板11に固着されると、図6に示すように半導体素子13と信号配線16が、金属ワイヤ12によって接続される。
金属ワイヤ12によって半導体素子13と配線基板11の接続が行われると、樹脂による封止層の形成が開始される。樹脂による封止層の形成が開始されると、図7に示すように、第1の封止樹脂14が、配線基板11上に塗布可能領域20として設定されている所定の領域に形成される。第1の封止樹脂14は、金属ワイヤ12および半導体素子13を全て覆うように塗布される。すなわち、金属ワイヤ12および半導体素子13の最上部や最外周であっても、第1の封止樹脂14の内部に存在するように第1の封止樹脂14が塗布される。また、第1の封止樹脂14は、所定の領域の外部にはみ出さないように配線基板11上に塗布される。
第1の封止樹脂14が配線基板11に塗布されると、第1の封止樹脂14の硬化が行われる。本実施形態では、熱硬化性樹脂を用いているので、第1の封止樹脂14の硬化温度以上の温度で加熱することで第1の封止樹脂14の硬化が行われる。第1の封止樹脂14の硬化工程は、第2の封止樹脂15の塗布後にさらに硬化工程があるため、第1の封止樹脂14が半硬化の状態、すなわち、完全に硬化する前の状態で終了してもよい。
第1の封止樹脂14の硬化工程を半硬化の状態で終了する場合には、第2の封止樹脂15の塗布工程において第1の封止樹脂14の溶解などが生じないように硬化が行われる。例えば、第2の封止樹脂15の塗布工程およびその後の加熱で、第1の封止樹脂14と第2の封止樹脂15が界面で互いに混合しないように第1の封止樹脂14の硬化工程での第1の封止樹脂14の硬化が行われる。
本実施形態では、第1の封止樹脂14と第2の封止樹脂15の間に混合層が存在しないことで、機械強度の低下や水分等の拡散パスは生じない。そのため、本実施形態の半導体装置では、第1の封止樹脂14と第2の封止樹脂15の間の混合層に起因する信頼性の低下を抑制することができる。
第1の封止樹脂14の硬化工程が終わると、第2の封止樹脂15が形成される。第2の封止樹脂15が形成されと、半導体装置は、図2と同様の構成になる。第2の封止樹脂15は、第1の封止樹脂14の上面に塗布される。すなわち、第2の封止樹脂15は、配線基板11とは直接、接しない。また、第1の封止樹脂14の側面には、第2の封止樹脂15によって覆われることなく、表面に露出している部分が存在する。
第1の封止樹脂14および第2の封止樹脂15は、印刷やディスペンサによる溶液の供給によって塗布される。また、第1の封止樹脂14および第2の封止樹脂15は、形成する部分に空間を有する型に樹脂を流し込むことで形成されてもよい。
第2の封止樹脂15を塗布する際の膜厚は、第2の封止樹脂15の硬化後に、配線基板11の表面から第2の封止樹脂15の上面までの高さが、水分等の進入を防ぎ半導体装置の信頼性を維持する上で十分な高さになるように設定される。第2の封止樹脂15を塗布する領域は、半導体素子13の上方の領域が第2の封止樹脂15によって覆われるように設定される。
第2の封止樹脂15の塗布が行われると、第2の封止樹脂15の硬化が行われる。第2の封止樹脂15の硬化工程は、第2の封止樹脂15の硬化温度以上で、第2の封止樹脂15が十分に硬化する時間、行われる。第1の封止樹脂14が半硬化の状態の場合には、第2の封止樹脂15の硬化工程で第1の封止樹脂14の硬化も完了する。第2の封止樹脂15の硬化が終わると、必要に応じて他の部材等の取り付けが行われ、半導体装置が完成する。
本実施形態の半導体装置では、粘度が低い第1の封止樹脂14によって金属ワイヤ12および半導体素子13を覆う樹脂封止が形成されている。粘度が低い樹脂で1層目を形成することで、本実施形態の半導体装置では、金属ワイヤ12および半導体素子13の周囲に空孔等を生じさせずに封止層を形成することができる。空孔等を生じさせずに封止層を形成すること、本実施形態の半導体装置では耐湿性を向上することができる。また、金属ワイヤ12と配線基板11および半導体素子13との接続部に直接、接する粘度が低い樹脂で1層目を形成することで、樹脂を塗布する際の接続部分へのダメージを最小化することができる。そのため、本実施形態の半導体装置では、封止層の塗布工程起因の信頼性の低下は生じない。
また、本実施形態の半導体装置では、第1の封止樹脂14上に粘度の高い樹脂を用いて第2の封止樹脂15が形成されている。第2の封止樹脂15は、粘度が高い樹脂を用いているので塗布を行う際に横方向への広がりを防止しつつ、所定の膜厚の封止層を容易に形成することができる。また、第1の封止樹脂14の側面部分には、第2の封止樹脂15は形成されないので、第1の封止樹脂14の側面に沿って第2の封止樹脂15が広がる状態は生じない。そのため、本実施形態の半導体装置では、所定の領域内に第1の封止樹脂14の層を形成した後に、第2の封止樹脂15の層を形成することで、所定の高さの封止層を所定の領域内からはみ出さずに形成することができる。また、信頼性を維持するために十分な所定の高さの封止層を形成することで、本実施形態の半導体装置では、耐湿性が向上し信頼性を維持することができる。以上より、本実施形態の半導体装置では、塗布可能な領域内のみに、信頼性を維持する上で十分な高さの封止樹脂を形成することができる。
第2の実施形態の半導体装置は、樹脂による2層の封止層を備えているが、樹脂による封止層は3層以上であってもよい。図8は、3層の封止層を備える半導体装置の例を示した図である。図8に示す半導体装置は、第2の封止樹脂15の上層に第3の封止樹脂18をさらに備えている。図8に示す半導体装置の第3の封止樹脂18以外の構成は、第2の実施形態の半導体装置と同様である。封止層を3層とすることで膜厚および塗布領域の制御をより正確に行うことができるようになる。また、樹脂の架橋密度が高く、塗布時の粘度の高い膜を第3の封止樹脂18に形成することで、耐湿性をより高め半導体装置の信頼性を向上することができる。
第2の実施形態の半導体装置では、金属ワイヤ12を用いて、配線基板11と半導体素子13の間の接続を行っていたが、半導体素子13に形成されたバンプを介して配線基板11と半導体素子13が接続されていてもよい。また、第2の実施形態の半導体装置では、1つの半導体素子13のみが配線基板11上に実装されていたが、複数の半導体素子を積層するSiP(System in Package)構造であってもよい。複数の半導体装置を積層する場合には、最上層の半導体素子まで第1の封止樹脂14で覆われている構造とすることができる。
第2の実施形態の半導体装置は、金属ワイヤ12の最上部までを第1の封止樹脂14によって覆う構成を備えているが、第1の封止樹脂14は、金属ワイヤ12の途中までを覆う構造であってもよい。金属ワイヤ12の途中までを覆う構造とする場合には、金属ワイヤ12と、配線基板11および半導体素子13との接続部は、第1の封止樹脂14で覆われるようにする。金属ワイヤ12と、配線基板11および半導体素子13との接続部を、低粘度の第1の封止樹脂14で覆うことで、樹脂の塗布時における接続部へのダメージを抑制することができる。
1 配線基板
2 半導体素子
3 第1の封止層
4 第2の封止層
11 配線基板
12 金属ワイヤ
13 半導体素子
14 第1の封止樹脂
15 第2の封止樹脂
16 信号配線
17 固着層
18 第3の封止樹脂
20 塗布可能領域

Claims (8)

  1. 信号配線を有する配線基板と、
    前記配線基板上に固定され、所定の回路パターンを有する半導体素子と、
    前記半導体素子が固定されている領域を含む第1の領域を全て覆うように第1の樹脂によって前記配線基板上に形成された第1の封止層と、
    前記第1の封止層上の前記第1の領域より狭い第2の領域に、前記第1の樹脂よりも粘度が高い第2の樹脂によって形成された第2の封止層と、
    前記第2の封止層上に、前記第1の領域より狭い第3の領域に形成された第3の封止層と
    を備えることを特徴とする半導体装置。
  2. 前記信号配線と前記所定の回路パターンを電気的に接続するワイヤをさらに備え、
    前記第1の領域は、前記ワイヤが前記配線基板と接続されている領域をさらに含み、
    前記第1の封止層は、前記半導体素子および前記ワイヤを全て覆う高さまで形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記第2の樹脂は、前記第1の樹脂よりも所定の充填物の含有量が多いことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記第2の封止層は、前記半導体素子の面積よりも大きい前記第2の領域に、前記半導体素子の上方を覆うように形成されていることを特徴とする請求項1から3いずれかに記載の半導体装置。
  5. 前記第1の封止層と前記第2の封止層の間に、前記第1の樹脂の層と前記第2の樹脂の層の界面が形成されていることを特徴とする請求項1から4いずれかに記載の半導体装置。
  6. 信号配線を有し、所定の回路パターンを有する半導体素子が上面に固定された配線基板の前記上面に、
    前記半導体素子が固定されている領域を含む第1の領域を全て覆うように、流動性を有する第1の樹脂を供給し、
    前記第1の樹脂を硬化させて第1の封止層を形成し、
    前記第1の封止層上の前記第1の領域より狭い第2の領域に、前記第1の樹脂よりも粘度が高い第2の樹脂によって第2の封止層を形成し、
    前記第2の封止層上において、前記第1の領域より狭い第3の領域に第3の封止層を形成することを特徴とする半導体装置の製造方法。
  7. 前記第1の領域は、前記信号配線と前記所定の回路パターンを電気的に接続するワイヤが前記配線基板と接続されている領域をさらに含み、
    前記第1の封止層を、前記半導体素子と前記ワイヤを全て覆う高さまで形成することを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記第1の樹脂が完全に硬化していない状態で、前記第1の封止層の上に前記第2の樹脂を塗布して、前記第1の樹脂と前記第2の樹脂を同時に硬化させることを特徴とする請求項6または7に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2000100997A (ja) * 1998-09-17 2000-04-07 Mitsubishi Electric Corp 樹脂封止型半導体装置およびその樹脂封止方法
JP2001077133A (ja) * 1999-09-06 2001-03-23 Hitachi Ltd 半導体装置およびその製造方法
US7723162B2 (en) * 2002-03-22 2010-05-25 White Electronic Designs Corporation Method for producing shock and tamper resistant microelectronic devices
JP2005235944A (ja) * 2004-02-18 2005-09-02 Tdk Corp 電子デバイスおよびその製造方法
JP2008235669A (ja) * 2007-03-22 2008-10-02 Shin Etsu Chem Co Ltd 半導体装置及びその製造方法
JP5877291B2 (ja) * 2010-05-14 2016-03-08 パナソニックIpマネジメント株式会社 半導体装置およびその製造方法
KR101711479B1 (ko) * 2010-10-06 2017-03-03 삼성전자 주식회사 반도체 패키지 장치 및 그의 검사 시스템
JP5570476B2 (ja) * 2011-07-05 2014-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5998033B2 (ja) * 2012-12-07 2016-09-28 株式会社ジェイデバイス 半導体装置及びその製造方法

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