JP6729727B2 - 半導体装置および製造方法 - Google Patents

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Description

本発明は、半導体装置および製造方法に関する。
従来、電力用半導体素子等の半導体装置において、半導体基板の上面に所定の形状の電極が形成されている（例えば特許文献１参照）。当該電極は、シート抵抗低減等の目的で比較的に厚い金属が用いられる。
特許文献１ 特開２０１０−２５１４０４号公報
解決しようとする課題
電極をウェットエッチングで加工すると、厚い金属を高いエッチングレートで加工できる。しかし、電極が等方的にエッチングされるので、微細な加工が困難である。一方で、ドライエッチング等で電極を垂直方向に加工すれば、微細な加工が容易である。しかし、電極の側壁を垂直に形成すると、電極の上方に形成する保護膜等のカバレッジが劣化してしまう。
一般的開示
本発明の第１の態様においては、半導体基板と、半導体基板の上面の上方に形成された金属電極とを備える半導体装置を提供する。金属電極の側壁は、半導体基板と接触する下側部分と、下側部分よりも上方に形成され、半導体基板の上面に対する傾きが下側部分より小さい上側部分とを有してよい。
半導体装置は、半導体基板に形成された活性領域を更に備えてよい。金属電極は、半導体基板の上面において活性領域よりも外側に形成されたフィールドプレートであってよい。
フィールドプレートの側壁の上側部分は上側に凸の形状であってよい。フィールドプレートの側壁の下側部分の、半導体基板の上面に対する傾きが９０度以下、６０度以上であってよい。
フィールドプレートの側壁は、下側部分と上側部分との間に配置された、半導体基板の上面に対する傾きが不連続に変化する特異点を有してよい。特異点は、フィールドプレートの下面からの高さが、フィールドプレートの厚みの２割以上、８割以下の範囲であってよい。
半導体基板の上面の上方には、同一の厚みの第１のフィールドプレートおよび第２のフィールドプレートが形成されてよい。第１のフィールドプレートの下端および第２のフィールドプレートの下端の距離は、フィールドプレートの厚みより小さくてよい。
半導体装置は、半導体基板の上面の上方に形成され、一部の領域の上方にフィールドプレートが形成された絶縁膜を更に備えてよい。フィールドプレートで覆われていない絶縁膜には窪みが形成されていてよい。
絶縁膜の窪みの側壁の半導体基板の上面に対する傾きは、フィールドプレートの下側部分の半導体基板の上面に対する傾きよりも小さくてよい。半導体基板の上面には、第１のフィールドプレートおよび第２のフィールドプレートが形成されてよい。それぞれのフィールドプレートの下方には第１導電型のガードリングが形成されてよい。それぞれのガードリングの間には第２導電型の領域が形成されてよい。第１のフィールドプレートおよび第２のフィールドプレートにおいて対向する側壁のうち、第２導電型の領域の中央により近い側壁の上側部分は、他方の側壁の上側部分よりも、半導体基板の上面に対する傾きが大きくてよい。
第１のフィールドプレートおよび第２のフィールドプレートにおいて対向する側壁のうち、第２導電型の領域の中央により近い側壁の特異点は、他方の側壁の特異点よりも上方に配置されてよい。
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の上面の上方に金属電極を形成する電極形成段階を備えてよい。電極形成段階において、金属電極の側壁に、半導体基板と接触する下側部分と、下側部分よりも上側に配置され、半導体基板の上面に対する傾きが下側部分よりも小さい上側部分とを形成してよい。
金属電極形成段階は、金属電極を形成すべき領域に金属膜を形成する金属膜形成段階を有してよい。金属電極形成段階は、金属膜の上方に、パターニングされたレジスト膜を形成するレジスト膜形成段階を有してよい。金属電極形成段階は、形成すべき金属電極の側壁の形状に応じて、レジスト膜の側壁の形状を整形する整形段階を有してよい。金属電極形成段階は、側壁形状を整形したレジスト膜を用いて金属膜をドライエッチングするエッチング段階を有してよい。
整形段階では、形成すべき金属電極の側壁の形状に応じた条件で、レジスト膜を加熱してよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の概要を示す上面図である。 エッジ終端部１２０の断面の一例を示す図である。 フィールドプレート４０および層間絶縁膜２８の断面の部分拡大図である。 フィールドプレート４０を形成する電極形成工程の一例を示す図である。 フィールドプレート４０を形成する電極形成工程の一例を示す図である。 フィールドプレート４０の側壁形状の他の例を示す断面図である。 フィールドプレート４０の側壁形状の他の例を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の概要を示す上面図である。半導体装置１００はシリコンまたは化合物半導体等の半導体基板１０を備える。半導体基板１０には、活性領域１１０およびエッジ終端部１２０が形成される。活性領域１１０は、トランジスタおよびダイオード等の半導体素子が形成される。活性領域１１０には、ＩＧＢＴ等の電力用の半導体素子が形成されてよい。
エッジ終端部１２０は、半導体基板１０の上面において、活性領域１１０を囲むように形成される。エッジ終端部１２０は、半導体基板１０の縁に沿って形成されてよい。エッジ終端部１２０は、活性領域１１０の端部近傍に電界が集中することを抑制して、半導体装置１００の耐圧を向上させる。エッジ終端部１２０は、ガードリングおよびフィールドプレート等を有してよい。
図２は、エッジ終端部１２０の断面の一例を示す図である。図２においては、活性領域１１０に形成される制御電極２２、制御配線２１、上面電極１８およびウェル領域１４を合わせて示している。制御電極２２および上面電極１８は、金属電極の一例である。また、制御配線２１は、ポリシリコン等の導電性の半導体で形成される。制御配線２１は、活性領域１１０の内側に形成された電極と、制御電極２２とを電気的に接続する。制御電極２２は、制御配線２１は、例えばＩＧＢＴ等のゲート電極と制御電極２２とを接続する。上面電極１８は、例えばＩＧＢＴ等のエミッタ電極として機能する。
半導体基板１０は、第２導電型のドリフト領域１２、および、下面側領域１６を有する。本例においてドリフト領域１２はＮ−型である。また、下面側領域１６は、ドリフト領域１２の下面側に形成される。下面側領域１６は、活性領域１１０に形成される半導体素子に応じた導電型を有する。活性領域１１０にＩＧＢＴが形成される場合、下面側領域１６はＰ＋であってよい。
下面側領域１６の下面側には、アルミニウム等の金属の下面電極２０が形成される。下面電極２０は、例えばＩＧＢＴ等のコレクタ電極として機能する。また、活性領域１１０における半導体基板１０の上面側には、半導体素子に応じた不純物領域、ゲート構造等が形成されるが、図２においては省略している。
本例のエッジ終端部１２０は、ガードリング２４およびフィールドプレート４０を有する。ガードリング２４は、半導体基板１０の内部において、半導体基板１０の上面に隣接して形成された第１導電型の領域である。本例においてガードリング２４は、Ｐ＋型である。ガードリング２４は、半導体基板１０の上面において活性領域１１０を囲むように環状に形成される。また、ガードリング２４は、同心状に複数形成されてよい。
半導体基板１０の上面には、熱酸化膜２６および層間絶縁膜２８が形成される。層間絶縁膜２８は、ＢＰＳＧ等の材料で形成される。フィールドプレート４０は、半導体基板１０の上面の上方において、ガードリング２４と対向して設けられる。本例のフィールドプレート４０は、層間絶縁膜２８上に形成される。フィールドプレート４０は、金属電極の一例である。フィールドプレート４０は、アルミニウムで形成されてよく、アルミニウムとシリコンの合金で形成されてよく、アルミニウムとシリコンと銅の合金で形成されてよく、その他の金属で形成されてもよい。フィールドプレート４０は、ガードリング２４毎に形成される。
ガードリング２４およびフィールドプレート４０の間の層間絶縁膜２８等には、接続部２７が形成される。接続部２７は、層間絶縁膜２８等の絶縁膜を貫通して、ガードリング２４およびフィールドプレート４０を電気的に接続する。接続部２７は金属で形成されてよい。また、半導体基板１０の上面の上方には、各電極および絶縁膜等を覆う保護膜３０が形成される。保護膜３０は、ポリイミド等の樹脂であってよい。
図３は、フィールドプレート４０および層間絶縁膜２８の断面の部分拡大図である。図３においては、隣り合う２つのフィールドプレート４０の対向する２つの側壁４３近傍を示している。図３では、２つのフィールドプレート４０の対向する２つの側壁４３は対称な断面形状を有しているが、２つの側壁４３は非対称な断面形状を有していてもよい。
フィールドプレート４０の側壁４３は、下側部分４２および上側部分４４を有する。下側部分４２は、半導体基板１０と接触する領域である。上側部分４４は、下側部分４２よりも上方に形成される。本例の上側部分４４は、フィールドプレート４０の上面と接触する領域である。
上側部分４４は、半導体基板１０の上面に対する傾きθ２が、下側部分４２の傾きθ１よりも小さい。つまり、フィールドプレート４０の側壁４３は、上方に凸の形状を有する。
下側部分４２は、半導体基板１０の上面に対する傾きθ１が大きいので、フィールドプレート４０の側壁４３下端の位置を、精度よく制御できる。このため、微細な間隔で厚いフィールドプレート４０を形成することができ、半導体装置１００を微細化することができる。下側部分４２の傾きθ１は、９０度以下、６０度以上であってよい。より好ましくは、下側部分４２の傾きθ１は、７５度以上である。
また、上側部分４４は、半導体基板１０の上面に対する傾きθ２が小さいので、フィールドプレート４０の側壁４３の上方に形成する保護膜３０のカバレッジを向上させることができる。上側部分４４の傾きθ２は、傾きθ１よりも１０度以上小さくてよい。より好ましくは、上側部分４４の傾きθ２は、傾きθ１よりも２０度以上小さい。
下側部分４２の傾きθ１は、フィールドプレート４０の側壁４３の最下端における傾きを指してよい。上側部分４４の傾きθ２は、下側部分４２より上方の領域における、フィールドプレート４０の側壁４３の傾きの最小値を指してよい。また、上側部分４４の傾きθ２は、上側部分４４の高さ方向における中点位置における傾きを指してもよい。
上側部分４４は、下側部分４２よりも上方の領域において、下側部分４２よりも傾きの小さい領域全体を指す。また、フィールドプレート４０の側壁４３は、下側部分４２と上側部分４４との間（または境界）に配置され、半導体基板１０の上面に対する傾きが不連続に変化する特異点４６を有してよい。フィールドプレート４０の側壁４３は、特異点４６を境界として、側壁４３の傾きが５度以上不連続に変化してもよい。または、特異点４６より下側の側壁４３断面が直線であり、特異点４６より上側の側壁４３断面が曲線であってもよい。
また、２つのフィールドプレート４０の側壁の下端の距離Ｗ１は、フィールドプレート４０の厚みｈ１よりも小さくてよい。本例の２つのフィールドプレート４０の厚みは同一である。半導体装置１００は、このような微細な間隔のフィールドプレート４０であっても、精度よく形成することができ、且つ、保護膜３０等のカバレッジを維持することができる。
また、２つのフィールドプレート４０の側壁４３の上端の距離Ｗ２は、距離Ｗ１より大きい。また、距離Ｗ２は、フィールドプレート４０の厚みｈ１より大きくてもよい。これにより保護膜３０等のカバレッジをより向上させることができる。
一例として、フィールドプレート４０の厚みｈ１は、２μｍ以上、７μｍ以下である。より好ましくは、フィールドプレート４０の厚みｈ１は、４μｍ以上、６μｍ以下である。距離Ｗ１は、厚みｈ１の０．９倍程度である。また、距離Ｗ２は、厚みｈ１の２倍程度である。
特異点４６は、フィールドプレート４０の下面からの高さｈ２が、フィールドプレート４０の厚みｈ１の２割以上、８割以下の範囲となるように配置される。高さｈ２が大きすぎると、フィールドプレート４０の側壁４３上方に形成される保護膜３０等のカバレッジを向上させることが困難となる。高さｈ２が小さすぎると、フィールドプレート４０の側壁４３の下端の位置を精度よく制御することが困難となる。特異点４６の高さｈ２は、フィールドプレート４０の厚みｈ１の３割以上、７割以下であってもよい。
上側部分４４の断面の外形は、上側に凸の曲線形状を有してよい。下側部分４２の断面の外形は、上側部分４４よりも曲率が小さい曲線形状を有してよく、直線形状を有してもよい。このような形状により、保護膜３０のカバレッジを更に向上させることができる。
層間絶縁膜２８の上面のフィールドプレート４０に覆われていない領域には、窪み２９が設けられてよい。窪み２９の側壁の半導体基板１０の上面に対する傾きは、フィールドプレート４０の側壁４３の下側部分４２の傾きθ１より小さくてよい。これにより、２つのフィールドプレート４０の間の保護膜３０を、容易に隙間なく形成できる。このため、保護膜３０の密着信頼性等を向上させることができる。一例として窪み２９の深さｄ１は、フィールドプレート４０の厚みの１／１０程度である。
本例ではフィールドプレート４０の側壁４３の形状を説明したが、フィールドプレート４０以外の金属電極も同様の形状を有してよい。ただし上述した側壁４３の形状は、フィールドプレート４０のように比較的に微細な間隔で配置される金属電極において、より大きな効果を奏する。
図４Ａおよび図４Ｂは、フィールドプレート４０を形成する電極形成工程の一例を示す図である。電極形成工程では、フィールドプレート４０の側壁４３に、半導体基板１０と接触する下側部分４２と、下側部分４２よりも上側に配置され、半導体基板１０の上面に対する傾きが下側部分４２よりも小さい上側部分４４とを形成する。
図４Ａに示す金属膜およびレジスト膜形成段階Ｓ４００において、金属膜４１およびレジスト膜５０を形成する。本例の金属膜４１は、層間絶縁膜２８上の、フィールドプレート４０を形成すべき領域に形成される。また、レジスト膜５０は、金属膜４１の上方に形成され、所定の形状にパターニングされる。本例のレジスト膜５０は、フィールドプレート４０を形成しない領域に対応して、溝５２が形成されている。溝５２の幅をＷ４とする。
次に、整形段階Ｓ４０２において、形成すべきフィールドプレート４０の側壁４３の形状に応じて、レジスト膜５０の側壁５４の形状を整形する。本例の整形段階Ｓ４０２では、レジスト膜５０の側壁５４の上側部分の傾きが、側壁５４の下側部分の傾きよりも小さくなるように、側壁５４を整形する。より具体的には、側壁５４の上側部分を、上に凸な曲面となるように整形する。
本例のレジスト膜５０は、感光性の高分子材料で形成され、加熱することで熱収縮する。整形段階Ｓ４０２では、レジスト膜５０を加熱して全体を収縮させることで、側壁５４の上側部分を内側に縮ませる。
レジスト膜５０の側壁５４の形状は、レジスト密度、パターン体積等のレジスト膜５０の成膜条件、または、加熱温度および加熱時間等の加熱条件を調整することで制御できる。整形段階Ｓ４０２では、形成すべきフィールドプレート４０の側壁４３の形状に応じた条件でレジスト膜５０を加熱する。例えば加熱温度または加熱時間を大きくすることで、レジスト膜５０の側壁５４の上側部分の収縮量をより大きくすることができる。なお、レジスト膜５０は、紫外線等を用いて硬化させていない状態で加熱処理する。
次に、エッチング段階Ｓ４０４〜Ｓ４１０において、側壁５４の形状を整形したレジスト膜５０を用いて、金属膜４１をドライエッチングする。エッチング段階では、例えばＢＣｌ３とＣｌ２とを混合したエッチングガスを用いてよい。一例としてエッチング条件は、プラズマ装置におけるエッチングパワーが１２００Ｗ、ＢＣｌ３ガスの流量が４０ｓｃｃｍ、Ｃｌ２ガスの流量が１００ｓｃｃｍ、エッチングチャンバー内の圧力が８ｍＴｏｒｒである。
Ｓ４０４において、レジスト膜５０で覆われていない金属膜４１の領域に溝５６が形成され始める。当該溝５６の側壁の、半導体基板１０の上面に対する傾きは、図３に示したフィールドプレート４０の側壁４３の下側部分４２の傾きと同等である。
溝５６の側壁の傾きは、ドライエッチングにより生じるポリマーが溝５６の側壁に付着する量を調整することで制御できる。側壁にポリマーが多く付着して側壁が保護されるほどエッチングの異方性が高まる。この結果、溝５６の側壁の角度は９０度に近くなる。ポリマーの付着量は、上述したエッチング条件を変更することで調整できる。
なお、金属膜４１とともに、レジスト膜５０もエッチングされる。更にエッチングが進むと、レジスト膜５０に形成されていた溝５２が消失する（Ｓ４０６）。つまり、溝５６の縁上のレジスト膜５０の厚みがゼロになる。
更にエッチングを進めると、レジスト膜５０の開口幅が、初期の溝５２の開口幅Ｗ４よりも広がっていき、金属膜４１がエッチングされる領域が、金属膜４１の上面に沿って徐々に広がっていく。このため、金属膜４１に形成される溝５６の上側側壁５８の傾きは、下側側壁５９よりも緩やかになる（Ｓ４０８）。更にエッチングを進め、金属膜４１を分離してフィールドプレート４０を形成する（Ｓ４１０）。これにより、図３に示した側壁形状を有するフィールドプレート４０が形成される。Ｓ４１０においては、層間絶縁膜２８の上面をわずかにエッチングしてよい。
なお、フィールドプレート４０の側壁形状の制御方法は、上述したレジスト膜５０の側壁形状を調整する方法に限られない。例えば、ドライエッチングでは、金属膜４１の溝５６に付着するポリマー量を調整することで、溝５６の側壁の傾きを調整することができる。このため、付着するポリマー量を変更して２段階のドライエッチングを行うことでも、図３に示したようなフィールドプレート４０の側壁形状を形成できる。例えば、比較的に側壁４３の傾きが緩やかになるドライエッチング条件でフィールドプレート４０の側壁４３の上側部分４４を形成した後に、比較的に側壁４３の傾きが急峻になるドライエッチング条件でフィールドプレート４０の側壁４３の下側部分４２を形成してよい。
図５は、フィールドプレート４０の側壁形状の他の例を示す断面図である。図５に示す第１のフィールドプレート４０−１および第２のフィールドプレート４０−２の対向する側壁４３は、非対称な形状を有する。本例では、第１のフィールドプレート４０−１は、半導体基板１０において、第２のフィールドプレート４０−２よりも外側に形成されている。
それぞれのフィールドプレート４０の下方には、Ｐ＋型のガードリング２４が形成されている。それぞれのガードリング２４の間には、ドリフト領域１２と同一の導電型のＮ−の領域が形成されている。本明細書では、当該領域もドリフト領域１２と称する。２つのフィールドプレート４０の向かい合う２つの側壁４３のうち、一方の側壁４３の下端がガードリング２４の端部からドリフト領域１２側に突出する長さは、他方の側壁４３の下端がガードリング２４の端部からドリフト領域１２側に突出する長さよりも大きい。
本例では、第１のフィールドプレート４０−１の側壁４３−１の下端は、ドリフト領域１２の中央と対向する位置に設けられる。つまり、第１のフィールドプレート４０−１の側壁４３−１の下端と第１のガードリング２４−１の端部との距離Ｄ１と、第１のフィールドプレート４０−１の側壁４３−１の下端と第２のガードリング２４−２の端部との距離Ｄ２とはほぼ等しい。また、第２のフィールドプレート４０−２の側壁４３−２の下端は、第２のガードリング２４−２の端部と対向する位置に設けられる。
本例では、２つのフィールドプレート４０の間で対向する側壁４３のうち、ドリフト領域１２の中央により近い側壁４３−１の上側部分４４−１は、他方の側壁４３−２の上側部分４４−２よりも、半導体基板１０の上面に対する傾きが大きい（θ２１＞θ２２）。同様に、第１のフィールドプレート４０−１の側壁４３−１の下側部分４２−１の傾きθ１１は、第２のフィールドプレート４０−２の側壁４３−２の下側部分４２−１の傾きθ１２よりも大きい。
また、第１のフィールドプレート４０−１の側壁４３−１の特異点４６−１は、第２のフィールドプレート４０−２の側壁４３−２の特異点４６−２よりも上方に配置される。第１のフィールドプレート４０−１における下側領域４２−１は、第２のフィールドプレート４０−２における下側領域４２−２よりも広い範囲で形成されてよい。第１のフィールドプレート４０−１における上側領域４４−１は、第２のフィールドプレート４０−２における上側領域４４−２よりも狭い範囲で形成されてよい。
このような構造により、第１のフィールドプレート４０−１の側壁４３−１の位置を精度よく制御できる。ドリフト領域１２に突出している側のフィールドプレート４０の側壁位置を精度よく制御できるので、ドリフト領域１２に空乏層を精度よく形成できる。また、第２のフィールドプレート４０−２の側壁４３−２の上方の保護膜３０等のカバレッジを向上させることができる。
なお、フィールドプレート４０の下地における段差形状を異ならせることで、図５に示す非対称な側壁形状を有する２つのフィールドプレート４０を形成できる。例えば、第２のフィールドプレート４０−２の側壁４３−２近傍において、内側が凹んだ窪みを下地に設ける。第２のフィールドプレート４０−２が当該窪みに落ち込むので、第２のフィールドプレート４０−２の側壁４３−２の傾きが小さくなる。
上述した段差は、熱酸化膜２６により形成してよい。図２および図５に示すように、本例の熱酸化膜２６は、２つのフィールドプレート４０にまたがって形成される。第１のフィールドプレート４０−１側の熱酸化膜２６の端部２５−１と、第１のフィールドプレート４０−１の側壁４３−１の下端との距離は、第２のフィールドプレート４０−２側の熱酸化膜２６の端部２５−２と、第２のフィールドプレート４０−２の側壁４３−２の下端との距離より大きい。
第２のフィールドプレート４０−２側の熱酸化膜２６の端部２５−２は、第２のフィールドプレート４０−２の側壁４３−２と対向する位置に設けられてよい。第１のフィールドプレート４０−１側の熱酸化膜２６の端部２５−１は、第１のフィールドプレート４０−１の側壁４３−１と対向する範囲には設けられなくてよい。
図６は、フィールドプレート４０の側壁形状の他の例を示す断面図である。本例のフィールドプレート４０における上側部分４４の断面形状は直線である。なお、上側部分４４の断面形状の全体が直線であってよく、一部が直線であってもよい。上側部分４４の直線部分の傾きは、下側部分４２の傾きより小さい。このような構造によっても、フィールドプレート４０の側壁位置を精度よく制御し、且つ、保護膜３０等のカバレッジを向上させることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
本明細書における「上」、「下」、「上方」、「下方」、「上面」、「下面」の文言は、重力方向における上下を意味しない。本明細書における「上」、「下」の方向は、半導体基板の主面と垂直な方向における相対的な位置関係を示している。
１０・・・半導体基板、１２・・・ドリフト領域、１４・・・ウェル領域、１６・・・下面側領域、１８・・・上面電極、２０・・・下面電極、２１・・・制御配線、２２・・・制御電極、２４・・・ガードリング、２５・・・端部、２６・・・熱酸化膜、２７・・・接続部、２８・・・層間絶縁膜、２９・・・窪み、３０・・・保護膜、４０・・・フィールドプレート、４１・・・金属膜、４２・・・下側部分、４３・・・側壁、４４・・・上側部分、４６・・・特異点、５０・・・レジスト膜、５２・・・溝、５４・・・側壁、５６・・・溝、５８・・・上側側壁、５９・・・下側側壁、１００・・・半導体装置、１１０・・・活性領域、１２０・・・エッジ終端部

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上面の上方に形成された金属電極と
    を備え、
    前記金属電極の側壁は、
    前記半導体基板と接触する下側部分と、
    前記下側部分よりも上方に形成され、前記半導体基板の上面に対する傾きが前記下側部分よりも小さい上側部分と
    を有し、
    前記半導体基板に形成された活性領域を更に備え、
    前記金属電極は、前記半導体基板の上面において前記活性領域よりも外側に形成されたフィールドプレートであり、
    前記半導体基板の上面の上方に形成され、一部の領域の上方に前記フィールドプレートが形成された絶縁膜を更に備え、
    前記フィールドプレートで覆われていない前記絶縁膜の領域に窪みが形成され、前記窪みの側壁の前記半導体基板の上面に対する傾きは、前記フィールドプレートの側壁の前記下側部分の傾きより小さく、
    前記フィールドプレートの側壁の前記上側部分は上側に凸の形状である
    半導体装置。
  2. 前記フィールドプレートの側壁の前記下側部分の、前記半導体基板の上面に対する傾きが９０度以下、６０度以上である
    請求項１に記載の半導体装置。
  3. 前記フィールドプレートの側壁は、前記下側部分と前記上側部分との間に配置された、前記半導体基板の上面に対する傾きが不連続に変化する特異点を有する
    請求項１または２に記載の半導体装置。
  4. 前記特異点は、前記フィールドプレートの下面からの高さが、前記フィールドプレートの厚みの２割以上、８割以下の範囲となるように配置される
    請求項３に記載の半導体装置。
  5. 前記半導体基板の上面の上方には、同一の厚みの第１のフィールドプレートおよび第２のフィールドプレートが形成され、
    前記第１のフィールドプレートの下端および前記第２のフィールドプレートの下端の距離は、前記フィールドプレートの厚みより小さい
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記金属電極は、前記半導体基板の上面の上方に形成された第１のフィールドプレートおよび第２のフィールドプレートを含み、
    前記第１のフィールドプレートおよび前記第２のフィールドプレートの対向する２つの側壁は非対称な断面形状を有する
    請求項１から４のいずれか一項に記載の半導体装置。
  7. 前記半導体基板の上面には、第１のフィールドプレートおよび第２のフィールドプレートが形成され、
    それぞれの前記フィールドプレートの下方には第１導電型のガードリングが形成され、
    ２つのフィールドプレートの向かい合う２つの側壁のうち、一方の側壁の下端が前記ガードリングの端部から突出する長さは、他方の側壁の下端が前記ガードリングの端部から突出する長さよりも大きい
    請求項１から４のいずれか一項に記載の半導体装置。
  8. 半導体装置の製造方法であって、
    半導体基板に活性領域を形成する段階と、
    前記半導体基板の上面の上方に絶縁膜を形成する絶縁膜形成段階と、
    前記半導体基板の上面の上方に金属電極を形成する電極形成段階であって、前記金属電極は、前記半導体基板の上面において前記活性領域よりも外側に形成されたフィールドプレートである電極形成段階と、
    を備え、
    前記電極形成段階において、前記金属電極の側壁に、前記半導体基板と接触する下側部分と、前記下側部分よりも上側に配置され、前記半導体基板の上面に対する傾きが前記下側部分よりも小さい上側部分とを形成し、
    前記フィールドプレートで覆われていない前記絶縁膜の領域に窪みが形成され、前記窪みの側壁の前記半導体基板の上面に対する傾きは、前記フィールドプレートの側壁の前記下側部分の傾きより小さい製造方法。
  9. 前記電極形成段階は、
    前記金属電極を形成すべき領域に金属膜を形成する金属膜形成段階と、
    前記金属膜の上方に、パターニングされたレジスト膜を形成するレジスト膜形成段階と、
    形成すべき前記金属電極の側壁の形状に応じて、前記レジスト膜の側壁の形状を整形する整形段階と、
    側壁形状を整形した前記レジスト膜を用いて前記金属膜をドライエッチングするエッチング段階と
    を有する請求項８に記載の製造方法。
  10. 前記整形段階では、形成すべき前記金属電極の側壁の形状に応じた条件で、前記レジスト膜を加熱する
    請求項９に記載の製造方法。
  11. 前記金属電極は、前記半導体基板の上面の上方に形成された第１のフィールドプレートおよび第２のフィールドプレートを含み、
    前記第１のフィールドプレートおよび前記第２のフィールドプレートの対向する２つの側壁は非対称な断面形状を有する
    請求項８から１０のいずれか一項に記載の製造方法。
  12. 前記半導体基板の上面には、第１のフィールドプレートおよび第２のフィールドプレートが形成され、
    それぞれの前記フィールドプレートの下方には第１導電型のガードリングが形成され、
    ２つのフィールドプレートの向かい合う２つの側壁のうち、一方の側壁の下端が前記ガードリングの端部から突出する長さは、他方の側壁の下端が前記ガードリングの端部から突出する長さよりも大きい
    請求項８から１０のいずれか一項に記載の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017159640A1 (ja) * 2016-03-14 2017-09-21 富士電機株式会社 半導体装置および製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136066A (ja) 1985-12-09 1987-06-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0242727A (ja) * 1988-08-03 1990-02-13 Matsushita Electric Ind Co Ltd 電極配線形成方法
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
TW336351B (en) * 1997-10-08 1998-07-11 Winbond Electronics Corp Metal wire structure and process for producing the same
US6573550B2 (en) * 2000-01-28 2003-06-03 General Electronics Applications, Inc. Semiconductor with high-voltage components and low-voltage components on a shared die
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5378045B2 (ja) 2009-04-13 2013-12-25 株式会社日立製作所 半導体装置
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8476691B1 (en) * 2010-02-18 2013-07-02 Microsemi Corporation High reliability-high voltage junction termination with charge dissipation layer
JP2012004466A (ja) * 2010-06-21 2012-01-05 Hitachi Ltd 半導体装置
CN103534809B (zh) * 2011-08-05 2016-08-17 富士电机株式会社 半导体器件及半导体器件的制造方法
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP5745974B2 (ja) * 2011-09-05 2015-07-08 三菱電機株式会社 半導体装置およびその製造方法
US8530978B1 (en) * 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
JP2013131569A (ja) 2011-12-20 2013-07-04 Toyota Motor Corp 半導体装置
WO2013172394A1 (ja) * 2012-05-15 2013-11-21 富士電機株式会社 半導体装置
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
JP6085442B2 (ja) 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
JP6559931B2 (ja) * 2014-05-01 2019-08-14 三菱電機株式会社 半導体装置およびその製造方法
WO2017159640A1 (ja) * 2016-03-14 2017-09-21 富士電機株式会社 半導体装置および製造方法

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