TW202339267A - 溝槽式功率半導體裝置及其製造方法 - Google Patents

溝槽式功率半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202339267A
TW202339267A TW111111353A TW111111353A TW202339267A TW 202339267 A TW202339267 A TW 202339267A TW 111111353 A TW111111353 A TW 111111353A TW 111111353 A TW111111353 A TW 111111353A TW 202339267 A TW202339267 A TW 202339267A
Authority
TW
Taiwan
Prior art keywords
trench
gate
shielding
oxidized
layer
Prior art date
Application number
TW111111353A
Other languages
English (en)
Other versions
TWI838718B (zh
Inventor
許忠龍
陳曠舉
劉漢英
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW111111353A priority Critical patent/TWI838718B/zh
Priority claimed from TW111111353A external-priority patent/TWI838718B/zh
Priority to CN202210485429.9A priority patent/CN116845102A/zh
Publication of TW202339267A publication Critical patent/TW202339267A/zh
Application granted granted Critical
Publication of TWI838718B publication Critical patent/TWI838718B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

一種溝槽式功率半導體裝置及其製造方法。溝槽式功率半導體裝置包括半導體基底、遮蔽閘、氧化層、閘極層以及閘氧化層。遮蔽閘設置於半導體基底的第一溝槽中，其包括第一遮蔽部分及位於第一遮蔽部分上的第二遮蔽部分，第二遮蔽部分的寬度大於第一遮蔽部分的寬度。氧化層設置於遮蔽閘與半導體基底之間，其包括環繞第一遮蔽部分的第一氧化部分及環繞第二遮蔽部分的第二氧化部分，第一氧化部分的厚度大於第二氧化部分的厚度。閘極層設置於第一溝槽中並位於遮蔽閘上。閘氧化層包括設置於閘極層與第二遮蔽部分之間的第一閘氧化部分及設置於閘極層與半導體基底之間的第二閘氧化部分。第二閘氧化部分的厚度小於第二氧化部分的厚度。

Description

溝槽式功率半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種溝槽式功率半導體裝置及其製造方法。
溝槽式功率半導體裝置例如溝槽式分離閘極功率金氧半場效電晶體（split-gate MOSFET）具有高崩潰電壓及低導通電阻的特性，適合作為中、低壓高功率元件。
然而，現行的溝槽式分離閘極功率金氧場效電晶體的製程，由於溝槽深度深，所以在沉積遮蔽閘的過程中，容易於遮蔽閘內形成縫隙（seam），並使回蝕刻後的遮蔽閘表面產生尖銳的凹處，導致後續形成於遮蔽閘上的閘極也有相應的尖角，容易產生尖端放電的問題，進而影響溝槽式功率半導體裝置的性能。
本發明提供一種溝槽式功率半導體裝置，可改善閘極處的尖端放電的問題，提升溝槽式功率半導體裝置的可靠度。
本發明另提供一種溝槽式功率半導體裝置的製造方法，可防止遮蔽閘內形成縫隙或者避免縫隙接近遮蔽閘表面，以避免遮蔽閘的表面產生尖銳的凹處，進而改善尖端放電的問題，提升溝槽式功率半導體裝置的可靠度。
本發明的溝槽式功率半導體裝置包括半導體基底、遮蔽閘、氧化層、閘極層以及閘氧化層。半導體基底具有第一溝槽，遮蔽閘設置於第一溝槽中。遮蔽閘包括第一遮蔽部分及第二遮蔽部分，第二遮蔽部分位於第一遮蔽部分上，且第二遮蔽部分的寬度大於第一遮蔽部分的寬度。氧化層設置於遮蔽閘與半導體基底之間。氧化層包括第一氧化部分及第二氧化部分，第一氧化部分環繞第一遮蔽部分，第二氧化部分環繞第二遮蔽部分，且第一氧化部分的厚度大於第二氧化部分的厚度。閘極層設置於第一溝槽中，並位於遮蔽閘上。閘氧化層包括第一閘氧化部分及第二閘氧化部分。第一閘氧化部分設置於閘極層與遮蔽閘的第二遮蔽部分之間，第二閘氧化部分設置於閘極層與半導體基底之間。第二閘氧化部分的厚度小於第二氧化部分的厚度。
在本發明的一實施例中，上述的第一氧化部分的厚度與第二氧化部分的厚度之比在7/6以上。
在本發明的一實施例中，上述的第一閘氧化部分的厚度大於第二閘氧化部分的厚度。
在本發明的一實施例中，上述的第一氧化部分的高度為3±0.6 μm，第二氧化部分的高度為1.5±0.3 μm，第二閘氧化部分的高度為1.5±0.3 μm。
在本發明的一實施例中，上述的半導體基底包括單元區與終端區，第一溝槽設置在單元區，且半導體基底在終端區還包括第二溝槽。
在本發明的一實施例中，上述的溝槽式功率半導體裝置還包括至少一保護環及終端氧化層。至少一保護環設置於第二溝槽中。保護環可包括第一保護環部分及第二保護環部分，第二保護環部分位於第一保護環部分上，且第二保護環部分的寬度大於第一保護環部分的寬度。終端氧化層位於保護環與半導體基底之間，終端氧化層包括第一終端氧化部分及第二終端氧化部分，第一終端氧化部分環繞第一保護環部分，第二終端氧化部分環繞第二保護環部分，且第二終端氧化部分的厚度小於第一終端氧化部分的厚度。
本發明的溝槽式功率半導體裝置的製造方法包括以下步驟。提供半導體基底，於半導體基底中形成第一溝槽。然後，於第一溝槽的底部及部分側壁形成第一氧化部分，於第一溝槽未被第一氧化部分覆蓋的側壁上形成第二氧化部分，其中第一氧化部分的厚度大於第二氧化部分的厚度。之後，形成遮蔽閘於第一溝槽中，並暴露出部分第二氧化部分，然後移除露出的第二氧化部分，以暴露出第一溝槽的部分側壁。形成閘氧化層於遮蔽閘的表面及暴露出的第一溝槽的側壁上，其中閘氧化層的厚度小於第二氧化部分的厚度。之後，形成閘極層於第一溝槽內的閘氧化層上。
在本發明的另一實施例中，上述的半導體基底包括單元區及終端區，第一溝槽形成於單元區，且形成第一溝槽的步驟包括同時於半導體基底的終端區中形成第二溝槽。
在本發明的另一實施例中，上述形成第一氧化部分的步驟包括同時於第二溝槽的底部及部分側壁形成第一終端氧化部分。
在本發明的另一實施例中，上述形成第二氧化部分的步驟包括同時於第二溝槽未被第一終端氧化部分覆蓋的側壁上形成第二終端氧化部分。
在本發明的另一實施例中，上述形成遮蔽閘的步驟包括沉積多晶矽材料層於第一溝槽及第二溝槽中，其中第二溝槽內的多晶矽材料層作為保護環。然後，形成圖案化光阻層於第二溝槽上，以覆蓋第二溝槽內的保護環，並以圖案化光阻層為罩幕，蝕刻單元區的多晶矽材料層，以於單元區形成遮蔽閘。
在本發明的另一實施例中，上述於半導體基底中形成第一溝槽的步驟包括：於半導體基底的表面形成圖案化硬罩幕層，使用圖案化硬罩幕層作為罩幕，蝕刻露出的半導體基底，以形成淺溝槽。然後形成薄氧化層於淺溝槽的側壁及底面，於淺溝槽的側壁的薄氧化層上形成氮化矽間隙壁。使用氮化矽間隙壁作為罩幕，蝕刻去除淺溝槽的底面上的薄氧化層，然後使用圖案化硬罩幕層與氮化矽間隙壁作為罩幕，蝕刻淺溝槽的底面露出的半導體基底，以形成第一溝槽。
在本發明的另一實施例中，上述形成第一氧化部分的步驟包括進行第一氧化反應，以於氮化矽間隙壁以外的第一溝槽的側壁及底部形成第一氧化部分。
在本發明的另一實施例中，上述形成第二氧化部分的步驟包括移除薄氧化層、圖案化硬罩幕層與氮化矽間隙壁，以暴露出第一溝槽的部分側壁，再進行第二氧化反應，以形成第二氧化部分。
基於上述，本發明的溝槽式功率半導體裝置的溝槽側壁所形成的氧化層具有上厚下薄的特徵，所以形成於其中的遮蔽閘同樣具有上寬下窄的結構，因此能防止在沉積形成遮蔽閘時產生縫隙。即使在遮蔽閘內有縫隙形成，也會因為上述氧化層的結構特徵，而只會在遮蔽閘的下部有縫隙，並不會在遮蔽閘的表面產生尖銳的凹處，因此可改善閘極尖端放電的問題，提升溝槽式功率半導體裝置的崩潰電壓，並使可靠度提升。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。
此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。
應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」、或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。
圖1是本發明一實施例的一種溝槽式功率半導體裝置的剖面示意圖。
請參照圖1，溝槽式功率半導體裝置10包括半導體基底100、遮蔽閘110、氧化層120、閘極層130以及閘氧化層140。半導體基底100具有第一溝槽T1。遮蔽閘110設置於第一溝槽T1中，遮蔽閘110包括第一遮蔽部分112及第二遮蔽部分114。第二遮蔽部分114位於第一遮蔽部分112上，且第二遮蔽部分114的寬度w2大於第一遮蔽部分112的寬度w1。氧化層120設置於遮蔽閘110與半導體基底100之間，氧化層120包括第一氧化部分122及第二氧化部分124。第一氧化部分122環繞第一遮蔽部分112，第二氧化部分124環繞第二遮蔽部分114，且第一氧化部分122的厚度t1大於第二氧化部分124的厚度t2。在第一實施例中，遮蔽閘110的內部可能還有縫隙S，形成於第一遮蔽部分112中與第二遮蔽部分114的下部。然而，縫隙S的存在並不影響閘極130與遮蔽閘110之間的界面輪廓；也就是說，遮蔽閘110表面不會產生尖銳的凹處。在較佳的實施例中，遮蔽閘110的內部不會有縫隙S，或者縫隙S只形成在第一遮蔽部分112中。
在一實施例中，第一氧化部分122的厚度t1與第二氧化部分124的厚度t2之比可在7/6以上，例如7/6～4/3之間。若是第一氧化部分122的厚度t1與第二氧化部分124的厚度t2之比在7/6以上，可確保縫隙的上緣維持在第一氧化部分122與第二氧化部分124交界處附近；若是第一氧化部分122的厚度t1與第二氧化部分124的厚度t2之比在4/2以下，可避免第一氧化部分122的高度h1範圍內的第一溝槽T1寬度太寬，反而限制了第一溝槽T1間距的微縮範圍。
請繼續參照圖1，閘極層130設置於第一溝槽T1中，並位於遮蔽閘110上。閘氧化層140包括第一閘氧化部分142及第二閘氧化部分144。第一閘氧化部分142設置於閘極層130與遮蔽閘110的第二遮蔽部分114之間，第二閘氧化部分144設置於閘極層130與半導體基底100之間，其中第二閘氧化部分144可以自第一溝槽T1的側壁延伸至半導體基底100的表面100s，但本發明並不限於此；在另一實施例中，第二閘氧化部分144可只形成於第一溝槽T1的側壁。在第一實施例中，第二閘氧化部分144的厚度t4小於第二氧化部分124的厚度t2，以使遮蔽閘110與半導體基底100之間具有足夠低的汲極-源極間電容。第二氧化部分124的厚度t2與第二閘氧化部分144的厚度t4之比可依實際需求調整，本發明並不加以限制。閘氧化層140可利用爐管氧化法形成，且因為半導體基底100的材料通常是矽、遮蔽閘110的材料通常是多晶矽，所以由於兩者氧化速率不同，導致第一閘氧化部分142的厚度t3與第二閘氧化部分144的厚度t4不同，第一閘氧化部分142的厚度t3通常大於第二閘氧化部分144的厚度t4。然而，半導體基底100的材料以及遮蔽閘110的材料並不限於上述內容，也可改用半導體領域中已知的其它材料。
在一實施例中，第一閘氧化部分142的厚度t3與第二閘氧化部分144的厚度t4之比可在3/1～4/1之間。若是第一閘氧化部分142的厚度t3與第二閘氧化部分144的厚度t4之比在3/1以上，可確保遮蔽閘110與閘極層130之間有足夠的耐壓；若是第一閘氧化部分142的厚度t3與第二閘氧化部分144的厚度t4之比在4/1以下，可確保閘極層130有足夠的厚度承受後續的乾蝕刻製程。
在一實施例中，第一氧化部分122的高度h1可在2.4 μm以上、第二氧化部分124的高度h2可在1.2 μm以上、第二閘氧化部分144的高度h3可在1.2 μm以上。例如：第一氧化部分122的高度h1可為3±0.6 μm、第二氧化部分124的高度h2可為1.5±0.3 μm、第二閘氧化部分144的高度h3可以為1.5±0.3 μm。如此一來，可進一步避免縫隙S往第二遮蔽部分114的表面延伸，有利於第二遮蔽部分114的表面的平坦程度。在較佳的實施例中，第一氧化部分122的高度h1、第二氧化部分124的高度h2與第二閘氧化部分144的高度h3的比為2:1:1。
在圖1中，第一溝槽T1是設置於半導體基底100的單元區R1中，而半導體基底100還可包括終端區R2，且單元區R1及終端區R2之間可存在其它元件結構。終端區R2可以是環繞單元區R1的，本發明不限於圖1的佈局。半導體基底100在終端區R2還包括第二溝槽T2。
在第一實施例中，溝槽式功率半導體裝置10還包括至少一保護環110’及終端氧化層120’。保護環110’設置於第二溝槽T2中，其包括第一保護環部分112’及第二保護環部分114’。第二保護環部分114’位於第一保護環部分112’上，且第二保護環部分114’的寬度w2’大於第一保護環部分112’的寬度w1’。終端氧化層120’位於保護環110’與半導體基底100之間，其包括第一終端氧化部分122’及第二終端氧化部分124’。第一終端氧化部分122’環繞第一保護環部分112’，第二終端氧化部分124’環繞第二保護環部分114’，且第二終端氧化部分124’的厚度t2’小於第一終端氧化部分122’的厚度t1’。由於保護環110’設置於終端區R2中且環繞單元區R1，可提高溝槽式功率半導體裝置10的耐壓能力，避免單元區R1內的元件因高壓受損。需注意的是，圖1雖然僅顯示一個保護環110’，但是保護環110’的數目通常與溝槽式功率半導體裝置10的電壓範圍相關，所以保護環110’的數目一般是多個。
在一實施例中，第一終端氧化部分122’的高度h1’與第一氧化部分122的高度h1可以相同。第二終端氧化部分124’的高度基本上為第二氧化部分124的高度h2與第二閘氧化部分144的高度h3的總和。
在一實施例中，第二終端氧化部分124’可以自第二溝槽T2的側壁延伸至半導體基底100的表面100s，但本發明不以此為限。
在一實施例中，半導體基底100的材料例如包括矽。應理解，半導體基底100可依據本領域的現有技術摻雜摻質，以於其中形成具有不同導電特性的摻雜區（未繪示），作為溝槽式功率半導體裝置10的源極、體區等，但本發明不以此為限。
在一實施例中，遮蔽閘110、閘極層130與保護環110’的材料例如都是多晶矽，但本發明不以此為限。
在一實施例中，氧化層120與終端氧化層120’的材料例如為氧化矽，但本發明不以此為限。
在一實施例中，溝槽式功率半導體裝置10的崩潰電壓可大於或等於30V。
在本實施例中，由於溝槽式功率半導體裝置10的第一氧化部分122的厚度t1大於第二氧化部分124的厚度t2，所以使沉積於第一溝槽T1中的第二遮蔽部分114的寬度w2大於第一遮蔽部分112的寬度w1，因此避免遮蔽閘110頂部有縫隙S形成；也就是說，遮蔽閘110表面不會產生尖銳的凹處，因此可解決閘極尖端放電的問題，提升溝槽式功率半導體裝置10的崩潰電壓，並使可靠度提升。
圖2A至2H是依照本發明另一實施例的一種溝槽式功率半導體裝置的製造流程的剖面示意圖。
請參照圖2A，提供半導體基底200。半導體基底200的材料例如為矽。半導體基底200可以包括單元區R1及終端區R2，終端區R2可以環繞單元區R1，以提高溝槽式功率半導體裝置的耐壓能力，避免單元區R1內的元件因高壓受損。
請繼續參照圖2A，於半導體基底200的表面200s形成圖案化硬罩幕層210。圖案化硬罩幕層210的材料例如為氮化矽，但本發明不以此為限。如果圖案化硬罩幕層210的材料是氮化矽，其步驟可先在半導體基底200的表面200s形成一層氧化矽層（未繪示），再沉積形成一層氮化矽層，然後可在氮化矽層上利用微影製程形成圖案化光阻層，再以前述圖案化光阻層作為罩幕蝕刻氮化矽層，得到上述圖案化硬罩幕層210。然後，使用圖案化硬罩幕層210作為罩幕，蝕刻露出的半導體基底200，以於單元區R1形成淺溝槽T並可同時於終端區R2形成淺溝槽T’。如果表面200s有氧化矽層，同樣是使用圖案化硬罩幕層210作為罩幕，先蝕刻氧化層再蝕刻半導體基底200。
接著，請參照圖2B，形成薄氧化層220於淺溝槽T、T’的側壁及底面。形成薄氧化層220的方法例如是熱氧化法。然後，為了於淺溝槽T、T’的側壁的薄氧化層220上形成氮化矽間隙壁，可先共形地形成氮化矽材料層230於圖案化硬罩幕層210的表面及淺溝槽T、T’的側壁與底面上。
之後，請參照圖2C，回蝕刻圖2B的氮化矽材料層230，即可形成氮化矽間隙壁230a。接著，使用氮化矽間隙壁230a作為罩幕，蝕刻去除淺溝槽T、T’的底面上的薄氧化層220，將淺溝槽T、T’的底面暴露出來。然後，使用圖案化硬罩幕層210與氮化矽間隙壁230a作為罩幕，蝕刻淺溝槽T、T’的底面所露出的半導體基底200，以於單元區R1形成第一溝槽T1並於終端區R2形成第二溝槽T2。也就是說，第一溝槽T1與第二溝槽T2可以在相同的製程步驟下形成，無需增加額外的光罩製程。
隨後，請參照圖2D，於第一溝槽T1的底部及部分側壁形成第一氧化部分242。舉例來說，可進行第一氧化反應，如爐管氧化法，氧化第一溝槽T1露出的半導體基底200，以於氮化矽間隙壁230a以外的第一溝槽T1的側壁及底部形成第一氧化部分242。在本實施例中，在進行第一氧化反應的過程中，可同時氧化第二溝槽T2露出的半導體基底200，以於氮化矽間隙壁230a以外的第二溝槽T2的側壁及底部形成第一終端氧化部分244。
請參照圖2D至圖2E，為了在第一溝槽T1未被第一氧化部分242覆蓋的側壁上形成第二氧化部分，舉例來說，可利用溼式蝕刻先將薄氧化層220、圖案化硬罩幕層210與氮化矽間隙壁230a移除，以暴露出第一溝槽T1的部分側壁與第二溝槽T2的部分側壁。之後，進行第二氧化反應，如爐管氧化法，以於第一溝槽T1的側壁上形成第二氧化部分252，且半導體基底200的表面200s也會有第二氧化部分252形成。第一氧化部分242的厚度t5大於第二氧化部分252的厚度t6。由於第一氧化部分242與第二氧化部分252是透過二次氧化反應形成的，且第一氧化部分242的厚度t5大於第二氧化部分252的厚度t6，使得第一溝槽T1內具上寬下窄的空間。在本實施例中，在進行第二氧化反應的過程中，可同時氧化第二溝槽T2露出的半導體基底200，以於第二溝槽T2的側壁上形成第二終端氧化部分254，其中第一終端氧化部分244的厚度t3’也會大於第二終端氧化部分254的厚度t4’。
然後，請參照圖2F，為了形成遮蔽閘262於第一溝槽T1中，例如可透過化學氣相沉積法，沉積第一多晶矽材料層（未繪示）填滿第一溝槽T1及第二溝槽T2，再進行化學機械平坦化（CMP），移除第一溝槽T1及第二溝槽T2以外的第一多晶矽材料層，使第二溝槽T2內的第一多晶矽材料層作為保護環264。然後，形成圖案化光阻層PR於第二溝槽T2上，以覆蓋第二溝槽T2內的保護環264。之後，以圖案化光阻層PR為罩幕，蝕刻單元區R1的第一多晶矽材料層，以於單元區R1形成遮蔽閘262，並暴露出第一溝槽T1側壁的部分第二氧化部分252。
在圖2F中，在沉積第一多晶矽材料層於第一溝槽T1及第二溝槽T2中的過程中，可能形成縫隙S。由於第一溝槽T1內具上寬下窄的空間，使得縫隙S頂多出現在保護環264及遮蔽閘262的相對較窄處；也就是說，保護環264及遮蔽閘262的下部可能具有縫隙S，保護環264及遮蔽閘262的上部基本上沒有縫隙S。如此一來，可避免遮蔽閘262的表面具有尖銳凹處，進而改善尖端放電的問題，提升溝槽式功率半導體裝置的可靠度。
然後，請參照圖2G，移除露出的第二氧化部分252，以暴露出第一溝槽T1的部分側壁。舉例來說，可以用圖案化光阻層PR為罩幕，蝕刻露出的第二氧化部分252，但本發明不以此為限。圖案化光阻層PR可以是與蝕刻單元區R1的第一多晶矽材料層不同的光阻層。
之後，請參照圖2H，形成閘氧化層270於遮蔽閘262的表面及暴露出的第一溝槽T1的側壁上。形成閘氧化層270的方法例如熱氧化法，其中半導體基底100的材料通常是矽、遮蔽閘262的材料是多晶矽，所以遮蔽閘262的表面的氧化速率大於半導體基底200的氧化速率，因此形成於遮蔽閘262的表面的閘氧化層270（即第一閘氧化部分272）的厚度t7大於形成於第一溝槽T1的側壁的閘氧化層270（即第二閘氧化部分274）的厚度t8。在一實施例中，遮蔽閘262的表面的氧化速率與半導體基底200的氧化速率的比為2:1。
請繼續參照圖2H，形成閘極層280於第一溝槽T1內的閘氧化層270上。舉例來說，可透過化學氣相沉積法，沉積第二多晶矽材料層（未繪示）填滿第一溝槽T1，再進行化學機械平坦化，移除第一溝槽T1以外的第二多晶矽材料層，以於第一閘氧化部分272上形成閘極層280。然後，移除圖案化光阻層PR。
經過上述製程後即可大致上完成本實施例溝槽式功率半導體裝置20的製作。
透過上述溝槽式功率半導體裝置20的製造方法，第一氧化部分242的厚度大於第二氧化部分252的厚度，可使遮蔽閘262具有上寬下窄的形狀，因此可避免縫隙S形成於遮蔽閘262的表面，造成遮蔽閘262的表面具有尖銳凹處，進而改善尖端放電的問題，提升溝槽式功率半導體裝置20的崩潰電壓及可靠度。
綜上所述，本發明溝槽式功率半導體裝置的遮蔽閘包括第一遮蔽部分及第二遮蔽部分，第二遮蔽部分位於第一遮蔽部分上，且第二遮蔽部分的寬度大於第一遮蔽部分的寬度，因此可改善尖端放電的問題，提升溝槽式功率半導體裝置的崩潰電壓，並使可靠度提升。此外，本發明的溝槽式功率半導體裝置的製造方法透過二次氧化反應，以於第一溝槽的側壁形成第一氧化部分及第二氧化部分，且第一氧化部分的厚度大於第二氧化部分的厚度，因此可避免遮蔽閘的表面產生尖銳的凹處，進而改善尖端放電的問題，提升溝槽式功率半導體裝置的崩潰電壓及可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:溝槽式功率半導體裝置 100、200:半導體基底 100s、200s:表面 110、262:遮蔽閘 110’、264:保護環 112:第一遮蔽部分 112’:第一保護環部分 114:第二遮蔽部分 114’:第二保護環部分 120:氧化層 120’:終端氧化層 122、242:第一氧化部分 122’、244:第一終端氧化部分 124、252:第二氧化部分 124’、254:第二終端氧化部分 130、280:閘極層 140、270:閘氧化層 142、272:第一閘氧化部分 144、274:第二閘氧化部分 210:圖案化硬罩幕層 220:薄氧化層 230:氮化矽材料層 230a:氮化矽間隙壁 h1、h2、h3、h1’、h2’:高度 PR:圖案化光阻層 R1:單元區 R2:終端區 S:縫隙 t1、t2、t3、t4、t5、t6、t7、t8、t1’、t2’、t3’、t4’:厚度 T、T’:淺溝槽 T1:第一溝槽 T2:第二溝槽 w1、w2、w1’、w2’:寬度
圖1是本發明一實施例的一種溝槽式功率半導體裝置的剖面示意圖。 圖2A至圖2H是依照本發明另一實施例的一種溝槽式功率半導體裝置的製造流程的剖面示意圖。
10:溝槽式功率半導體裝置
100:半導體基底
100s:表面
110:遮蔽閘
110’:保護環
112:第一遮蔽部分
112’:第一保護環部分
114:第二遮蔽部分
114’:第二保護環部分
120:氧化層
120’:終端氧化層
122:第一氧化部分
122’:第一終端氧化部分
124:第二氧化部分
124’:第二終端氧化部分
130:閘極層
140:閘氧化層
142:第一閘氧化部分
144:第二閘氧化部分
h1、h2、h3、h1’、h2’:高度
R1:單元區
R2:終端區
S:縫隙
t1、t2、t3、t4、t1’、t2’:厚度
T1:第一溝槽
T2:第二溝槽
w1、w2、w1’、w2’:寬度

Claims (14)

  1. 一種溝槽式功率半導體裝置，包括： 半導體基底，具有第一溝槽； 遮蔽閘，設置於所述第一溝槽中，其中所述遮蔽閘包括第一遮蔽部分及第二遮蔽部分，所述第二遮蔽部分位於所述第一遮蔽部分上，且所述第二遮蔽部分的寬度大於所述第一遮蔽部分的寬度； 氧化層，設置於所述遮蔽閘與所述半導體基底之間，其中所述氧化層包括第一氧化部分及第二氧化部分，所述第一氧化部分環繞所述第一遮蔽部分，所述第二氧化部分環繞所述第二遮蔽部分，且所述第一氧化部分的厚度大於所述第二氧化部分的厚度； 閘極層，設置於所述第一溝槽中，並位於所述遮蔽閘上；以及 閘氧化層，包括： 第一閘氧化部分，設置於所述閘極層與所述遮蔽閘的所述第二遮蔽部分之間；以及 第二閘氧化部分，設置於所述閘極層與所述半導體基底之間，其中所述第二閘氧化部分的厚度小於所述第二氧化部分的所述厚度。
  2. 如請求項1所述的溝槽式功率半導體裝置，其中所述第一氧化部分的所述厚度與所述第二氧化部分的所述厚度之比在7/6以上。
  3. 如請求項1所述的溝槽式功率半導體裝置，其中所述第一閘氧化部分的厚度大於所述第二閘氧化部分的厚度。
  4. 如請求項1所述的溝槽式功率半導體裝置，其中所述第一氧化部分的高度為3±0.6 μm，所述第二氧化部分的高度為1.5±0.3 μm，所述第二閘氧化部分的高度為1.5±0.3 μm 。
  5. 如請求項1所述的溝槽式功率半導體裝置，其中所述半導體基底包括單元區與終端區，所述第一溝槽設置在所述單元區，且所述半導體基底在所述終端區更包括第二溝槽。
  6. 如請求項5所述的溝槽式功率半導體裝置，更包括： 至少一保護環，設置於所述第二溝槽中，其中所述保護環包括第一保護環部分及第二保護環部分，所述第二保護環部分位於所述第一保護環部分上，且所述第二保護環部分的寬度大於所述第一保護環部分的寬度；以及 終端氧化層，位於所述保護環與所述半導體基底之間，其中所述終端氧化層包括第一終端氧化部分及第二終端氧化部分，所述第一終端氧化部分環繞所述第一保護環部分，所述第二終端氧化部分環繞所述第二保護環部分，且所述第二終端氧化部分的厚度小於所述第一終端氧化部分的厚度。
  7. 一種溝槽式功率半導體裝置的製造方法，包括： 提供半導體基底； 於所述半導體基底中形成第一溝槽； 於所述第一溝槽的底部及部分側壁形成第一氧化部分； 於所述第一溝槽未被所述第一氧化部分覆蓋的所述側壁上形成第二氧化部分，其中所述第一氧化部分的厚度大於所述第二氧化部分的厚度； 形成遮蔽閘於所述第一溝槽中，並暴露出部分所述第二氧化部分； 移除露出的所述第二氧化部分，以暴露出所述第一溝槽的部分所述側壁； 形成閘氧化層於所述遮蔽閘的表面及暴露出的所述第一溝槽的所述側壁上，其中所述閘氧化層的厚度小於所述第二氧化部分的所述厚度；以及 形成閘極層於所述第一溝槽內的所述閘氧化層上。
  8. 如請求項7所述的溝槽式功率半導體裝置的製造方法，其中所述半導體基底包括單元區及終端區，所述第一溝槽形成於所述單元區，且形成所述第一溝槽的步驟包括：同時於所述半導體基底的所述終端區中形成第二溝槽。
  9. 如請求項8所述的溝槽式功率半導體裝置的製造方法，其中形成所述第一氧化部分的步驟包括：同時於所述第二溝槽的底部及部分側壁形成第一終端氧化部分。
  10. 如請求項9所述的溝槽式功率半導體裝置的製造方法，其中形成所述第二氧化部分的步驟包括：同時於所述第二溝槽未被所述第一終端氧化部分覆蓋的所述側壁上形成第二終端氧化部分。
  11. 如請求項10所述的溝槽式功率半導體裝置的製造方法，其中形成所述遮蔽閘的步驟包括： 沉積多晶矽材料層於所述第一溝槽及所述第二溝槽中，其中所述第二溝槽內的所述多晶矽材料層作為保護環； 形成圖案化光阻層於所述第二溝槽上，以覆蓋所述第二溝槽內的所述保護環；以及 以所述圖案化光阻層為罩幕，蝕刻所述單元區的所述多晶矽材料層，以於所述單元區形成所述遮蔽閘。
  12. 如請求項7所述的溝槽式功率半導體裝置的製造方法，其中於所述半導體基底中形成所述第一溝槽的步驟包括： 於所述半導體基底的表面形成圖案化硬罩幕層； 使用所述圖案化硬罩幕層作為罩幕，蝕刻露出的所述半導體基底，以形成淺溝槽； 形成薄氧化層於所述淺溝槽的側壁及底面； 於所述淺溝槽的所述側壁的所述薄氧化層上形成氮化矽間隙壁； 使用所述氮化矽間隙壁作為罩幕，蝕刻去除所述淺溝槽的所述底面上的所述薄氧化層；以及 使用所述圖案化硬罩幕層與所述氮化矽間隙壁作為罩幕，蝕刻所述淺溝槽的所述底面露出的所述半導體基底，以形成所述第一溝槽。
  13. 如請求項12所述的溝槽式功率半導體裝置的製造方法，其中形成所述第一氧化部分的步驟包括： 進行第一氧化反應，以於所述氮化矽間隙壁以外的所述第一溝槽的所述側壁及所述底部形成所述第一氧化部分。
  14. 如請求項13所述的溝槽式功率半導體裝置的製造方法，其中形成所述第二氧化部分的步驟包括： 移除所述薄氧化層、所述圖案化硬罩幕層與所述氮化矽間隙壁，以暴露出所述第一溝槽的部分所述側壁；以及 進行第二氧化反應，以形成所述第二氧化部分。
TW111111353A 2022-03-25 2022-03-25 溝槽式功率半導體裝置及其製造方法 TWI838718B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111111353A TWI838718B (zh) 2022-03-25 溝槽式功率半導體裝置及其製造方法
CN202210485429.9A CN116845102A (zh) 2022-03-25 2022-05-06 沟槽式功率半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111111353A TWI838718B (zh) 2022-03-25 溝槽式功率半導體裝置及其製造方法

Publications (2)

Publication Number Publication Date
TW202339267A true TW202339267A (zh) 2023-10-01
TWI838718B TWI838718B (zh) 2024-04-11

Family

ID=

Also Published As

Publication number Publication date
CN116845102A (zh) 2023-10-03

Similar Documents

Publication Publication Date Title
US6861296B2 (en) Method for creating thick oxide on the bottom surface of a trench structure in silicon
JP2008166696A (ja) リセスチャネルを有するトランジスタ及びその製造方法
TW201338053A (zh) 半導體結構與其製造方法
KR100700332B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
TW202117927A (zh) 積體晶片
US6291310B1 (en) Method of increasing trench density for semiconductor
JP2009130357A (ja) トレンチｍｏｓｆｅｔ及びその製造方法
CN111725293A (zh) 半导体结构及其形成方法
TWI686903B (zh) 斷閘極金氧半場效電晶體的閘極結構及其製造方法
TWI832034B (zh) 半導體裝置及其製造方法
WO2023206986A1 (zh) 碳化硅半导体器件及其制作方法
TWI838718B (zh) 溝槽式功率半導體裝置及其製造方法
JP7313082B2 (ja) 半導体パワーデバイスの製造方法
TW202339267A (zh) 溝槽式功率半導體裝置及其製造方法
CN114678425A (zh) 碳化硅半导体器件及其制作方法
TWI739087B (zh) 分離閘結構之製造方法及分離閘結構
TWI706452B (zh) 閘結構之製造方法及閘結構
US20070238251A1 (en) Method of forming sub-100nm narrow trenches in semiconductor substrates
TW202029501A (zh) 複合型溝槽式金氧半場效應電晶體及其製造方法
KR100275484B1 (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법
KR100772709B1 (ko) 반도체 소자의 소자분리막 제조방법
CN217468441U (zh) 碳化硅半导体器件
WO2022062373A1 (zh) 半导体结构的制备方法及半导体结构
TWI797941B (zh) 半導體裝置的製造方法
CN113972265B (zh) 一种改善带场板的ldmos制程工艺的方法