JP6715644B2 - 送信装置 - Google Patents

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Description

本発明の一態様は、送信装置、受信装置または放送システムに関する。
また、本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
近年、デジタルビデオの規格として、水平７６８０×垂直４３２０の画素数を持つ８Ｋ ＵＨＤＴＶ（８Ｋ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）が提案されるなど、表示装置の高精細化及び画素数の増大が要求されている。表示装置の画素数の増大が進むにつれて、表示画像データ量も増大するため、放送用通信におけるデータ送信速度の大幅な向上が必要になる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
酸化物半導体膜を用いたトランジスタ（以下、ＯＳトランジスタ）は、極めてオフ電流が小さいことが知られている。当該オフ電流特性を利用して記憶装置を構成する技術が特許文献３に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７０２号公報
画像データを送受信する際に、データ通信量を低減するため、画像データの圧縮処理及び伸長処理が必要とされている。これらの処理を行う送信装置または受信装置は、画像データの大容量化に伴い、非常に大規模な演算処理を短時間で行うことが要求されている。
本発明の一態様は、高速な演算処理が可能な送信装置もしくは受信装置を提供することを課題の一とする。本発明の一態様は、低消費電力で動作が可能な送信装置もしくは受信装置を提供することを課題の一とする。
本発明の一態様は、高速な演算処理が可能な放送システムを提供することを課題の一とする。本発明の一態様は、低消費電力で動作が可能な放送システムを提供することを課題の一とする。
また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１乃至第ｍ（ｍは２以上の整数）メモリセルと、第１乃至第ｍワード線と、第１ビット線と、アナログ回路と、を有する送信装置である。第ｉワード線（ｉは１以上、ｍ以下の整数）は、第ｉメモリセルに電気的に接続される。第１乃至第ｍメモリセルは、第１ビット線を介して、アナログ回路に電気的に接続される。第１乃至第ｍメモリセルは第１データに対応する電位を保持する機能を有する。第１乃至第ｍワード線は第２データに対応する電位が与えられる。アナログ回路は第１データと第２データの積和演算を行う機能を有する。第１データまたは第２データは画像データを含む。
上記送信装置は、第ｍ＋１乃至第ｍ＋ｍメモリセルと、第２ビット線と、を有する。アナログ回路は、第１回路および第２回路を有する。第ｍ＋ｉメモリセルは第ｉワード線に電気的に接続される。第１回路は第１ビット線に電気的に接続される。第２回路は、第２ビット線を介して、第ｍ＋１乃至第ｍ＋ｍメモリセルに電気的に接続される。第１回路は第２回路と、カレント・ミラー回路を介して、電気的に接続されている。
上記送信装置は、第３ビット線を有する。第ｉメモリセルは、容量素子と、第１トランジスタと、第２トランジスタを有する。容量素子の第１端子は第１トランジスタのゲートに電気的に接続される。容量素子の第２端子は第ｉワード線に電気的に接続される。第３ビット線は、第２トランジスタを介して、第１トランジスタのゲートに電気的に接続される。第１トランジスタのソース又はドレインの一方は第１ビット線に電気的に接続される。第２トランジスタはチャネル形成領域に酸化物半導体を有する。
本発明の一態様は、第１乃至第ｍ（ｍは２以上の整数）メモリセルと、第１乃至第ｍワード線と、第１ビット線と、アナログ回路と、を有する受信装置である。第ｉワード線（ｉは１以上、ｍ以下の整数）は、第ｉメモリセルに電気的に接続される。第１乃至第ｍメモリセルは、第１ビット線を介して、アナログ回路に電気的に接続される。第１乃至第ｍメモリセルは第１データに対応する電位を保持する機能を有する。第１乃至第ｍワード線は第２データに対応する電位が与えられる。アナログ回路は第１データと第２データの積和演算を行う機能を有する。第１データまたは第２データは画像データを含む。
上記受信装置は、第ｍ＋１乃至第ｍ＋ｍメモリセルと、第２ビット線と、を有する。アナログ回路は、第１回路および第２回路を有する。第ｍ＋ｉメモリセルは第ｉワード線に電気的に接続される。第１回路は第１ビット線に電気的に接続される。第２回路は、第２ビット線を介して、第ｍ＋１乃至第ｍ＋ｍメモリセルに電気的に接続される。第１回路は第２回路と、カレント・ミラー回路を介して、電気的に接続されている。
上記受信装置は、第３ビット線を有する。第ｉメモリセルは、容量素子と、第１トランジスタと、第２トランジスタを有する。容量素子の第１端子は第１トランジスタのゲートに電気的に接続される。容量素子の第２端子は第ｉワード線に電気的に接続される。第３ビット線は、第２トランジスタを介して、第１トランジスタのゲートに電気的に接続される。第１トランジスタのソース又はドレインの一方は第１ビット線に電気的に接続される。第２トランジスタはチャネル形成領域に酸化物半導体を有する。
本発明の一態様は、上記態様に記載の受信装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
本発明の一態様は、カメラと、上記態様に記載の送信装置と、上記態様に記載の受信装置と、表示装置と、を有する放送システムである。カメラは撮像データを生成し、送信装置は、撮像データを圧縮して送信データを生成し、受信装置は、送信データを伸長して映像データを生成し、表示装置は、映像データを表示する。
本発明の一態様により、高速な演算処理が可能な送信装置もしくは受信装置を提供することが可能になる。本発明の一態様により、低消費電力で動作が可能な送信装置もしくは受信装置を提供することが可能になる。
本発明の一態様により、高速な演算処理が可能な放送システムを提供することが可能になる。本発明の一態様により、低消費電力で動作が可能な放送システムを提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
放送システムの一例を説明する図。 受信装置の一例を説明する図。 放送システムの概念を説明するフローチャート。 デコーダの機能を説明するフローチャート。 半導体装置の構成例を示すブロック図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示す回路図。 半導体装置の動作例を示す回路図。 半導体装置の動作例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 トランジスタ中を酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 半導体装置の構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 撮像装置の一例を説明する図。 撮像装置の一例を説明する図。 画素の構成例を説明する図。 画素の構成例を説明する断面図。 撮像装置の一例を示す回路図。 表示装置の一例を説明するブロック図及び回路図。 表示装置の一例を説明するブロック図。 表示装置の一例を説明する上面図。 表示装置の一例を説明する断面図。 表示装置の一例を説明する断面図。 表示モジュールの一例を説明する図。 電子機器の一例を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流を表す場合がある。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
（実施の形態１）
〈〈放送システム〉〉
本発明の一態様である放送システムの概念図を図１に示す。図１は、放送局６１から送信された電波が、各家庭のテレビ６６に届けられるまでの経路を示している。電波６７、６８は、人工衛星６２及びアンテナ６４を介して、テレビ６６に届けられる衛星放送用の電波を表している。電波６９、７０は、電波塔６３及びアンテナ６５を介して、テレビ６６に届けられる地上波放送用の電波を表している。
人工衛星６２として、例えば、通信衛星（ＣＳ：Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓａｔｅｌｌｉｔｅ）、放送衛星（ＢＳ：Ｂｒｏａｄｃａｓｔｉｎｇ Ｓａｔｅｌｌｉｔｅ）などが挙げられる。アンテナ６４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。アンテナ６５として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナなどが挙げられる。
アンテナ６４、６５とテレビ６６の間には、電波を復調するための受信装置（チューナー）が設けられることが好ましい。図１は、テレビ６６が受信装置を内蔵している例を示している。また、図２（Ａ）に示すように、受信装置７１は、テレビ６６の外側に設けられてもよい。また、図２（Ｂ）に示すように、アンテナ６４、６５とテレビ６６は、無線機７２及び無線機７３を介して、データのやり取りを行ってもよい。この場合、無線機７２または無線機７３は、受信装置としての機能も有する。また、図２（Ｃ）に示すように、テレビ６６は、無線機７３を内蔵してもよい。
上記受信装置は、図２（Ｄ）に示す受信装置７４のようにスティック状にしてもよい。受信装置７４は、コネクター部７５を有する。受信装置７４は携帯性に優れている点で好ましい。また、コネクター部７５を、表示部を有する装置（例えば、パーソナルコンピュータ、携帯電話、タブレット型端末など）に差し込むことで、当該装置を衛星放送または地上波放送が受信可能な状態にする。
次に、図３を用いて、本発明の一態様である放送システムのデータの流れについて説明を行う。図３に示すフローチャートは、撮像素子１１及び画像処理装置１２を有するカメラ１０と、エンコーダ２１及び変調器２２を有する送信装置２０と、復調器３１及びデコーダ３３を有する受信装置３０と、画像処理装置４１と表示素子４２を有する表示装置４０と、を有する。以下、データの流れについて順を追って説明を行う。
まず、カメラ１０において、イメージセンサなどの撮像素子１１が未加工のＲａｗデータ５１を生成し、画像処理装置１２が画像処理（ノイズ除去、補間処理など）を施し、撮像データ５２が出力される。
次に、送信装置２０において、送信するデータ量を減らすために、エンコーダ２１は撮像データ５２を圧縮（符号化）して、符号化データ５３に変換する機能を有する。なお、エンコーダ２１における当該変換処理のことをエンコードと呼ぶことがある。データ圧縮のアルゴリズムは種々提案されているが、一例として、８Ｋ ＵＨＤ放送は、ＭＰＥＧ−Ｈ ＨＥＶＣ規格と呼ばれる方式を採用している。
なお、エンコーダ２１は、回路２１ａ及び回路２１ｂを有する。回路２１ａは、エンコーダ２１において、撮像データ５２を圧縮する役割を担う。回路２１ｂは、圧縮されたデータに、放送に必要な制御用のデータ（例えば認証用のデータ）の追加、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え）などを施して、符号化データ５３を生成する機能を有する。
符号化データ５３は、変調器２２を介して搬送波に載せられ、送信データ５４として送出される。ここまでが、放送局の役割になる。
次に、各家庭において、テレビなどに含まれる受信装置３０は、送信データ５４を受信データ５５として受け取る。受信データ５５は、復調器３１を介して、復調データ５６になる。デコーダ３３は、復調データ５６を伸長し、映像データ５７に変換する機能を有する。なお、デコーダ３３の当該変換処理のことをデコードと呼ぶことがある。
なお、復調データ５６は、同相搬送波（Ｉ）及び直角位相搬送波（Ｑ）の２つの搬送波で構成されることが好ましい。
デコーダ３３は、回路３３ａ、回路３３ｂ及び回路３３ｃを有する。回路３３ａはアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）としての機能を有する（図４）。回路３３ｂは、エンコーダ２１で施した処理に応じて、Ａ／Ｄ変換されたデータに、放送に必要な制御用のデータ（例えば認証用のデータ）の分離、フレームの分離、復号処理、認証処理、デスクランブル処理（スクランブル処理されたデータを元に戻す）などを施す機能を有する（図４）。回路３３ｃは、デコーダ３３において、圧縮されたデータを伸長し、映像データ５７を生成する役割を担う。回路３３ｃは、データを並列化する機能を有することが好ましい。並列化されたデータは、それぞれ、直交変換（ＤＣＴ：離散コサイン変換、ＤＳＴ：離散サイン変換）、フレーム内予測、フレーム間予測、動き補償予測などの処理が施される（図４）。なお、並列化処理を行う回路は、回路３３ｃの外に存在していてもよい。
なお、離散コサイン変換と逆離散コサイン変換とは、被変換データと変換後データとの関係が入れ替わるのみで、等価な演算で実現できる。そのため、離散コサイン変換と逆離散コサイン変換を含めて離散コサイン変換と呼ぶ場合がある。同様に、離散サイン変換と逆離散サイン変換を含めて離散サイン変換と呼ぶ場合がある。
エンコーダ２１及びデコーダ３３は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などを用いて作製されることが好ましい。また、エンコーダ２１及びデコーダ３３は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などで構成されてもよい。
次に、映像データ５７は、表示装置４０内の画像処理装置４１によって、画像処理（ガンマ処理など）され、表示データ５８となり、表示素子４２（液晶ディスプレイなど）に表示される。
エンコーダ２１が行うデータの圧縮またはデコーダ３３が行うデータの伸長の具体的な方法として、画面内（フレーム内）予測、画面間（フレーム間）予測、直交変換（ＤＣＴ：離散コサイン変換、ＤＳＴ：離散サイン変換）、可変長符号化、などがある。これらのうち、直交変換（ＤＣＴ、ＤＳＴ）について詳述する。ＤＣＴ（ＤＳＴも同様）では、画像データ（空間座標領域表現）ｆ（ｋ，ｌ）を空間周波数領域表現Ｆ（ｕ，ｖ）に変換する。一般的に、画像データにおいて、高い空間周波数成分の寄与は小さい場合が多いことから、変換後のデータを可変長符号化することで、全体としてデータ量を削減できる。ＤＣＴ（８×８）の具体的な変換式は式（１）で表される。
ここで、式（１）を、式（２）と式（３）の２式で表すことを考える。式（３）よりＡ（ｖ、ｋ）を算出し、さらに式（２）よりＦ（ｕ、ｖ）を算出することが可能になる。つまり、２段階の演算によりＤＣＴ（またはＤＳＴ）が可能になる。
一例として、ＭＰＥＧ−Ｈ ＨＥＶＣ規格において、データ圧縮アルゴリズムの一部で離散コサイン変換が用いられる。特に、データに応じてブロックサイズの異なる（４×４、８×８、１６×１６、３２×３２）離散コサイン変換が使われている。
式（２）及び式（３）は積和演算で表すことができる。また、式（２）及び式（３）は行列演算で表すことができる。
つまり、上述の積和演算を高速に行うことができるエンコーダは、上述のＤＣＴ（またはＤＳＴ）を高速に行うことができるため、エンコードを短時間で行うことができる。
また、上述の積和演算を高速に行うことができるデコーダは、上述のＤＣＴ（またはＤＳＴ）を高速に行うことができるため、デコードを短時間で行うことができる。
〈〈半導体装置〉〉
次に、上述の積和演算を実現することが可能な半導体装置の回路構成について、図５乃至図１３を用いて説明を行う。
〈ブロック図〉
図５は、図３のエンコーダ又はデコーダに適用可能な半導体装置１００の構成例を示すブロック図である。半導体装置１００は、メモリセルアレイ１２１と、行デコーダ１２３と、アナログ回路１２４と、Ａ／Ｄ変換回路１２５と、配線ＲＷと、配線ＷＷと、配線ＷＢ１と、配線ＳＬ１と、配線ＲＢ１と、配線ＷＢ０と、配線ＳＬ０と、配線ＲＢ０を有する。
配線ＷＷは、メモリセルＭＣ１、ＭＣ０にデータを書き込む際のワード線としての機能を有する。
配線ＲＷは、メモリセルＭＣ１、ＭＣ０に書き込まれたデータを読み出す際のワード線としての機能を有する。
配線ＷＢ１は、メモリセルＭＣ１に書き込むデータが与えられるビット線としての機能を有する。同様に、配線ＷＢ０は、メモリセルＭＣ０に書き込むデータが与えられるビット線としての機能を有する。
配線ＲＢ１は、メモリセルＭＣ１に書き込まれたデータを読み出す際のビット線としての機能を有する。同様に、配線ＲＢ０は、メモリセルＭＣ０に書き込まれたデータを読み出す際のビット線としての機能を有する。
配線ＳＬ０、ＳＬ１は電源線としての機能を有し、それぞれ一定の電位が与えられる。
メモリセルアレイ１２１は、ｍ行ｎ列（ｍ、ｎは２以上の整数）のマトリクス状に配置されたメモリセルＭＣ１と、ｍ行１列に配置されたメモリセルＭＣ０を有している。図５において、メモリセルＭＣ０［ｉ］（ｉは１以上、ｍ以下の整数）は、メモリセルＭＣ１［ｉ、１］乃至ＭＣ１［ｉ、ｎ］に、配線ＲＷ［ｉ］または配線ＷＷ［ｉ］を介して電気的に接続されている。
行デコーダ１２３は、配線ＷＷに、メモリセルＭＣ１、ＭＣ０の書き込み信号を与える機能を有する。同様に、行デコーダ１２３は、配線ＲＷに、メモリセルＭＣ１、ＭＣ０の読み出し信号を与える機能を有する。行デコーダ１２３に入力される信号としては、メモリセルＭＣ１、ＭＣ０の行を指定するためのアドレス信号、上述の読み出し信号などがある。
アナログ回路１２４は、１行ｎ列に配置された回路ＲＣ１と、回路ＲＣ０と、を有する。回路ＲＣ１［ｊ］（ｊは１以上、ｎ以下の整数）は、メモリセルＭＣ１［１、ｊ］乃至ＭＣ１［ｍ、ｊ］に、配線ＲＢ１［ｊ］を介して電気的に接続されている。同様に、回路ＲＣ０は、メモリセルＭＣ０［１］乃至ＭＣ０［ｍ］に、配線ＲＢ０を介して電気的に接続されている。後述するように、アナログ回路１２４は、メモリセルＭＣ１に書き込まれたデータと、配線ＲＷに読み出し信号として与えられたデータの積和演算を行い出力する機能を有する。
Ａ／Ｄ変換回路１２５は、アナログ回路１２４の出力データをデジタルデータに変換する機能を有する。なお、Ａ／Ｄ変換回路１２５は、場合によっては省略してもよい。
〈回路構成〉
図６は、半導体装置１００における、メモリセルＭＣ１、メモリセルＭＣ０、回路ＲＣ１、回路ＲＣ０の回路構成例を示したものである。
メモリセルＭＣ１は、スイッチＳ０と、トランジスタＭ０と、容量素子Ｃ０と、ノードＦＮ１とを有する。また、メモリセルＭＣ１は、配線ＲＷ、配線ＷＢ１、配線ＳＬ１及び配線ＲＢ１に電気的に接続されている。
メモリセルＭＣ１において、容量素子Ｃ０の第１端子は、配線ＲＷに電気的に接続され、容量素子Ｃ０の第２端子は、ノードＦＮ１に電気的に接続される。トランジスタＭ０のゲートは、ノードＦＮ１に電気的に接続される。トランジスタＭ０のソース又はドレインの一方は、配線ＲＢ１に電気的に接続される。トランジスタＭ０のソース又はドレインの他方は、配線ＳＬ１に電気的に接続される。スイッチＳ０は、ノードＦＮ１と、配線ＷＢ１との間の導通状態を制御する機能を有する。
メモリセルＭＣ０は、スイッチＳ０と、トランジスタＭ０と、容量素子Ｃ０と、ノードＦＮ０とを有する。また、メモリセルＭＣ０は、配線ＲＷ、配線ＷＢ０、配線ＳＬ０及び配線ＲＢ０に電気的に接続されている。
メモリセルＭＣ０において、容量素子Ｃ０の第１端子は、配線ＲＷに電気的に接続され、容量素子Ｃ０の第２端子は、ノードＦＮ０に電気的に接続される。トランジスタＭ０のゲートは、ノードＦＮ０に電気的に接続される。トランジスタＭ０のソース又はドレインの一方は、配線ＲＢ０に電気的に接続される。トランジスタＭ０のソース又はドレインの他方は、配線ＳＬ０に電気的に接続される。スイッチＳ０は、ノードＦＮ０と、配線ＷＢ０との間の導通状態を制御する機能を有する。
メモリセルＭＣ１は、スイッチＳ０をオンにすることで、配線ＷＢ１に与えられたデータをノードＦＮ１に書き込む機能を有し、スイッチＳ０をオフにすることで、ノードＦＮ１に書き込まれたデータを保持する機能を有する。
同様に、メモリセルＭＣ０は、スイッチＳ０をオンにすることで、配線ＷＢ０に与えられたデータをノードＦＮ０に書き込む機能を有し、スイッチＳ０をオフにすることで、ノードＦＮ０に書き込まれたデータを保持する機能を有する。
スイッチＳ０は、オフ電流が低いトランジスタを用いることが好ましい。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体（バンドギャップが２．２ｅＶ以上の半導体、例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなど）を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることでスイッチＳ０は、チャネル幅１μｍあたりの規格化されたオフ電流（室温、ソースとドレインとの間の電圧は３Ｖ）を１０×１０−２１Ａ以下にすることができる。
スイッチＳ０にオフ電流が低いトランジスタを用いることで、メモリセルＭＣ１、ＭＣ０は、少ない電力でデータの書き込みを行うことが可能になる。また、半導体装置１００の電源をオフにした状態でも、メモリセルＭＣ１、ＭＣ０は、長期間データを保持することが可能になる。また、容量素子Ｃ０の容量を小さくできるため、メモリセルＭＣ１、ＭＣ０の占有面積を小さくすることができる。
また、ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタなど、オン電流が高いトランジスタをスイッチＳ０に設けることで、メモリセルＭＣ１、ＭＣ０は、データの書き込みを高速で行うことが可能になる。
回路ＲＣ１は、スイッチＳ１乃至Ｓ５と、トランジスタＭ１乃至Ｍ４と、容量素子Ｃ１と、オペアンプ１３０と、抵抗素子Ｒ１と、抵抗素子Ｒ２と、配線Ｌ１乃至Ｌ５と、を有する。また、回路ＲＣ１［ｊ］は、配線ＲＢ１［ｊ］を介して、メモリセルＭＣ１［１、ｊ］乃至ＭＣ１［ｍ、ｊ］に電気的に接続される。
回路ＲＣ１において、配線ＲＢ１は、トランジスタＭ１を介して配線Ｌ１に電気的に接続され、トランジスタＭ３を介して配線Ｌ３に電気的に接続され、トランジスタＭ４を介して配線Ｌ４に電気的に接続される。
オペアンプ１３０の非反転入力端子（＋）は、トランジスタＭ２を介して、配線Ｌ２に電気的に接続され、オペアンプ１３０の反転入力端子（−）は、トランジスタＭ３を介して、配線Ｌ３に電気的に接続される。また、オペアンプ１３０の反転入力端子は、抵抗素子Ｒ１を介して、オペアンプ１３０の出力端子に電気的に接続され、オペアンプ１３０の非反転入力端子は、抵抗素子Ｒ２を介して配線Ｌ５に電気的に接続される。
容量素子Ｃ１の第１の端子は、トランジスタＭ４のゲートに電気的に接続され、容量素子Ｃ１の第２の端子は、トランジスタＭ４のソース又はドレインの一方及び配線Ｌ４に、電気的に接続される。
スイッチＳ１は、配線ＲＢ１とトランジスタＭ１との間の導通又は非導通を制御する機能を有する。スイッチＳ２は、オペアンプ１３０の非反転入力端子とトランジスタＭ２との間の導通又は非導通を制御する機能を有する。スイッチＳ３は、配線ＲＢ１とトランジスタＭ３との間の導通又は非導通を制御する機能を有する。スイッチＳ４は、オペアンプ１３０の反転入力端子とトランジスタＭ３との間の導通又は非導通を制御する機能を有する。スイッチＳ５は、トランジスタＭ４のソース又はドレインの他方とトランジスタＭ４のゲートとの間の導通又は非導通を制御する機能を有する。
回路ＲＣ０は、スイッチＳ６、Ｓ７と、トランジスタＭ５と、配線Ｌ６と、を有する。また、回路ＲＣ０は、配線ＲＢ０を介して、メモリセルＭＣ０［１］乃至ＭＣ０［ｍ］に電気的に接続される。
回路ＲＣ０において、配線ＲＢ０は、トランジスタＭ５を介して配線Ｌ６に電気的に接続される。また、スイッチＳ６、Ｓ７は、配線ＲＢ０とトランジスタＭ５との間の導通又は非導通を制御する機能を有する。
トランジスタＭ１及びＭ２は、カレント・ミラー回路を形成する。同様に、トランジスタＭ３及びＭ５は、カレント・ミラー回路を形成する。
配線Ｌ１乃至Ｌ３及びＬ６は高電位（電位ＶＤＤ）が与えられることが好ましい。配線Ｌ４、Ｌ５は低電位（電位ＶＳＳ）が与えられることが好ましい。また、配線ＳＬ０、ＳＬ１は低電位（電位ＶＲ）が与えられることが好ましい。
スイッチＳ１乃至Ｓ７は、例えば、ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタなど、オフ電流が低いトランジスタを用いてもよい。スイッチＳ１乃至Ｓ７にオフ電流が低いトランジスタを設けることで、回路ＲＣ１及び回路ＲＣ０は、消費電力を低減することが可能になる。
スイッチＳ１乃至Ｓ７は、例えば、ＯＳトランジスタやワイドバンドギャップ半導体など、オン電流が高いトランジスタを用いてもよい。スイッチＳ１乃至Ｓ７にオン電流が高いトランジスタを設けることで、回路ＲＣ１及び回路ＲＣ０は、高速動作が可能になる。
以降、トランジスタＭ１乃至Ｍ３及びＭ５はｐチャネル型トランジスタ、トランジスタＭ０及びＭ４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ０乃至Ｍ５は、飽和領域で動作することが好ましい。トランジスタＭ０乃至Ｍ５が飽和領域で動作できるように、各種配線の電位を適宜調整すればよい。
〈動作説明〉
次に、図６に示す半導体装置１００の動作方法について、図７乃至図９を用いて説明を行う。
まず、配線ＷＢ１［ｊ］に電位（ＶＰＲ−ＶＰ［ｉ、ｊ］）が与えられ、配線ＷＢ０に電位ＶＰＲが与えられる。メモリセルＭＣ１［ｉ、ｊ］、ＭＣ０［ｉ］のスイッチＳ０をオンにすることで、ノードＦＮ１［ｉ、ｊ］に電位（ＶＰＲ−ＶＰ［ｉ、ｊ］）が与えられ、ノードＦＮ０［ｉ］に電位ＶＰＲが与えられえる（図７参照）。
ノードＦＮ１［ｉ、ｊ］及びノードＦＮ０［ｉ］に電位が書き込まれたら、それぞれのスイッチＳ０をオフにする（図８参照）。ノードＦＮ１［ｉ、ｊ］及びノードＦＮ０［ｉ］に書き込まれた電位は保持される。なお、配線ＲＷ［ｉ］の電位は、任意の基準電位に設定しておくことが好ましい。以降、当該基準電位を０とし、それ以外の電位は、当該基準電位からの差とする。
上述の動作をメモリセルＭＣ１［１、ｊ］乃至ＭＣ１［ｍ、ｊ］、及びメモリセルＭＣ０［１、ｊ］乃至ＭＣ０［ｍ、ｊ］に対して行う。
ここで、配線ＲＷ［ｉ］に０を与えたときの、メモリセルＭＣ１［ｉ、ｊ］のトランジスタＭ０に流れる電流Ｉ１［ｉ、ｊ］とメモリセルＭＣ０［ｉ］のトランジスタＭ０に流れる電流Ｉ０［ｉ］は、以下の式（４）と式（５）で表される。
式（４）及び式（５）において、βは係数、ＶｔｈはトランジスタＭ０のしきい値電圧である。
つぎに、配線ＲＢ１［ｊ］に流れる電流Ｉ１［ｊ］と、配線ＲＢ０に流れる電流Ｉ０について考える。電流Ｉ１［ｊ］は電流Ｉ１［１、ｊ］乃至Ｉ１［ｍ、ｊ］を足し合わせたものであり、電流Ｉ０は電流Ｉ０［１］乃至Ｉ０［ｍ］を足し合わせたものであることから（図８参照）、電流Ｉ０から電流Ｉ１［ｊ］を差し引いた差分ΔＩ［ｊ］は、以下の式（６）で表される。
電流Ｉ３［ｊ］を式（７）のように定義すると、式（６）は式（８）のように表される。
半導体装置１００の動作説明に戻る。図８に示すように、配線ＲＷ［１］乃至ＲＷ［ｍ］の電位を全て０にした状態で、スイッチＳ３、Ｓ５、Ｓ７をオンにし、スイッチＳ０、Ｓ１、Ｓ２、Ｓ４、Ｓ６をオフにする。このとき、配線ＲＢ１［ｊ］に電流Ｉ１［ｊ］が流れ、配線ＲＢ０及びトランジスタＭ５に電流Ｉ０が流れ、トランジスタＭ４に電流Ｉ２［ｊ］が流れる。
トランジスタＭ３とトランジスタＭ５はカレント・ミラー回路を形成しているので、トランジスタＭ５に流れる電流Ｉ０は、トランジスタＭ３にも流れる。その結果、電流Ｉ１［ｊ］と電流Ｉ２［ｊ］の和が、電流Ｉ０に等しくなることがわかる（式（９））。
式（８）と式（９）より、電流Ｉ２［ｊ］と電流Ｉ３［ｊ］は、等しいことがわかる（式（１０））。
また、容量素子Ｃ１は、トランジスタＭ４が電流Ｉ２［ｊ］を供給することが可能となるようにトランジスタＭ４のゲート電位が充電される。つまり、式（１０）より、容量素子Ｃ１が当該電位を保持することで、トランジスタＭ４は電流Ｉ３［ｊ］を供給する電流源としての機能を有する。
次に、図９に示すように、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を与えた状態で、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６をオンにし、スイッチＳ０、Ｓ３、Ｓ５、Ｓ７をオフにする。このとき、メモリセルＭＣ１［ｉ、ｊ］のトランジスタＭ０に流れる電流Ｉ１［ｉ、ｊ］とメモリセルＭＣ０［ｉ］のトランジスタＭ０に流れる電流Ｉ０［ｉ］は、以下の式（１１）と式（１２）で表される。
なお、配線ＲＷ［ｉ］の電位は容量素子Ｃ０を介してトランジスタＭ０のゲート電位に重畳されるため、配線ＲＷ［ｉ］の電位変化がそのままトランジスタＭ０のゲート電位の増加分とはならない。より具体的には、容量素子Ｃ０の容量と、トランジスタＭ０のゲート容量及び寄生容量より算出できる容量結合係数を、配線ＲＷ［ｉ］の電位変化に乗じた電位変化がトランジスタＭ０のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶＷ［ｉ］とするが、実際に配線ＲＷ［ｉ］に供給する電位は、当該容量結合係数を用いることで適宜換算すればよい。
電流Ｉ０から電流Ｉ１［ｊ］を差し引いた差分ΔＩ［ｊ］は、以下の式（１３）で表される。
式（７）と式（１３）より式（１４）が得られる。
図９において、電流Ｉ１［ｊ］と電流Ｉ３［ｊ］の和（すなわち電流Ｉ１［ｊ］と電流Ｉ２［ｊ］の和）に等しい電流が、トランジスタＭ１及びスイッチＳ１を流れ、トランジスタＭ１とカレント・ミラー回路を形成するトランジスタＭ２にも流れる。また、トランジスタＭ５には電流Ｉ０が流れ、トランジスタＭ５とカレント・ミラー回路を形成するトランジスタＭ３にも電流Ｉ０が流れる。
その結果、抵抗素子Ｒ１には電流Ｉ０が流れ、抵抗素子Ｒ２には電流（Ｉ１［ｊ］＋Ｉ３［ｊ］）が流れる。抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値を等しくすると、オペアンプ１３０の出力端子ＯＵＴ［ｊ］の電位は、Ｉ１［ｊ］＋Ｉ３［ｊ］−Ｉ０に比例する。すなわち、式（１４）より、出力端子ＯＵＴ［ｊ］は、Σｉ（ＶＷ［ｉ］×ＶＰ［ｉ、ｊ］）に比例した電位を出力する。
以下の式（１５）で表されるように、これは、電位ＶＰ［１、ｊ］乃至ＶＰ［ｍ、ｊ］と、電位ＶＷ［１］乃至ＶＷ［ｍ］の積和演算に相当する。
すなわち半導体装置１００は、メモリセルＭＣ１に格納されたデータ（ＶＰ）と配線ＲＷに与えられた電位（ＶＷ）との積和演算を行うことができる。
また、ＶＰにマトリクスの要素を対応させ、ＶＷにベクトルの要素を対応させた場合、式（１５）より、出力端子ＯＵＴ［ｊ］は、ベクトル・マトリクス積演算の結果の第ｊ成分に比例したデータを出力することがわかる。上述の処理を、出力端子ＯＵＴ［１］乃至ＯＵＴ［ｎ］について行い、得られたデータを適宜規格化することで、ベクトル・マトリクス積演算の結果を取得することが可能になる（式（１６））。
上述のＶｐまたはＶｗに、式（２）のＡ（ｖ、ｋ）や式（３）のｆ（ｋ，ｌ）などの画像データをあてはめることで、半導体装置１００はＤＣＴ（またはＤＳＴ）を行うことができる。
なお、図６乃至図９に示す半導体装置１００において、トランジスタＭ１、Ｍ２、Ｍ３及びＭ５をｎチャネル型トランジスタとし、トランジスタＭ４をｐチャネル型トランジスタとしてもよい。その場合、配線Ｌ１、Ｌ２、Ｌ３及びＬ６には電位ＶＳＳを与え、配線Ｌ４、Ｌ５には電位ＶＤＤを与えることが好ましい。
〈半導体装置の具体的な構成例〉
半導体装置１００のより具体的な構成例について、図１０乃至図１２を用いて説明を行う。図１０は、メモリセルＭＣ１、ＭＣ０のより具体的な構成例を示し、図１１は、回路ＲＣ１、ＲＣ０のより具体的な構成例を示している。図１２は、図１０及び図１１に示す半導体装置１００の動作の一例を示すタイミングチャートである
なお、図１０乃至図１２において、Ｉは１以上、（ｍ−１）以下の整数を表し、Ｊは１以上、（ｎ−１）以下の整数を表す。
図１０は、図６におけるスイッチＳ０にｎチャネル型のトランジスタを適用し、配線ＷＷを設けた場合の回路図である。配線ＷＷはメモリセルＭＣ１、ＭＣ０に、データを書き込む際のワード線としての機能を有し、配線ＷＷ［Ｉ］は、メモリセルＭＣ１［Ｉ、１］乃至ＭＣ１［Ｉ、ｎ］及びＭＣ０［Ｉ］に電気的に接続され、配線ＷＷ［Ｉ＋１］は、メモリセルＭＣ１［Ｉ＋１、１］乃至ＭＣ１［Ｉ＋１、ｎ］及びＭＣ０［Ｉ＋１］に電気的に接続されている。配線ＷＷは、スイッチＳ０のオンオフを制御する機能を有する。配線ＷＷにＨレベルの電位を与えることで、スイッチＳ０はオン状態になり、ノードＦＮ１及びＦＮ０にデータが書き込まれる。
図１１は、図６におけるスイッチＳ１乃至Ｓ７にｎチャネル型トランジスタを適用し、配線ＯＰＣ及び配線ＣＳＣを設けた場合の回路図である。配線ＯＰＣはスイッチＳ１、Ｓ２、Ｓ４、Ｓ６のオンオフを制御する機能を有し、配線ＣＳＣは、スイッチＳ３、Ｓ５、Ｓ７のオンオフを制御する機能を有する。配線ＯＰＣにＨレベルの電位を与えることで、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６はオン状態になり、配線ＣＳＣにＨレベルの電位を与えることで、スイッチＳ３、Ｓ５、Ｓ７はオン状態になる。
なお、スイッチＳ１乃至Ｓ７はｐチャンネル型トランジスタで構成することも可能である。また、スイッチＳ１乃至Ｓ７は相補型ＭＯＳスイッチ（ＣＭＯＳスイッチ、アナログスイッチ）で構成することも可能である。スイッチＳ１乃至Ｓ７をｎチャネル型トランジスタで構成することで、少ない面積で高速のスイッチを構成することができる。スイッチＳ１乃至Ｓ７をｐチャネル型トランジスタで構成することで、少ない面積でスイッチを構成することができる。スイッチＳ１乃至Ｓ７をＣＭＯＳスイッチで構成することで、広い電圧範囲の入力信号に対応することができる。
〈タイミングチャート〉
次に図１２を用いて、図１０及び図１１に示す半導体装置１００の動作の一例について説明を行う。図１２は、期間Ｐ０乃至Ｐ１２に分割されている。期間Ｐ１乃至Ｐ３は、メモリセルＭＣ１、ＭＣ０に、データを格納する動作期間に対応する。期間Ｐ５は、アナログ回路（回路ＲＣ１、ＲＣ０）に補正電圧を設定する動作期間に対応する。期間Ｐ７は、メモリセルＭＣ１に格納されたデータと配線ＲＷに与えられたデータの積和演算の結果を取得する動作期間に対応する。期間Ｐ９乃至Ｐ１１は、メモリセルＭＣ１の各行のデータに対応したデータを取得する動作期間に対応する。
期間Ｐ１において、配線ＷＷ［Ｉ］にＨレベル、配線ＷＷ［Ｉ＋１］にＬレベル、配線ＷＢ１［Ｊ］に電位ＶＰＲ−ＶＰ［Ｉ，Ｊ］、配線ＷＢ１［Ｊ＋１］に電位ＶＰＲ−ＶＰ［Ｉ，Ｊ＋１］、配線ＷＢ０に電位ＶＰＲをそれぞれ与える。このとき、ノードＦＮ１［Ｉ、Ｊ］の電位はＶＰＲ−ＶＰ［Ｉ，Ｊ］、ノードＦＮ１［Ｉ，Ｊ＋１］の電位はＶＰＲ−ＶＰ［Ｉ，Ｊ＋１］、ノードＦＮ０［Ｉ］の電位はＶＰＲに設定される。
同様に、期間Ｐ３において、配線ＷＷ［Ｉ］にＬレベル、配線ＷＷ［Ｉ＋１］にＨレベル、配線ＷＢ１［Ｊ］に電位ＶＰＲ−ＶＰ［Ｉ＋１，Ｊ］、配線ＷＢ１［Ｊ＋１］に電位ＶＰＲ−ＶＰ［Ｉ＋１，Ｊ＋１］、配線ＷＢ０に電位ＶＰＲをそれぞれ与える。このとき、ノードＦＮ１［Ｉ＋１、Ｊ］の電位はＶＰＲ−ＶＰ［Ｉ＋１，Ｊ］、ノードＦＮ１［Ｉ＋１，Ｊ＋１］の電位はＶＰＲ−ＶＰ［Ｉ＋１，Ｊ＋１］、ノードＦＮ０［Ｉ＋１］の電位はＶＰＲに設定される。
期間Ｐ５において、配線ＣＳＣにＨレベルの電位を与えることで、スイッチＳ３、Ｓ５、Ｓ７はオン状態になり、容量素子Ｃ１は電流Ｉ２［Ｊ］によって充電される。
期間Ｐ７において、配線ＲＷ［Ｉ］に電位Ｖｗ［Ｉ］が与えられ、配線ＲＷ［Ｉ＋１］に電位Ｖｗ［Ｉ＋１］が与えられる。また配線ＯＰＣにＨレベルの電位が与えられ、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６がオン状態になる。その結果、出力端子ＯＵＴ［Ｊ］は、ΣＩ（ＶＷ［Ｉ］×ＶＰ［Ｉ、Ｊ］）に比例した電位を出力する。上記の処理を、出力端子ＯＵＴ［１］乃至ＯＵＴ［ｎ］について行うことで、式（１６）で表されるベクトル・マトリクス積演算の結果が取得できる。
図１０及び図１１に示す半導体装置１００は、配線ＲＷ［１］乃至ＲＷ［ｍ］のうち、配線ＲＷ［Ｉ］に電位ＶＷ［Ｉ］を与え、それ以外の全ての配線ＲＷに０を与えることで、メモリセルＭＣ１の第Ｉ行のデータを取得することが可能になる。その場合の動作のタイミングチャートを期間Ｐ９に示す。
期間Ｐ９において、配線ＲＷ［Ｉ］に電位Ｖｗ［Ｉ］が与えられ、それ以外の配線ＲＷは全て０が与えられる。また配線ＯＰＣにＨレベルの電位が与えられ、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６がオン状態になる。その結果、出力端子ＯＵＴ［Ｊ］は、ＶＷ［Ｉ］×ＶＰ［Ｉ、Ｊ］に比例した電位を出力し、出力端子ＯＵＴ［Ｊ＋１］は、ＶＷ［Ｉ］×ＶＰ［Ｉ、Ｊ＋１］に比例した電位を出力する。上記の処理を、出力端子ＯＵＴ［１］乃至ＯＵＴ［ｎ］について行うことで、メモリセルＭＣ１の第Ｉ行のデータが取得できることがわかる（式（１７））。
同様に、図１０及び図１１に示す半導体装置１００は、配線ＲＷ［１］乃至ＲＷ［ｍ］のうち、配線ＲＷ［Ｉ＋１］に電位ＶＷ［Ｉ＋１］を与え、それ以外の全ての配線ＲＷに０を与えることで、メモリセルＭＣ１の第Ｉ＋１行のデータを取得することが可能になる。その場合の動作のタイミングチャートを期間Ｐ１１に示す。
期間Ｐ１１において、配線ＲＷ［Ｉ＋１］に電位Ｖｗ［Ｉ＋１］が与えられ、それ以外の配線ＲＷは全て０が与えられる。また配線ＯＰＣにＨレベルの電位が与えられ、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６がオン状態になる。その結果、出力端子ＯＵＴ［Ｊ］は、ＶＷ［Ｉ＋１］×ＶＰ［Ｉ＋１、Ｊ］に比例した電位を出力し、出力端子ＯＵＴ［Ｊ＋１］は、ＶＷ［Ｉ＋１］×ＶＰ［Ｉ＋１、Ｊ＋１］に比例した電位を出力する。上記の処理を、出力端子ＯＵＴ［１］乃至ＯＵＴ［ｎ］について行うことで、式（１７）と同様に、メモリセルＭＣ１の第Ｉ＋１行のデータが取得できる。
〈メモリセルの構成例〉
メモリセルＭＣ１又はメモリセルＭＣ０のその他の構成例について、図１３（Ａ）乃至図１３（Ｃ）を用いて説明を行う。
図１３（Ａ）は、スイッチＳ０に用いたトランジスタが、第２のゲートを有する場合の回路図である。スイッチＳ０に用いられる第１のゲートと第２のゲートは、半導体層を間に介して、互いに重なる領域を有することが好ましい。第２のゲートは電位ＶＢＧが与えられる。スイッチＳ０は、第２のゲートを有することで、トランジスタの閾値を制御することが可能になる。
図１３（Ｂ）は、スイッチＳ０に用いたトランジスタが、第１のゲートおよび第２のゲートを有し、第１のゲートと第２のゲートが電気的に接続されている場合の回路図である。スイッチＳ０は、図１３（Ｂ）のような構成とすることで、トランジスタのオン電流を増大させることが可能になる。
図１３（Ｃ）は、トランジスタＭ０と配線ＳＬ１の間（またはトランジスタＭ０と配線ＳＬ０の間）にトランジスタＭ０１を設けた場合の回路図である。トランジスタＭ０１のゲートは、新たに設けた配線ＲＷ１に電気的に接続されている。図１３（Ｃ）のような構成とすることで、配線ＳＬ１と配線ＲＢ１との間の電流（または、配線ＳＬ０と配線ＲＢ０との間の電流）を制御することが可能になる。なお、トランジスタＭ０１は、トランジスタＭ０と配線ＲＢ１との間（またはトランジスタＭ０と配線ＲＢ０との間）に設けてもよい。
上述の半導体装置１００を有することで、図３のエンコーダ２１は、離散コサイン変換（または離散サイン変換）を小さな回路規模で行うことが可能になる。また、離散コサイン変換（または離散サイン変換）を高速で行うことが可能になる。また、離散コサイン変換（または離散サイン変換）を低消費電力で行うことが可能になる。
上記のエンコーダを用いることにより、高速にエンコードを行う送信装置を提供することが可能になる。また、低消費電力な送信装置を提供することが可能になる。
また、上述の構成の半導体装置１００を有することで、図３のデコーダ３３は、離散コサイン変換（または離散サイン変換）を小さな回路規模で行うことが可能になる。また、離散コサイン変換（または離散サイン変換）を高速で行うことが可能になる。また、離散コサイン変換（または離散サイン変換）を低消費電力で行うことが可能になる。
上記のデコーダを用いることにより、高速にデコードを行う受信装置を提供することが可能になる。また、低消費電力な受信装置を提供することが可能になる。
上記のエンコーダまたはデコーダを用いることにより、高速な放送システムを提供することが可能になる。低消費電力な放送システムを提供することが可能になる。
（実施の形態２）
本実施の形態では、上記実施の形態に示すスイッチＳ０に適用可能なＯＳトランジスタの構造について説明する。
〈〈トランジスタの構成例１〉〉
図１４（Ａ）乃至（Ｃ）は、トランジスタ４００ａの上面図および断面図である。図１４（Ａ）は上面図である。図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１４（Ｃ）は、図１４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
トランジスタ４００ａは、基板４５０と、基板４５０上の絶縁膜４０１と、絶縁膜４０１上の導電膜４１４と、導電膜４１４を覆うように形成された絶縁膜４０２と、絶縁膜４０２上の絶縁膜４０３と、絶縁膜４０３上の絶縁膜４０４と、絶縁膜４０４上に金属酸化物４３１、金属酸化物４３２の順で形成された積層と、金属酸化物４３２の上面及び側面と接する導電膜４２１と、同じく金属酸化物４３２の上面及び側面と接する導電膜４２３と、導電膜４２１上の導電膜４２２と、導電膜４２３上の導電膜４２４と、導電膜４２２、４２４上の絶縁膜４０５と、金属酸化物４３１、４３２、導電膜４２１乃至４２４及び絶縁膜４０５と接する金属酸化物４３３と、金属酸化物４３３上の絶縁膜４０６と、絶縁膜４０６上の導電膜４１１と、導電膜４１１上の導電膜４１２と、導電膜４１２上の導電膜４１３と、導電膜４１３を覆うように形成された絶縁膜４０７と、絶縁膜４０７上の絶縁膜４０８を有する。なお、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３をまとめて、金属酸化物４３０と呼称する。
金属酸化物４３２は半導体であり、トランジスタ４００ａのチャネルとしての機能を有する。
また、金属酸化物４３１及び金属酸化物４３２は、領域４４１及び領域４４２を有する。領域４４１は、導電膜４２１と、金属酸化物４３１、４３２が接する領域の近傍に形成され、領域４４２は、導電膜４２３と、金属酸化物４３１、４３２が接する領域の近傍に形成される。
領域４４１、４４２は低抵抗領域としての機能を有する。金属酸化物４３１、４３２は、領域４４１を有することで、導電膜４２１との接触抵抗を低減させることが可能になる。同様に、金属酸化物４３１、４３２は、領域４４２を有することで、導電膜４２３との接触抵抗を低減させることが可能になる。
導電膜４２１、４２２は、トランジスタ４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜４２３、４２４は、トランジスタ４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
導電膜４１１乃至４１３は、トランジスタ４００ａの第１のゲート電極としての機能を有する。
導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。
絶縁膜４０６は、トランジスタ４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜４１４は、トランジスタ４００ａの第２のゲート電極としての機能を有する。
導電膜４１１乃至４１３と導電膜４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜４１４は、場合によっては省略してもよい。
絶縁膜４０１乃至４０４は、トランジスタ４００ａの下地絶縁膜としての機能を有する。また、絶縁膜４０２乃至４０４は、トランジスタ４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜４０５、４０７、４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図１４（Ｃ）に示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。上記構成をとることで、導電膜４１１の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。金属酸化物４３２の全体（バルク）にチャネルが形成されるため、ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ４００ａにおいて、ゲート電極として機能する領域は、絶縁膜４０５などに形成された開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図１４（Ｂ）に示すように、導電膜４１１と導電膜４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜４１１と導電膜４２４は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得るが、トランジスタ４００ａは絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
図１５（Ａ）は、トランジスタ４００ａの中央部を拡大したものである。図１５（Ａ）において、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図１５（Ａ）において、導電膜４２１と導電膜４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図１５（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
図１５（Ａ）において、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜４２２と導電膜４１１の間に形成される寄生容量、及び、導電膜４２４と導電膜４１１の間に形成される寄生容量の値は、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを、絶縁膜４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ４００ａの各構成要素について説明を行う。
〈金属酸化物層〉
まず、金属酸化物４３１乃至４３３に適用可能な金属酸化物について説明を行う。
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
金属酸化物４３２は、後述するＣＡＡＣ−ＯＳ膜を用いることが好ましい。
例えば、金属酸化物４３１および金属酸化物４３３は、金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物４３１および金属酸化物４３３が構成されるため、金属酸化物４３１と金属酸化物４３２との界面、および金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物４３１または金属酸化物４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物４３１または金属酸化物４３３が酸化ガリウムであっても構わない。
次に、金属酸化物４３１乃至４３３の積層により構成される金属酸化物４３０の機能およびその効果について、図１５（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１５（Ｂ）は、図１５（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１５（Ｂ）は、トランジスタ４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図１５（Ｂ）中、Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜４０４と絶縁膜４０６は絶縁体であるため、Ｅｃ４０６とＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、およびＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物４３２は、金属酸化物４３１および金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物４３２として、金属酸化物４３１および金属酸化物４３３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
このとき、ゲート電圧を印加すると、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３のうち、電子親和力の大きい金属酸化物４３２にチャネルが形成される。
このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は、絶縁膜のように機能する。
金属酸化物４３１と金属酸化物４３２との間には、金属酸化物４３１と金属酸化物４３２との混合領域を有する場合がある。また、金属酸化物４３２と金属酸化物４３３との間には、金属酸化物４３２と金属酸化物４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物４３１と金属酸化物４３２の界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物４３２の上面または下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物４３２のある深さにおいて、または、金属酸化物４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物４３２の全体にチャネルが形成される。したがって、金属酸化物４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物４３３は薄いほど好ましい。金属酸化物４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物４３３は、チャネルの形成される金属酸化物４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物４３３は、ある程度の厚さを有することが好ましい。金属酸化物４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物４３３は、絶縁膜４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物４３１は厚く、金属酸化物４３３は薄いことが好ましい。金属酸化物４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネルの形成される金属酸化物４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物４３１乃至４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物４３１または金属酸化物４３３のない２層構造としても構わない。または、金属酸化物４３１の上もしくは下、または金属酸化物４３３上もしくは下に、金属酸化物４３１、金属酸化物４３２または金属酸化物４３３として例示した金属酸化物を有する４層構造としても構わない。または、金属酸化物４３１の上、金属酸化物４３１の下、金属酸化物４３３の上、金属酸化物４３３の下のいずれか二箇所以上に、金属酸化物４３１、金属酸化物４３２または金属酸化物４３３として例示した金属酸化物を有するｎ層構造（ｎは５以上の整数）としても構わない。
〈基板〉
基板４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４５０が伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４５０として好適である。
〈下地絶縁膜〉
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。
絶縁膜４０１又は絶縁膜４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。
または、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。または、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０３は、絶縁膜４０４に含まれる酸素が、導電膜４１４に含まれる金属と結びつき、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
〈ゲート電極〉
導電膜４１１乃至４１４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
〈ソース電極、ドレイン電極〉
導電膜４２１乃至４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
〈低抵抗領域〉
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。
〈ゲート絶縁膜〉
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
〈層間絶縁膜、保護絶縁膜〉
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
図１６（Ａ）（Ｂ）は、絶縁膜４０７を成膜する際に絶縁膜４０５、４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物４３０に到達する様子を描いた模式図である。図１６（Ａ）は、図１４（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図１６（Ｂ）は、図１４（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図１６（Ａ）、（Ｂ）に示すように、絶縁膜４０６の側面に添加された酸素が、絶縁膜４０６の内部を拡散し、金属酸化物４３０に到達する。また、絶縁膜４０７と絶縁膜４０５の界面近傍に、酸素を過剰に含む領域４６１、領域４６２及び領域４６３が形成される場合がある。領域４６１乃至４６３に含まれる酸素は、絶縁膜４０５、絶縁膜４０４を経由し、金属酸化物４３０に到達する。絶縁膜４０５が酸化シリコンを含み、絶縁膜４０７が酸化アルミニウムを含む場合、領域４６１乃至４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。
絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
〈〈トランジスタの構成例２〉〉
図１４に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図１７に示す。
図１７（Ａ）乃至（Ｃ）は、トランジスタ４００ｂの上面図および断面図である。図１７（Ａ）は上面図である。図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１７（Ｃ）は、図１７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｂのチャネル幅方向と呼ぶ場合がある。
〈〈トランジスタの構成例３〉〉
図１４に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１８に示す。
図１８（Ａ）乃至（Ｃ）は、トランジスタ４００ｃの上面図および断面図である。図１８（Ａ）は上面図である。図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１８（Ｃ）は、図１８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｃのチャネル幅方向と呼ぶ場合がある。
図１８（Ｂ）のトランジスタ４００ｃにおいて、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。
トランジスタ４００ｃは、図１８（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の絶縁膜の膜厚、または、ゲート電極とドレイン電極との間の絶縁膜の膜厚を厚くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
〈〈トランジスタの構成例４〉〉
図１９（Ａ）はトランジスタ５００ａの上面図である。図１９（Ｂ）は図１９（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。図１９（Ｃ）は図１９（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ５００ａのチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ５００ａのチャネル幅方向における構造を示している。なお、図１９（Ａ）において、煩雑になることを避けるため、トランジスタ５００ａの構成要素の一部を省略して図示している。
トランジスタ５００ａは、金属酸化物５０６ａと、金属酸化物５０６ｂと、金属酸化物５０６ｃと、導電膜５１４と、絶縁膜５１２と、絶縁膜５１６と、を有する。金属酸化物５０６ｂは、金属酸化物５０６ａ上に配置され、金属酸化物５０６ｃは、金属酸化物５０６ｂ上に配置され、絶縁膜５１２は、金属酸化物５０６ｃ上に配置され、導電膜５１４は、絶縁膜５１２上に配置される。絶縁膜５１６は、導電膜５１４上に配置され、絶縁膜５１６は、金属酸化物５０６ｃの上面と接する領域を有し、金属酸化物５０６ｂは、金属酸化物５０６ｃおよび絶縁膜５１２を介して導電膜５１４と重なる領域を有する。図１９（Ａ）に示すように上面から見たとき、金属酸化物５０６ａの外周が金属酸化物５０６ｂの外周と概略一致し、金属酸化物５０６ｃの外周が金属酸化物５０６ａ及び金属酸化物５０６ｂの外周よりも外側に位置することが好ましい。
例えば、図１９（Ａ）乃至（Ｃ）に示すように、トランジスタ５００ａは、基板５３０の上に形成された絶縁膜５０１、導電膜５０２、絶縁膜５０３及び絶縁膜５０４と、絶縁膜５０４の上に形成された金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃと、金属酸化物５０６ｃの上に形成された絶縁膜５１２、導電膜５１４と、導電膜５１４の上に形成された絶縁膜５１６、絶縁膜５１８、プラグ５０８ａ、プラグ５０８ｂ、導電膜５０９ａ及び導電膜５０９ｂと、を有する。
なお、図１９（Ｂ）（Ｃ）では、金属酸化物５０６ｃの外周が金属酸化物５０６ａの外周より外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物５０６ａの外周が金属酸化物５０６ｃの外周より外側に位置してもよいし、金属酸化物５０６ａの側面端部と、金属酸化物５０６ｃの側面端部とが概略一致する形状としてもよい。
本実施の形態に示すトランジスタ５００ａの、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃは、領域５２６ａ、領域５２６ｂ及び領域５２６ｃが形成されており、領域５２６ｂ及び領域５２６ｃは領域５２６ａと比較してドーパントの濃度が高く、低抵抗化されている。例えば、領域５２６ａは、領域５２６ｂまたは領域５２６ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
ここで、図１９（Ｄ）に図１９（Ｂ）に示すトランジスタ５００ａの導電膜５１４近傍の拡大図を示す。図１９（Ｄ）に示すように、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃにおいて、領域５２６ａは導電膜５１４と概ね重なる領域であり、領域５２６ｂ及び領域５２６ｃは、領域５２６ａを除いた領域である。ここで、領域５２６ｂ及び領域５２６ｃの一部が、金属酸化物５０６ｂの導電膜５１４と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域５２６ｂ及び領域５２６ｃのチャネル長方向の側面端部は、導電膜５１４の側面端部より距離ｄだけ導電膜５１４の内側に位置することが好ましい。このとき、距離ｄは絶縁膜５１２の膜厚ｔに対して、０．２５ｔ＜ｄ＜ｔを満たすことが好ましい。
このように、金属酸化物５０６ａ、金属酸化物５０６ｂおよび金属酸化物５０６ｃの、導電膜５１４と重なる領域の一部に領域５２６ｂ及び領域５２６ｃが形成される。これにより、トランジスタ５００ａのチャネル形成領域と抵抗化された領域５２６ｂ及び領域５２６ｃが接し、領域５２６ｂおよび領域５２６ｃと、領域５２６ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ５００ａのオン電流を増大させることができる。
領域５２６ｂ及び領域５２６ｃは、イオン注入法などのイオンドーピング処理を用いて形成すればよい。この場合、金属酸化物５０６ａ又は金属酸化物５０６ｂに形成される領域５２６ｂ及び領域５２６ｃの少なくとも一部が導電膜５１４と重なる領域に形成されることが好ましい。
ドーパントとしては、例えば、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが挙げられる。これらの元素の中でも、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素またはホウ素は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて比較的容易に添加することができるため、好適である。
また、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃの絶縁膜５１６との界面近傍（図１９（Ｂ）では点線で表示）に低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成されることが好ましい。低抵抗領域５０７ａ及び低抵抗領域５０７ｂは、絶縁膜５１６に含まれる元素の少なくとも一が含まれる。低抵抗領域５０７ａ及び低抵抗領域５０７ｂの一部が、金属酸化物５０６ｂの導電膜５１４と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物５０６ｃは絶縁膜５１６と接する領域が大きいため、低抵抗領域５０７ａ及び低抵抗領域５０７ｂは金属酸化物５０６ｃに形成されやすい。金属酸化物５０６ｃにおける低抵抗領域５０７ａと低抵抗領域５０７ｂは、金属酸化物５０６ｃの低抵抗領域５０７ａ及び低抵抗領域５０７ｂではない領域（例えば、金属酸化物５０６ｃの導電膜５１４と重なる領域）より、絶縁膜５１６に含まれる元素の濃度が高い。
領域５２６ｂ中に低抵抗領域５０７ａが形成され、領域５２６ｃ中に低抵抗領域５０７ｂが形成される。ここで、理想的には、低抵抗領域５０７ａ及び低抵抗領域５０７ｂは添加元素濃度が最も高く、領域５２６ｂ及び領域５２６ｃの低抵抗領域５０７ａ及び低抵抗領域５０７ｂを除く領域の添加元素濃度が次に高く、領域５２６ａの添加元素濃度が最も低くなる。ここで、添加元素とは、領域５２６ｂ及び領域５２６ｃを形成するドーパントと、低抵抗領域５０７ａ及び低抵抗領域５０７ｂに絶縁膜５１６から添加される元素を合わせたものである。
このような領域５２６ｂ、領域５２６ｃ、低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成されることにより、プラグ５０８ａ又はプラグ５０８ｂと金属酸化物５０６ａ、金属酸化物５０６ｂ又は金属酸化物５０６ｃとの接触抵抗を低減することが可能となるのでトランジスタ５００ａのオン電流を増大させることができる。
なお、図１９（Ａ）乃至（Ｄ）に示すトランジスタ５００ａでは低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域５２６ｂ及び領域５２６ｃの抵抗が十分低い場合、低抵抗領域５０７ａ及び低抵抗領域５０７ｂを形成する必要はない。
導電膜５１４はトランジスタ５００ａのゲート電極としての機能を有する。導電膜５１４の詳細は、図１４に示す導電膜４１１、４１２及び４１３の記載を参酌すればよい。
導電膜５０２はトランジスタ５００ａの第２のゲート電極としての機能を有する。導電膜５０２の詳細は、図１４に示す導電膜４１４の記載を参酌すればよい。
プラグ５０８ａ、５０８ｂ及び導電膜５０９ａ、５０９ｂは、トランジスタ５００ａのソース電極またはドレイン電極としての機能を有する。プラグ５０８ａ、５０８ｂ及び導電膜５０９ａ、５０９ｂの詳細は、図１４に示す導電膜４２１、４２３の記載を参酌すればよい。
絶縁膜５１２は、トランジスタ５００ａのゲート絶縁膜としての機能を有する。絶縁膜５１２の詳細は、図１４に示す絶縁膜４０６の記載を参酌すればよい。
金属酸化物５０６ａの詳細は、図１４に示す金属酸化物４３１の記載を参酌すればよい。同様に、金属酸化物５０６ｂの詳細は、図１４に示す金属酸化物４３２の記載を参酌すればよい。同様に、金属酸化物５０６ｃの詳細は、図１４に示す金属酸化物４３３の記載を参酌すればよい。
その他、基板５３０は図１４に示す基板４５０の記載を、絶縁膜５０１は図１４に示す絶縁膜４０１の記載を、絶縁膜５０３は図１４に示す絶縁膜４０２の記載を、絶縁膜５０４は図１４に示す絶縁膜４０４の記載を、絶縁膜５１６は図１４に示す絶縁膜４０７の記載を、絶縁膜５１８は図１４に示す絶縁膜４０８の記載を、それぞれ参酌すればよい。
〈〈トランジスタの構成例５〉〉
図２０（Ａ）はトランジスタ５００ｂの上面図である。図２０（Ｂ）は図２０（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。図２０（Ｃ）は図２０（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ５００ｂのチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ５００ｂのチャネル幅方向における構造を示している。なお、図２０（Ａ）において、煩雑になることを避けるため、トランジスタ５００ｂの構成要素の一部を省略して図示している。
ここで、図２０（Ｄ）に図２０（Ｂ）に示すトランジスタ５００ｂの導電膜５１４近傍の拡大図を示す。図２０（Ｄ）に示すように、本実施の形態に示すトランジスタ５００ｂの、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃは、領域５２６ａ、領域５２６ｂ、領域５２６ｃ、領域５２６ｄ及び領域５２６ｅが形成されている。領域５２６ｂ及び領域５２６ｃ、領域５２６ｄ、領域５２６ｅは、領域５２６ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域５２６ｂ及び領域５２６ｃは、領域５２６ｄ及び領域５２６ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域５２６ａは、領域５２６ｂまたは領域５２６ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
図２０（Ｄ）に示すように、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃにおいて、領域５２６ａは導電膜５１４と概ね重なる領域であり、領域５２６ｂ、領域５２６ｃ、領域５２６ｄ及び領域５２６ｅは、領域５２６ａを除いた領域である。領域５２６ｂ及び領域５２６ｃにおいては、金属酸化物５０６ｃの上面が絶縁膜５１６と接する。領域５２６ｄ及び領域５２６ｅにおいては、金属酸化物５０６ｃの上面が側壁絶縁層５１５又は絶縁膜５１２と接する。つまり、図２０（Ｄ）に示すように、領域５２６ｂと領域５２６ｄの境界は、絶縁膜５１６と側壁絶縁層５１５の側面端部の境界と重なる部分である。領域５２６ｃと領域５２６ｅの境界についても同様である。ここで、領域５２６ｄ及び領域５２６ｅの一部が、金属酸化物５０６ｂの導電膜５１４と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域５２６ｄ及び領域５２６ｅのチャネル長方向の側面端部は、導電膜５１４の側面端部より距離ｄだけ導電膜５１４の内側に位置することが好ましい。このとき、距離ｄは絶縁膜５１２の膜厚ｔに対して、０．２５ｔ＜ｄ＜ｔを満たすことが好ましい。
このように、金属酸化物５０６ａ、金属酸化物５０６ｂおよび金属酸化物５０６ｃの、導電膜５１４と重なる領域の一部に領域５２６ｄ及び領域５２６ｅが形成される。これにより、トランジスタ５００ｂのチャネル形成領域と抵抗化された領域５２６ｄ及び領域５２６ｅが接し、領域５２６ｄおよび領域５２６ｅと、領域５２６ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ５００ｂのオン電流を増大させることができる。
領域５２６ｂ、領域５２６ｃ、領域５２６ｄ及び領域５２６ｅは、イオン注入法などのイオンドーピング処理を用いて形成される。この場合、金属酸化物５０６ａ又は金属酸化物５０６ｂに形成される領域５２６ｄ及び領域５２６ｅの少なくとも一部が導電膜５１４と重なる領域に形成されることが好ましい。
ドーパントとしては、例えば、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが挙げられる。これらの元素の中でも、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素またはホウ素は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて比較的容易に添加することができるため、好適である。
また、金属酸化物５０６ａ、金属酸化物５０６ｂ及び金属酸化物５０６ｃの絶縁膜５１６との界面近傍（図２０（Ｂ）では点線で表示）に低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成されることが好ましい。低抵抗領域５０７ａ及び低抵抗領域５０７ｂは、絶縁膜５１６に含まれる元素の少なくとも一が含まれる。低抵抗領域５０７ａ及び低抵抗領域５０７ｂの一部が、金属酸化物５０６ｂの導電膜５１４と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物５０６ｃは絶縁膜５１６と接する領域が大きいため、低抵抗領域５０７ａ及び低抵抗領域５０７ｂは金属酸化物５０６ｃに形成されやすい。金属酸化物５０６ｃにおける低抵抗領域５０７ａと低抵抗領域５０７ｂは、金属酸化物５０６ｃの低抵抗領域５０７ａ及び低抵抗領域５０７ｂではない領域（例えば、金属酸化物５０６ｃの導電膜５１４と重なる領域）より、絶縁膜５１６に含まれる元素の濃度が高い。
領域５２６ｂ中に低抵抗領域５０７ａが形成され、領域５２６ｃ中に低抵抗領域５０７ｂが形成される。ここで、理想的には、低抵抗領域５０７ａ及び低抵抗領域５０７ｂの添加元素濃度が最も高く、領域５２６ｂ、領域５２６ｃ、領域５２６ｄ及び領域５２６ｅの低抵抗領域５０７ａ及び低抵抗領域５０７ｂを除く領域の添加元素濃度が次に高く、領域５２６ａの添加元素濃度が最も低くなる。ここで、添加元素とは、領域５２６ｂ及び領域５２６ｃを形成するドーパントと、低抵抗領域５０７ａ及び低抵抗領域５０７ｂに絶縁膜５１６から添加される元素を合わせたものである。
このような領域５２６ｂ、領域５２６ｃ、領域５２６ｄ、領域５２６ｅ、低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成されることにより、プラグ５０８ａ又はプラグ５０８ｂと金属酸化物５０６ａ、金属酸化物５０６ｂ又は金属酸化物５０６ｃとの接触抵抗を低減することが可能となるのでトランジスタ５００ｂのオン電流を増大させることができる。
なお、図２０（Ａ）乃至（Ｄ）に示すトランジスタ５００ｂでは低抵抗領域５０７ａ及び低抵抗領域５０７ｂが形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域５２６ｂ及び領域５２６ｃの抵抗が十分低い場合、低抵抗領域５０７ａ及び低抵抗領域５０７ｂを形成する必要はない。
側壁絶縁層５１５は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどを用いて形成すればよい。
トランジスタ５００ｂのその他の各構成要素の詳細に関しては、トランジスタ５００ａの記載を参照すればよい。
〈〈トランジスタの構成例６〉〉
図２１（Ａ）及び図２１（Ｂ）は、トランジスタ４８０の上面図および断面図である。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２１（Ｂ）に相当する。なお、図２１（Ａ）及び図２１（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図２１（Ｂ）に示すトランジスタ４８０は、第１のゲートとして機能する導電膜４８９と、第２のゲートとして機能する導電膜４８８と、半導体４８２と、ソース及びドレインとして機能する導電膜４８３及び導電膜４８４と、絶縁膜４８１と、絶縁膜４８５と、絶縁膜４８６と、絶縁膜４８７と、を有する。
導電膜４８９は、絶縁表面上に設けられる。導電膜４８９と、半導体４８２とは、絶縁膜４８１を間に挟んで、互いに重なる。また、導電膜４８８と、半導体４８２とは、絶縁膜４８５、絶縁膜４８６及び絶縁膜４８７を間に挟んで、互いに重なる。また、導電膜４８３及び導電膜４８４は、半導体４８２に、接続されている。
導電膜４８９及び導電膜４８８の詳細は、図１４に示す導電膜４１１乃至４１４の記載を参照すればよい。
導電膜４８９と導電膜４８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ４８０は、第２のゲート電極として機能する導電膜４８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜４８８は、場合によっては省略してもよい。
半導体４８２の詳細は、図１４に示す金属酸化物４３２の記載を参照すればよい。また、半導体４８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜４８３及び導電膜４８４の詳細は、図１４に示す導電膜４２１乃至４２４の記載を参照すればよい。
絶縁膜４８１の詳細は、図１４に示す絶縁膜４０６の記載を参照すればよい。
なお、図２１（Ｂ）では、半導体４８２、導電膜４８３及び導電膜４８４上に、順に積層された絶縁膜４８５乃至絶縁膜４８７が設けられている場合を例示しているが、半導体４８２、導電膜４８３及び導電膜４８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体４８２に酸化物半導体を用いた場合、絶縁膜４８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体４８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜４８６を半導体４８２上に直接設けると、絶縁膜４８６の形成時に半導体４８２にダメージが与えられる場合、図２１（Ｂ）に示すように、絶縁膜４８５を半導体４８２と絶縁膜４８６の間に設けると良い。絶縁膜４８５は、その形成時に半導体４８２に与えるダメージが絶縁膜４８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体４８２に与えられるダメージを小さく抑えつつ、半導体４８２上に絶縁膜４８６を直接形成することができるのであれば、絶縁膜４８５は必ずしも設けなくとも良い。
例えば、絶縁膜４８６及び絶縁膜４８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜４８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜４８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体４８２に侵入するのを防ぐことができる。半導体４８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜４８７を用いることで、トランジスタ４８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体４８２に酸化物半導体を用いる場合、絶縁膜４８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ４８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
（実施の形態３）
本実施の形態では、実施の形態１に示す半導体装置１００に適用可能なデバイスの構成例について、図２２乃至図２４を用いて説明を行う。
〈〈チップ構成例１〉〉
図２２（Ａ）、（Ｂ）に示す断面図は半導体装置１００が１つのチップに形成された例を示している。図２２（Ａ）は、半導体装置１００を構成するトランジスタのチャネル長方向の断面図を表している。また、図２２（Ｂ）は、半導体装置１００を構成するトランジスタのチャネル幅方向の断面図を表している。なお、図２２（Ａ）、（Ｂ）は、一例として、半導体装置１００において、メモリセルＭＣ１を構成する箇所（トランジスタＭ０、スイッチＳ０及び容量素子Ｃ０を含む）の断面図を示している。
図２２（Ａ）、（Ｂ）に示す半導体装置１００は、下から順に、層７８１乃至層７８９を有している。
層７８１は、基板７００と、基板７００に形成されたトランジスタＭ０と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。
層７８２は、配線７３０、７３１などの複数の配線を有する。
層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）を有する。
層７８４は、絶縁膜７０２と、絶縁膜７０３と、絶縁膜７０４と、スイッチＳ０と、絶縁膜７０５と、プラグ７１４、７１５などの複数のプラグを有する。
層７８５は、配線７３２、７３３などの複数の配線を有する。
層７８６は、プラグ７１６などの複数のプラグ、複数の配線（図示せず）を有する。
層７８７は、配線７３４などの複数の配線を有する。
層７８８は、容量素子Ｃ０と、プラグ７１７などの複数のプラグとを有している。また、容量素子Ｃ０は、第１の電極７５１と、第２の電極７５２と、絶縁膜７５３と、を有している。
層７８９は、配線７３５などの複数の配線を有している。
スイッチＳ０は、実施の形態２に示したＯＳトランジスタを適用することが好ましい。図２２（Ａ）、（Ｂ）は、スイッチＳ０に、図１８（Ａ）乃至（Ｃ）に示すトランジスタ４００ｃを適用した例を示している。
トランジスタＭ０は、スイッチＳ０とは異なる半導体材料で形成されることが好ましい。図２２（Ａ）、（Ｂ）では、トランジスタＭ０にＳｉトランジスタを適用した例を示している。
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２２（Ａ）、（Ｂ）では、一例として、基板７００に単結晶シリコンウェハを用いた例を示している。
図２３（Ａ）、（Ｂ）を用いて、トランジスタＭ０の詳細について説明を行う。図２３（Ａ）はトランジスタＭ０のチャネル長方向の断面図を示し、図２３（Ｂ）はトランジスタＭ０のチャネル幅方向の断面図を示している。トランジスタＭ０は、ウェル７９２に設けられたチャネル形成領域７９３と、低濃度不純物領域７９４及び高濃度不純物領域７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域７９６と、チャネル形成領域７９３上に設けられたゲート絶縁膜７９７と、ゲート絶縁膜７９７上に設けられたゲート電極７９０と、ゲート電極７９０の側面に設けられた側壁絶縁層７９８、７９９とを有する。なお、導電性領域７９６には、金属シリサイド等を用いてもよい。
図２３（Ｂ）において、トランジスタＭ０はチャネル形成領域７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７９７及びゲート電極７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＭ０は、ＦＩＮ型トランジスタに限定されず、図２４（Ａ）、（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図２４（Ａ）は、トランジスタＭ０のチャネル長方向の断面図を示し、図２４（Ｂ）はトランジスタＭ０のチャネル幅方向の断面図を示している。図２４の構成要素は、図２３の構成要素と同一の符号が与えられている。
図２２に説明を戻す。絶縁膜７０２は、実施の形態２の絶縁膜４０１の記載を参照すればよい。絶縁膜７０３は、実施の形態２の絶縁膜４０２の記載を参照すればよい。
図２２（Ａ）、（Ｂ）において、絶縁膜７０４、７０５は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ０の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線７３０乃至７３５、及び、プラグ７１０乃至７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図２２において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
半導体装置１００は、図２２に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
（実施の形態４）
〈〈撮像素子〉〉
本実施の形態では、実施の形態１に示す放送システムに用いることが可能な撮像素子について説明を行う。
〈撮像素子の構成例〉
図２５（Ａ）は、撮像素子１１の構成例を示す平面図である。撮像素子１１は、画素部６２１と、第１の回路２６０、第２の回路２７０、第３の回路２８０、および第４の回路２９０を有する。なお、本明細書等において、第１の回路２６０乃至第４の回路２９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路２６０は周辺回路の一部と言える。
図２５（Ｂ）は、画素部６２１の構成例を示す図である。画素部６２１は、ｐ列ｑ行（ｐおよびｑは２以上の自然数）のマトリクス状に配置された複数の画素６２２（撮像素子）を有する。なお、図２５（Ｂ）中のｎは１以上ｐ以下の自然数であり、ｍは１以上ｑ以下の自然数である。
例えば、画素６２２を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像素子１１を実現することができる。また、例えば、画素６２２を３８４０×２１６０（または、４０９６×２１６０）のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像素子１１を実現することができる。また、例えば、画素６２２を７６８０×４３２０（または８１９２×４３２０）のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像素子１１を実現することができる。画素６２２を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像素子１１を実現することも可能である。
第１の回路２６０および第２の回路２７０は、複数の画素６２２に接続し、複数の画素６２２を駆動するための信号を供給する機能を有する。また、第１の回路２６０は、画素６２２から出力されたアナログ信号を処理する機能を有していてもよい。また、第３の回路２８０は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、第３の回路２８０は、参照用電位信号（例えば、ランプ波信号など）を供給する機能を有していてもよい。
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路に用いるトランジスタなどは、後述する画素駆動回路６１０を作製するために形成する半導体の一部を用いて形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。
なお、周辺回路は、第１の回路２６０乃至第４の回路２９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路２６０または第４の回路２９０の一方の機能を、第１の回路２６０または第４の回路２９０の他方に付加して、第１の回路２６０または第４の回路２９０の一方を省略してもよい。また、例えば、第２の回路２７０または第３の回路２８０の一方の機能を、第２の回路２７０または第３の回路２８０の他方に付加して、第２の回路２７０または第３の回路２８０の一方を省略してもよい。また、例えば、第１の回路２６０乃至第４の回路２９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
また、図２６に示すように、画素部６２１の外周に沿って第１の回路２６０乃至第４の回路２９０を設けてもよい。また、撮像素子１１が有する画素部６２１において画素６２２を傾けて配置してもよい。画素６２２を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像素子１１で撮像された画像の品質をより高めることができる。
また、第１の回路２６０乃至第４の回路２９０の上方に重ねて画素部６２１を設けてもよい。第１の回路２６０乃至第４の回路２９０の上方に重ねて画素部６２１を設けることで、撮像素子１１の大きさに対する画素部６２１の占有面積を大きくすることができる。よって、撮像素子１１の受光感度を向上することができる。また、撮像素子１１のダイナミックレンジを向上することができる。また、撮像素子１１の解像度を向上することができる。また、撮像素子１１で撮影した画像の再現性を向上することができる。また、撮像素子１１集積度を向上することができる。
〈カラーフィルタ等〉
撮像素子１１が有する画素６２２を副画素として用いて、複数の画素６２２それぞれに異なる波長域の光を透過するフィルタ（カラーフィルタ）を設けることで、カラー画像表示を実現するための情報を取得することができる。
図２７（Ａ）は、カラー画像を取得するための画素６２３の一例を示す平面図である。図２７（Ａ）は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｂ」ともいう）を有する。画素６２２Ｒ、画素６２２Ｇ、画素６２２Ｂをまとめて一つの画素６２３として機能させる。
なお、画素６２３に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、シアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６２３に少なくとも３種類の異なる波長域の光を検出する画素６２２を設けることで、フルカラー画像を取得することができる。
図２７（Ｂ）は、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。図２７（Ｃ）は、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。１つの画素６２３に４種類以上の異なる波長域の光を検出する画素６２２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、画素６２２Ｒ、画素６２２Ｇ、および画素６２２Ｂの画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。図２７（Ｄ）に示すように、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素６２３に用いる画素６２２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する画素６２２を２つ以上設けることで、冗長性を高め、撮像素子１１の信頼性を高めることができる。
また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像素子１１を実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出する撮像素子１１を実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、撮像素子１１をＸ線やγ線などを検出する放射線検出器として機能させることもできる。
また、フィルタとしてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像素子のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素６２２にレンズを設けてもよい。ここで、図２８の断面図を用いて、画素６２２、フィルタ６２４、レンズ６２５の配置例を説明する。レンズ６２５を設けることで、入射光を光電変換素子に効率よく受光させることができる。具体的には、図２８（Ａ）に示すように、画素６２２に形成したレンズ６２５、フィルタ６２４（フィルタ６２４Ｒ、フィルタ６２４Ｇ、フィルタ６２４Ｂ）、および画素駆動回路６１０等を通して光６６０を光電変換素子６０１に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光６６０の一部が配線群６２６の一部、トランジスタ、および／または容量素子などによって遮光されてしまうことがある。したがって、図２８（Ｂ）に示すように光電変換素子６０１側にレンズ６２５およびフィルタ６２４を形成して、入射光を光電変換素子６０１に効率良く受光させる構造としてもよい。光電変換素子６０１側から光６６０を入射させることで、受光感度の高い撮像素子１１を提供することができる。
図２９（Ａ）乃至図２９（Ｃ）に、画素部６２１に用いることができる画素駆動回路６１０の一例を示す。図２９（Ａ）に示す画素駆動回路６１０は、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有し、光電変換素子６０１に接続されている。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続され、トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
トランジスタ６０２にはＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図２９（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像素子を実現することができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
図２９（Ｃ）に示す画素駆動回路６１０は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有し、光電変換素子６０１に接続されている。なお、図２９（Ｃ）に示す画素駆動回路６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
次に、図２９（Ｃ）に示す画素駆動回路６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９に出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像素子を実現することができる。
図２９（Ａ）乃至図２９（Ｃ）に示したいずれかの画素駆動回路６１０を用いた画素６２２をマトリクス状に配置することで、解像度の高い撮像素子が実現できる。
例えば、画素駆動回路６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョンの解像度で撮像可能な撮像素子を実現することができる。また、例えば、画素駆動回路６１０を３８４０×２１６０（または、４０９６×２１６０）のマトリクス状に配置すると、いわゆるウルトラハイビジョンの解像度で撮像可能な撮像素子を実現することができる。また、例えば、画素駆動回路６１０を７６８０×４３２０（または８１９２×４３２０）のマトリクス状に配置すると、いわゆるスーパーハイビジョンの解像度で撮像可能な撮像素子を実現することができる。画素駆動回路６１０を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像素子を実現することも可能である。
（実施の形態５）
〈〈表示装置〉〉
本実施の形態では、実施の形態１に示す放送システムに用いることが可能な表示装置について説明を行う。
表示装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。
これらの他にも、表示装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。例えば、表示装置はプラズマディスプレイ（ＰＤＰ）であってもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。
量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、液晶表示装置などに用いるバックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。
液晶素子を用いた表示装置の一例としては、液晶表示装置（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、表示素子などにＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
また、ＭＥＭＳを用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
〈画素回路構成例〉
次に、図３０を用いて、表示装置のより具体的な構成例について説明する。図３０（Ａ）は、表示装置３１００の構成を説明するためのブロック図である。表示装置３１００は、表示領域３１３１、回路３１３２、および回路３１３３を有する。回路３１３２は、例えば走査線駆動回路として機能する。また、回路３１３３は、例えば信号線駆動回路として機能する。
また、表示装置３１００は、各々が略平行に配設され、且つ、回路３１３２によって電位が制御されるｍ本の走査線３１３５と、各々が略平行に配設され、且つ、回路３１３３によって電位が制御されるｎ本の信号線３１３６と、を有する。さらに、表示領域３１３１はｍ行ｎ列のマトリクス状に配設された複数の画素３１３０を有する。なお、ｍ、ｎは、ともに２以上の整数である。
表示領域３１３１において、各走査線３１３５は、画素３１３０のうち、いずれかの行に配設されたｎ個の画素３１３０と電気的に接続される。また、各信号線３１３６は、画素３１３０のうち、いずれかの列に配設されたｍ個の画素３１３０に電気的に接続される。
また、図３１（Ａ）に示すように、表示領域３１３１を挟んで回路３１３２と向き合う位置に、回路３１５２を設けてもよい。また、図３１（Ｂ）に示すように、表示領域３１３１を挟んで回路３１３３と向き合う位置に、回路３１５３を設けてもよい。図３１（Ａ）および図３１（Ｂ）では、回路３１５２を回路３１３２と同様に走査線３１３５に接続する例を示している。ただし、これに限らず、例えば、走査線３１３５に接続する回路３１３２と回路３１５２を、数行毎に変えてもよい。図３１（Ｂ）では、回路３１５３を回路３１３３と同様に信号線３１３６に接続する例を示している。ただし、これに限らず、例えば、信号線３１３６に接続する回路３１３３と回路３１５３を、数行毎に変えてもよい。また、回路３１３２、回路３１３３、回路３１５２および回路３１５３は、画素３１３０を駆動する以外の機能を有していてもよい。
また、回路３１３２、回路３１３３、回路３１５２および回路３１５３を、駆動回路部という場合がある。画素３１３０は、画素回路３１３７および表示素子を有する。画素回路３１３７は表示素子を駆動する回路である。駆動回路部が有するトランジスタは、画素回路３１３７を構成するトランジスタと同時に形成することができる。また、駆動回路部の一部または全部を他の基板上に形成して、表示装置３１００と電気的に接続してもよい。例えば、駆動回路部の一部または全部を、単結晶基板を用いて形成し、表示装置３１００と電気的に接続してもよい。
図３０（Ｂ）および図３０（Ｃ）は、表示装置３１００の画素３１３０に用いることができる回路構成を示している。
〈発光表示装置用画素回路の一例〉
図３０（Ｂ）に、発光表示装置に用いることができる画素回路の一例を示す。図３０（Ｂ）に示す画素回路３１３７は、トランジスタ３４３１と、容量素子３２３３と、トランジスタ３２３２と、トランジスタ３４３４と、を有する。また、画素回路３１３７は、表示素子として機能できる発光素子３１２５と電気的に接続されている。
トランジスタ３４３１のソース電極またはドレイン電極の一方は、データ信号が与えられるｎ列目の信号線３１３６（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ３４３１のゲート電極は、ゲート信号が与えられるｍ行目の走査線３１３５（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ３４３１は、データ信号のノード３４３５への書き込みを制御する機能を有する。
容量素子３２３３の一対の電極の一方は、ノード３４３５に電気的に接続され、他方は、ノード３４３７に電気的に接続される。また、トランジスタ３４３１のソース電極またはドレイン電極の他方は、ノード３４３５に電気的に接続される。
容量素子３２３３は、ノード３４３５に書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ３２３２のソース電極またはドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード３４３７に電気的に接続される。さらに、トランジスタ３２３２のゲート電極は、ノード３４３５に電気的に接続される。
トランジスタ３４３４のソース電極またはドレイン電極の一方は、電位供給線ＶＬ＿ｃに電気的に接続され、他方はノード３４３７に電気的に接続される。さらに、トランジスタ３４３４のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。
発光素子３１２５のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード３４３７に電気的に接続される。
発光素子３１２５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
例えば、電位供給線ＶＬ＿ａはＶＤＤを供給する機能を有する。また、電位供給線ＶＬ＿ｂはＶＳＳを供給する機能を有する。また、電位供給線ＶＬ＿ｃはＶＳＳを供給する機能を有する。
ここで、図３０（Ｂ）の画素回路３１３７を有する表示装置の動作例について説明しておく。まず、回路３１３２により各行の画素回路３１３７を順次選択し、トランジスタ３４３１をオン状態にしてデータ信号（電位）をノード３４３５に書き込む。次に、トランジスタ３４３４をオン状態にしてノード３４３７の電位をＶＳＳとする。
その後、トランジスタ３４３１をオフ状態としてノード３４３５に書き込まれたデータ信号を保持する。次に、トランジスタ３４３４をオフ状態とする。トランジスタ３２３２のソースとドレインの間に流れる電流量は、ノード３４３５に書き込まれたデータ信号に応じて決まる。よって、発光素子３１２５は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、複数の画素３１３０を、それぞれ副画素として用いて、それぞれの副画素から異なる波長域の光を発光させることで、カラー画像を表示することができる。例えば、赤の波長域の光を発する画素３１３０、緑の波長域の光を発する画素３１３０、および青の波長域の光を発する画素３１３０を１つの画素として用いる。
なお、組み合わせる光の波長域は、赤、緑、および青に限定されず、シアン、黄およびマゼンダであってもよい。１つの画素に少なくとも３種類の異なる波長域の光を発する副画素を設けることで、カラー画像を表示することができる。
また、赤、緑、および青に、イエロー、シアン、マゼンタ、白などを一種以上追加してもよい。例えば、赤、緑、および青に加えて、黄の波長域の光を発する副画素を加えてもよい。また、シアン、黄、およびマゼンダに赤、緑、青、白などを一種以上追加してもよい。例えば、シアン、黄、およびマゼンダに加えて、青の波長域の光を発する副画素を加えてもよい。１つの画素に４種類以上の異なる波長域で発光する副画素を設けることで、表示する画像の色の再現性をさらに高めることができる。
また、１つの画素に用いる、赤、緑、青の画素数比（または発光面積比）は、必ずしも１：１：１である必要は無い。例えば、画素数比（発光面積比）を赤：緑：青＝１：１：２としてもよい。また、画素数比（発光面積比）を赤：緑：青＝１：２：３としてもよい。
また、白色光を発する副画素に、赤、緑、青などのカラーフィルタを組み合わせて、カラー表示を実現することもできる。また、赤、緑、または青の波長域の光を発する副画素それぞれに、赤、緑、または青の波長域の光を透過するカラーフィルタを組み合わせてもよい。
ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
〈液晶表示装置用画素回路の一例〉
図３０（Ｃ）に、液晶表示装置に用いることができる画素回路の一例を示す。図３０（Ｃ）に示す画素回路３１３７は、トランジスタ３４３１と、容量素子３２３３と、を有する。また、画素回路３１３７は、表示素子として機能できる液晶素子３４３２と電気的に接続されている。
液晶素子３４３２の一対の電極の一方の電位は、画素回路３１３７の仕様に応じて適宜設定される。液晶素子３４３２に含まれる液晶は、ノード３４３６に書き込まれるデータにより配向状態が設定される。なお、複数の画素回路３１３７のそれぞれが有する液晶素子３４３２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよい。
液晶素子３４３２のモードとしては、例えば、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
ｍ行ｎ列目の画素回路３１３７において、トランジスタ３４３１のソース電極またはドレイン電極の一方は、信号線ＤＬ＿ｎに電気的に接続され、他方はノード３４３６に電気的に接続される。トランジスタ３４３１のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ３４３１は、ノード３４３６へのデータ信号の書き込みを制御する機能を有する。
容量素子３２３３の一対の電極の一方は、特定の電位が供給される配線（以下、「容量線ＣＬ」ともいう。）に電気的に接続され、他方は、ノード３４３６に電気的に接続される。また、液晶素子３４３２の一対の電極の他方はノード３４３６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路３１３７の仕様に応じて適宜設定される。容量素子３２３３は、ノード３４３６に書き込まれたデータを保持する保持容量としての機能を有する。
ここで、図３０（Ｃ）の画素回路３１３７を有する表示装置の動作例について説明しておく。まず、回路３１３２により各行の画素回路３１３７を順次選択し、トランジスタ３４３１をオン状態にしてノード３４３６にデータ信号を書き込む。
次に、トランジスタ３４３１をオフ状態としてノード３４３６に書き込まれたデータ信号を保持する。ノード３４３６に書き込まれたデータ信号に応じて、液晶素子３４３２の透過光量が決まる。これを行毎に順次行うことにより、表示領域３１３１に画像を表示できる。
〈表示装置の構成例〉
上記実施の形態に示したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上記実施の形態に示したトランジスタを用いることが可能な表示装置の構成例について、図３２および図３３を用いて説明する。
〈液晶表示装置と発光表示装置〉
表示装置の一例として、液晶素子を用いた表示装置および発光素子を用いた表示装置について説明する。図３２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図３２（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３、及び走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図３２（Ｂ）及び図３２（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図３２（Ｂ）及び図３２（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３が実装されている。図３２（Ｂ）及び図３２（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図３２（Ｂ）及び図３２（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図３２（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図３２（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図３２（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
図３３（Ａ）及び図３３（Ｂ）は、図３２（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図３３（Ａ）及び図３３（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図３３（Ａ）及び図３３（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図３３（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図３３（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている。
電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジスタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図３３（Ａ）及び図３３（Ｂ）で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
図３３（Ａ）および図３３（Ｂ）では、トランジスタ４０１０、４０１１として、図２１に示したトランジスタ４８０と同様の構造を有するトランジスタを用いる場合について例示している。なお、トランジスタ４０１０、４０１１として用いることが可能なトランジスタはこれに限定されない。例えば、トランジスタ４０１０、４０１１として、単結晶シリコントランジスタ、多結晶シリコントランジスタ、非晶質シリコントランジスタ、有機半導体トランジスタなどを用いてもよい。
また、図３３（Ａ）および図３３（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、もしくは１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図３３（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図３３（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
本実施の形態で用いるＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図３３（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
図３４（Ａ）は、図３３（Ａ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図３４（Ｂ）は、図３３（Ｂ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。
図３４（Ａ）、（Ｂ）のトランジスタ４０１０、４０１１において、電極４０１７はゲート電極としての機能を有する。また、配線４０１４は、ソース電極またはドレイン電極としての機能を有する。また、絶縁層４１０３はゲート絶縁膜としての機能を有する。
図３４（Ａ）、（Ｂ）において、トランジスタ４０１０、４０１１は、半導体層４０１２を有する。半導体層４０１２として、単結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体、などを用いればよい。また、必要に応じて、半導体層４０１２の導電率を高めるため、または、トランジスタの閾値を制御するために、半導体層４０１２に不純物を導入してもよい。
上記実施の形態で示したトランジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
〈表示モジュール〉
図３５に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、プリント基板６０１０に実装された集積回路などに備えることができる。また、表示パネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。また、必要に応じて、プリント基板６０１０は、本発明の一態様の受信装置を備えてもよい。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
〈電子機器〉
上記表示装置を表示部にもつ電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、上記電子機器は、可撓性を有する場合、家屋やビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。図３６に電気機器の構成例を示す。
図３６（Ａ）に示す携帯電話機７４００は、筐体７４０１に組み込まれた表示部７４０２のほか、操作ボタン７４０３、外部接続ポート７４０４、スピーカ７４０５、マイクロフォン７４０６などを備えている。携帯電話機７４００は、指などで表示部７４０２に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７４０２に触れることにより行うことができる。また、操作ボタン７４０３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７４０２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図３６（Ｂ）は、腕時計型の携帯情報端末の一例を示している。図３６（Ｂ）に示す携帯情報端末７１００は、筐体７１０１、表示部７１０２、バンド７１０３、バックル７１０４、操作ボタン７１０５、入出力端子７１０６などを備える。携帯情報端末７１００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。表示部７１０２はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、表示部７１０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部７１０２に表示されたアイコン７１０７に触れることで、アプリケーションを起動することができる。
操作ボタン７１０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、携帯情報端末７１００に組み込まれたオペレーティングシステムにより、操作ボタン７１０５の機能を自由に設定することもできる。携帯情報端末７１００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末７１００は入出力端子７１０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子７１０６を介して充電を行うこともできる。なお、充電動作は入出力端子７１０６を介さずに無線給電により行ってもよい。
図３６（Ｃ）はノート型のパーソナルコンピュータ（ＰＣ）を示している。図３６（Ｃ）に示すＰＣ７２００は、筐体７２２１、表示部７２２２、キーボード７２２３、ポインティングデバイス７２２４等を有する。
図３６（Ｄ）は据え置き型の表示装置である。図３６（Ｄ）の表示装置７０００は、筐体７００１、表示部７００２、支持台７００３等を有する。
図３６（Ｅ）はビデオカメラ７６００であり、第１筐体７６４１、第２筐体７６４２、表示部７６４３、操作キー７６４４、レンズ７６４５、接続部７６４６等を有する。
図３６（Ｆ）は自動車７５００であり、車体７５５１、車輪７５５２、ダッシュボード７５５３、ライト７５５４等を有する。
上記電子機器が有する表示部が、例えば、４Ｋまたは８Ｋで表される高い画素数を有する場合、上記電子機器は、本発明の一態様である受信装置を有することが好ましい。上記電子機器が、本発明の一態様である受信装置を有することで、高速且つ低消費電力で映像を受信し、表示することが可能になる。
（実施の形態６）
本実施の形態では、実施の形態３で示した酸化物半導体トランジスタに適用可能な酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
Ｃ０ 容量素子
Ｃ１ 容量素子
ＣＳＣ 配線
ＦＮ０ ノード
ＦＮ１ ノード
Ｉ０‐Ｉ３ 電流
Ｌ１‐Ｌ６ 配線
Ｍ０ トランジスタ
Ｍ０１ トランジスタ
Ｍ１‐Ｍ５ トランジスタ
ＭＣ０ メモリセル
ＭＣ１ メモリセル
ＯＰＣ 配線
Ｐ０‐Ｐ１２ 期間
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
ＲＢ０ 配線
ＲＢ１ 配線
ＲＷ 配線
ＲＷ１ 配線
ＲＣ０ 回路
ＲＣ１ 回路
Ｓ０‐Ｓ７ スイッチ
ＳＬ０ 配線
ＳＬ１ 配線
ＷＢ０ 配線
ＷＢ１ 配線
ＷＷ 配線
１０ カメラ
１１ 撮像素子
１２ 画像処理装置
２０ 送信装置
２１ エンコーダ
２１ａ 回路
２１ｂ 回路
２２ 変調器
３０ 受信装置
３３ａ 回路
３３ｂ 回路
３３ｃ 回路
３１ 復調器
３３ デコーダ
４０ 表示装置
４１ 画像処理装置
４２ 表示素子
５１ Ｒａｗデータ
５２ 撮像データ
５３ 符号化データ
５４ 送信データ
５５ 受信データ
５６ 復調データ
５７ 映像データ
５８ 表示データ
６１ 放送局
６２ 人工衛星
６３ 電波塔
６４ アンテナ
６５ アンテナ
６６ テレビ
６７‐７０ 電波
７１ 受信装置
７２ 無線機
７３ 無線機
７４ 受信装置
７５ コネクター部
１００ 半導体装置
１２１ メモリセルアレイ
１２３ 行デコーダ
１２４ アナログ回路
１２５ Ａ／Ｄ変換回路
１３０ オペアンプ
２６０ 回路
２７０ 回路
２８０ 回路
２９０ 回路
４００ａ トランジスタ
４００ｂ トランジスタ
４００ｃ トランジスタ
４０１‐４０８ 絶縁膜
４１１‐４１４ 導電膜
４２１‐４２４ 導電膜
４３０‐４３３ 金属酸化物
４４１ 領域
４４２ 領域
４５０ 基板
４６１ 領域
４６２ 領域
４６３ 領域
４８０ トランジスタ
４８１ 絶縁膜
４８２ 半導体
４８３ 導電膜
４８４ 導電膜
４８５‐４８７ 絶縁膜
４８８ 導電膜
４８９ 導電膜
５００ａ トランジスタ
５００ｂ トランジスタ
５０１ 絶縁膜
５０２ 導電膜
５０３ 絶縁膜
５０４ 絶縁膜
５０６ａ‐５０６ｃ 金属酸化物
５０７ａ 低抵抗領域
５０７ｂ 低抵抗領域
５０８ａ プラグ
５０８ｂ プラグ
５０９ａ 導電膜
５０９ｂ 導電膜
５１２ 絶縁膜
５１４ 導電膜
５１５ 側壁絶縁層
５１６ 絶縁膜
５１８ 絶縁膜
５２６ａ‐５２６ｅ 領域
５３０ 基板
６０１ 光電変換素子
６０２‐６０５ トランジスタ
６０６ 容量素子
６０７ ノード
６０８ 配線
６０９ 配線
６１０ 画素駆動回路
６１１ 配線
６２１ 画素部
６２２ 画素
６２２Ｂ 画素
６２２Ｇ 画素
６２２Ｒ 画素
６２３ 画素
６２４ フィルタ
６２４Ｂ‐６２４Ｒ フィルタ
６２５ レンズ
６２６ 配線群
６６０ 光
７００ 基板
７０１ 素子分離層
７０２‐７０５ 絶縁膜
７１０‐７１７ プラグ
７３０‐７３５ 配線
７５１ 電極
７５２ 電極
７５３ 絶縁膜
７８１‐７８９ 層
７９０ ゲート電極
７９２ ウェル
７９３ チャネル形成領域
７９４ 低濃度不純物領域
７９５ 高濃度不純物領域
７９６ 導電性領域
７９７ ゲート絶縁膜
７９８ 側壁絶縁層
７９９ 側壁絶縁層
３１００ 表示装置
３１２５ 発光素子
３１３０ 画素
３１３１ 表示領域
３１３２ 回路
３１３３ 回路
３１３５ 走査線
３１３６ 信号線
３１３７ 画素回路
３１５２ 回路
３１５３ 回路
３２３２ トランジスタ
３２３３ 容量素子
３４３１ トランジスタ
３４３２ 液晶素子
３４３４ トランジスタ
３４３５ ノード
３４３６ ノード
３４３７ ノード
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１２ 半導体層
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチセンサ
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリ
７０００ 表示装置
７００１ 筐体
７００２ 表示部
７００３ 支持台
７１００ 携帯情報端末
７１０１ 筐体
７１０２ 表示部
７１０３ バンド
７１０４ バックル
７１０５ 操作ボタン
７１０６ 入出力端子
７１０７ アイコン
７２００ ＰＣ
７２２１ 筐体
７２２２ 表示部
７２２３ キーボード
７２２４ ポインティングデバイス
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイクロフォン
７５００ 自動車
７５５１ 車体
７５５２ 車輪
７５５３ ダッシュボード
７５５４ ライト
７６００ ビデオカメラ
７６４１ 筐体
７６４２ 筐体
７６４３ 表示部
７６４４ 操作キー
７６４５ レンズ
７６４６ 接続部

Claims (1)

  1. 第１乃至第ｍ（ｍは２以上の整数）メモリセルと、第ｍ＋１乃至第ｍ＋ｍメモリセルと、第１乃至第ｍワード線と、第１ビット線と、第２ビット線と、アナログ回路と、を有し、
    前記アナログ回路は、第１回路および第２回路を有し、
    前記第ｉワード線（ｉは１以上、ｍ以下の整数）は、前記第ｉメモリセルに電気的に接続され、
    前記第１乃至第ｍメモリセルは、前記第１ビット線を介して、前記アナログ回路に電気的に接続され、
    前記第ｍ＋ｉメモリセルは、前記第ｉワード線に電気的に接続され、
    前記第１回路は前記第１ビット線に電気的に接続され、
    前記第２回路は、前記第２ビット線を介して、前記第ｍ＋１乃至第ｍ＋ｍメモリセルに電気的に接続され、
    前記第１回路は前記第２回路と、カレント・ミラー回路を介して、電気的に接続され、
    前記第１乃至第ｍメモリセルは第１データに対応する電位を保持する機能を有し、
    前記第１乃至第ｍワード線は第２データに対応する電位が与えられ、
    前記アナログ回路は前記第１データと前記第２データの積和演算を行う機能を有し、
    前記第１データまたは前記第２データは画像データを含むことを特徴とする送信装置。
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Country Link
US (3) US9716852B2 (ja)
JP (2) JP6715644B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI849753B (zh) * 2023-02-17 2024-07-21 一詮精密工業股份有限公司 具有彈性緩衝片的金屬熱交換模組

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2016166631A1 (en) 2015-04-13 2016-10-20 Semiconductor Energy Laboratory Co., Ltd. Decoder, receiver, and electronic device
US10545526B2 (en) 2015-06-25 2020-01-28 Semiconductor Energy Laboratory Co., Ltd. Circuit, driving method thereof, and semiconductor device
JP2017063420A (ja) 2015-09-25 2017-03-30 株式会社半導体エネルギー研究所 半導体装置
KR20170061602A (ko) 2015-11-26 2017-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2017108397A (ja) 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
JP6906940B2 (ja) 2015-12-28 2021-07-21 株式会社半導体エネルギー研究所 半導体装置
CN108701480B (zh) 2016-03-10 2022-10-14 株式会社半导体能源研究所 半导体装置
CN115995242A (zh) * 2016-03-18 2023-04-21 株式会社半导体能源研究所 半导体装置
JP2017207747A (ja) 2016-05-17 2017-11-24 株式会社半導体エネルギー研究所 表示システムおよび移動体
CN110235438B (zh) * 2016-12-01 2021-12-28 Lg 电子株式会社 图像显示设备和包含该图像显示设备的图像显示系统
TWI748035B (zh) 2017-01-20 2021-12-01 日商半導體能源硏究所股份有限公司 顯示系統及電子裝置
WO2018138603A1 (en) 2017-01-26 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
KR20190120299A (ko) * 2017-03-09 2019-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
DE112018003456T5 (de) * 2017-07-07 2020-03-19 Semiconductor Energy Laboratory Co., Ltd. Anzeigesystem und Betriebsverfahren des Anzeigesystems
JP7004453B2 (ja) * 2017-08-11 2022-01-21 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット
JP6901939B2 (ja) * 2017-08-11 2021-07-14 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11354562B2 (en) * 2018-01-03 2022-06-07 Silicon Storage Technology, Inc. Programmable neuron for analog non-volatile memory in deep learning artificial neural network
CN113892109A (zh) 2019-06-21 2022-01-04 株式会社半导体能源研究所 半导体装置及电子设备
JPWO2021130590A1 (ja) 2019-12-27 2021-07-01
JP7536798B2 (ja) 2020-01-21 2024-08-20 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN112104333B (zh) * 2020-09-27 2021-05-25 光彩芯辰(浙江)科技有限公司 一种光电微电子信号补偿设备
JP2022127597A (ja) 2021-02-19 2022-08-31 株式会社半導体エネルギー研究所 電子装置
US11594176B2 (en) 2021-03-11 2023-02-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, electronic device, and operation method of semiconductor device

Family Cites Families (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US5101255A (en) 1987-01-14 1992-03-31 Sachio Ishioka Amorphous photoelectric conversion device with avalanche
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4791598A (en) * 1987-03-24 1988-12-13 Bell Communications Research, Inc. Two-dimensional discrete cosine transform processor
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02246087A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 半導体記憶装置ならびにその冗長方式及びレイアウト方式
JP3020528B2 (ja) * 1989-12-14 2000-03-15 キヤノン株式会社 画像処理装置
US5093722A (en) * 1990-03-01 1992-03-03 Texas Instruments Incorporated Definition television digital processing units, systems and methods
US5253078A (en) * 1990-03-14 1993-10-12 C-Cube Microsystems, Inc. System for compression and decompression of video data using discrete cosine transform and coding techniques
JPH0467259A (ja) 1990-07-09 1992-03-03 Hitachi Ltd 情報処理装置
KR960006761B1 (ko) * 1991-12-07 1996-05-23 삼성전자주식회사 변환방식의 적응적 선택에 의한 변환부호화 및 복호화방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2809954B2 (ja) 1992-03-25 1998-10-15 三菱電機株式会社 画像感知および処理のための装置および方法
IL106067A (en) * 1993-06-20 1997-02-18 Yissum Res Dev Co Apparatus for performing analog multiplication and addition
JP3642591B2 (ja) 1994-11-29 2005-04-27 株式会社日立メディコ 画像処理装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6237017B1 (en) * 1996-04-25 2001-05-22 Texas Instruments India Limited Lossy technique for image and speech processing
US5894430A (en) * 1996-05-20 1999-04-13 Matsushita Electric Industrial Co., Ltd. Orthogonal transform processor
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
WO2000036842A1 (en) * 1998-12-14 2000-06-22 Matsushita Electric Industrial Co., Ltd. Dct arithmetic device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050125477A1 (en) * 2003-12-04 2005-06-09 Genov Roman A. High-precision matrix-vector multiplication on a charge-mode array with embedded dynamic memory and stochastic method thereof
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4721726B2 (ja) 2005-02-25 2011-07-13 富士通セミコンダクター株式会社 差動増幅器
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4797567B2 (ja) 2005-10-24 2011-10-19 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI419105B (zh) * 2005-12-20 2013-12-11 Thomson Licensing 顯示面板之驅動方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007241475A (ja) 2006-03-06 2007-09-20 Canon Inc 差動乗算回路及び積和演算回路
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101446191B1 (ko) * 2006-05-25 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008134346A (ja) * 2006-11-27 2008-06-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008070987A1 (en) 2006-12-12 2008-06-19 Vantrix Corporation An improved video rate control for video coding standards
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4941733B2 (ja) * 2007-03-28 2012-05-30 日本電気株式会社 電流増幅回路
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8219846B2 (en) * 2008-05-20 2012-07-10 Xilinx, Inc. Circuit for and method of receiving video data
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US7986042B2 (en) * 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8294159B2 (en) * 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180043383A (ko) * 2010-01-22 2018-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011099343A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5709404B2 (ja) 2010-05-10 2015-04-30 キヤノン株式会社 固体撮像装置およびその駆動方法
KR101688084B1 (ko) 2010-06-30 2016-12-20 삼성전자주식회사 이미지 센서 및 이를 포함하는 패키지
JP5727892B2 (ja) * 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US9378185B2 (en) * 2010-09-30 2016-06-28 Texas Instruments Incorporated Transform and quantization architecture for video coding and decoding
JP5633323B2 (ja) 2010-11-11 2014-12-03 ソニー株式会社 固体撮像装置及び電子機器
US9008119B2 (en) * 2011-10-07 2015-04-14 Maxlinear, Inc. Method and system for serialization and deserialization (SERDES) for inter-system communications
US8611173B1 (en) * 2011-12-02 2013-12-17 Altera Corporation Buffer circuitry with multiport memory cells
US9953563B2 (en) * 2013-04-23 2018-04-24 Sharp Kabushiki Kaisha Display device and drive current detection method for same
JP6582416B2 (ja) 2014-05-15 2019-10-02 株式会社リコー 画像処理装置、画像処理方法及びプログラム
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017163208A1 (en) * 2016-03-23 2017-09-28 Gsi Technology Inc. In memory matrix multiplication and its usage in neural networks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI849753B (zh) * 2023-02-17 2024-07-21 一詮精密工業股份有限公司 具有彈性緩衝片的金屬熱交換模組

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