JP6830351B2 - 回路 - Google Patents

回路 Download PDF

Info

Publication number
JP6830351B2
JP6830351B2 JP2016250634A JP2016250634A JP6830351B2 JP 6830351 B2 JP6830351 B2 JP 6830351B2 JP 2016250634 A JP2016250634 A JP 2016250634A JP 2016250634 A JP2016250634 A JP 2016250634A JP 6830351 B2 JP6830351 B2 JP 6830351B2
Authority
JP
Japan
Prior art keywords
transistor
insulator
oxide
circuit
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016250634A
Other languages
English (en)
Other versions
JP2017121053A5 (ja
JP2017121053A (ja
Inventor
高橋　圭
圭 高橋
三宅　博之
博之 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017121053A publication Critical patent/JP2017121053A/ja
Publication of JP2017121053A5 publication Critical patent/JP2017121053A5/ja
Application granted granted Critical
Publication of JP6830351B2 publication Critical patent/JP6830351B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Analogue/Digital Conversion (AREA)
  • Control Of El Displays (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Thin Film Transistor (AREA)

Description

本発明の一態様は、半導体装置、表示装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
表示パネルは、多階調化、及び高精細化等の高性能化の傾向にある。この高性能化に対応するため、表示パネルの駆動回路、特に信号線駆動回路（ソースドライバともいう）には、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ドライバＩＣともいう）が採用されている。
ドライバＩＣは、画素に与えるアナログ信号を生成するための階調電圧生成回路を有する。この階調電圧生成回路は、デジタル信号を基に、アナログ信号を生成する、所謂Ｄ／Ａ変換回路（ＤＡＣともいう）である。
Ｄ／Ａ変換回路は、高速での応答が求められる点を考慮して、直列に設けた抵抗を使用する抵抗ストリング型のＤＡＣ（Ｒ−ＤＡＣともいう）が採用されている。Ｒ−ＤＡＣは、デジタル信号のビット数の増加に伴ってスイッチの数が指数関数的に増加するため、ドライバＩＣの回路面積が増加する。
そのため、特許文献１乃至３では、上位ビットと下位ビットとで別々にデジタル信号を変換して、それぞれのアナログ信号を合成することで、所望のアナログ信号を得る構成が提案されている。
米国特許出願公開第２００５／０１４０６３０号明細書 米国特許出願公開第２０１０／０１５６８６７号明細書 米国特許出願公開第２０１０／０１４１４９３号明細書
上述したように階調電圧生成回路として機能する半導体装置の構成には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。例えば、特許文献２にあるように電流ＤＡＣを用いる場合、耐圧の大きいトランジスタを利用してスイッチを構成することになる。デジタル信号のビット数の増加によってスイッチ数が増加すると、回路の占有面積が増加してしまう。また、デジタル信号のビット数の増加によってスイッチ数が増加すると、出力部の寄生容量が増加してしまい、応答速度が低下してしまう。
また、特許文献３の構成では、出力されるアナログ信号は、増幅回路のオフセット電圧の影響を受けてしまう。このオフセット電圧の影響を受けた出力電圧が所望の階調電圧を超えてしまうと、階調反転が発生し、所望の階調の表示が得られないといった問題を招くことがある。
そこで本発明の一態様は、オフセット電圧の影響を受けにくい階調電圧生成回路を提供することを課題の一とする。また、本発明の一態様は、回路の占有面積が小さい階調電圧生成回路を提供することを課題の一とする。また、本発明の一態様は、新規な階調電圧生成回路を提供することを課題の一とする。また、本発明の一態様は、表示品質の向上が図られた表示パネルを提供することを課題の一とする。また本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、Ｎビットの信号が入力される回路であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、第３のデジタルアナログ変換回路と、増幅回路と、を有し、増幅回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１のトランジスタ及び第２のトランジスタは、ｎチャネル型トランジスタであり、第３のトランジスタ及び第４のトランジスタは、ｐチャネル型トランジスタであり、第１のデジタルアナログ変換回路の出力端子は、第１のトランジスタのゲートと、第３のトランジスタのゲートと、に電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第２のトランジスタの基板電位に電気的に接続され、第３のデジタルアナログ変換回路の出力端子は、第４のトランジスタの基板電位に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第２のトランジスタのソース及びドレインの一方と電気的に接続され、第３のトランジスタのソース及びドレインの一方は、第４のトランジスタのソース及びドレインの一方と電気的に接続され、増幅回路の出力端子は、第２のトランジスタのゲートと、第４のトランジスタのゲートと、に電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち、上位のＭビットの信号が入力され、第２のデジタルアナログ変換回路及び第３のデジタルアナログ変換回路には、Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路である。
または、本発明の一態様は、Ｎビットの信号が入力される回路であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、増幅回路と、を有し、増幅回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタは、第２のトランジスタの差動対であり、第３のトランジスタは、第４のトランジスタの差動対であり、第１のデジタルアナログ変換回路の出力端子は、第１のトランジスタのゲートと、第３のトランジスタのゲートと、に電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第２のトランジスタの基板電位に電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち、上位のＭビットの信号が入力され、第２のデジタルアナログ変換回路には、Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路である。
または、本発明の一態様は、Ｎビットの信号が入力される回路であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、第１の増幅回路と、第２の増幅回路と、を有し、第１の増幅回路は、入力端子と、第１の出力端子と、第２の出力端子と、を有し、第１のデジタルアナログ変換回路の出力端子は、第１の増幅回路が有する入力端子に電気的に接続され、第２の増幅回路は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのゲートと第２のトランジスタのゲートは、電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第１のトランジスタの基板電位に電気的に接続され、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのソース及びドレインの一方と、には第１の電位が与えられ、第１のトランジスタ及び第２のトランジスタがｐチャネル型トランジスタの場合には、第１の電位は高電位信号であり、第１のトランジスタ及び第２のトランジスタがｎチャネル型トランジスタの場合には、第１の電位は低電位信号であり、第１のトランジスタのソース及びドレインの他方は、第１の増幅回路が有する第１の出力端子に電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第１の増幅回路が有する第２の出力端子に電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち、上位のＭビットの信号が入力され、第２のデジタルアナログ変換回路には、Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路である。また、上記構成において、第１の増幅回路は、第３のトランジスタと、第４のトランジスタと、を有し、第３のトランジスタは、第４のトランジスタの差動対であり、第３のトランジスタのソース及びドレインの一方は、第１の増幅回路が有する第１の出力端子に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第１の増幅回路が有する第２の出力端子に電気的に接続されることが好ましい。
または、本発明の一態様は、Ｎビットの信号が入力される回路であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、増幅回路と、を有し、増幅回路は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１の導電体を有し、前記第１の導電体は、前記第１のトランジスタのゲートとして機能し、第２のトランジスタは、第２の導電体と、第３の導電体と、を有し、第２の導電体は、第２のトランジスタの第１のゲートとして機能し、第３の導電体は、第２のトランジスタの第２のゲートとして機能し、第１のデジタルアナログ変換回路の出力端子は、第１の導電体に電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第３の導電体に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第１のトランジスタのソース及びドレインの一方と電気的に接続され、増幅回路の出力端子は、第２の導電体と電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち、上位のＭビットの信号が入力され、第２のデジタルアナログ変換回路には、Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体を有する回路である。
または、本発明の一態様は、Ｎビットの信号が入力される回路であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、第１の増幅回路と第２の増幅回路と、を有し、第１の増幅回路は、入力端子と、第１の出力端子と、第２の出力端子と、を有し、第１のデジタルアナログ変換回路の出力端子は、第１の増幅回路が有する入力端子に接続され、第２の増幅回路は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのゲートと第２のトランジスタの第１のゲートは、電気的に接続され、第１のトランジスタは、第１の導電体を有し、第１の導電体は、第１のトランジスタのゲートとして機能し、第２のトランジスタは、第２の導電体及び第３の導電体を有し、第２の導電体は、第２のトランジスタの第１のゲートとして機能し、第３の導電体は、第２のトランジスタの第２のゲートとして機能し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのソース及びドレインの一方と、には低電位信号が与えられ、第１のトランジスタのソース及びドレインの他方は、第１の増幅回路が有する第１の出力端子に電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第１の増幅回路が有する第２の出力端子に電気的に接続され、第１の導電体と、第２の導電体は、電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第３の導電体に電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち、上位の（Ｎ−Ｍ）ビットの信号が入力され、第２のデジタルアナログ変換回路には、Ｎビットの信号のうち、下位のＭビットの信号が入力され、第１のトランジスタ及び第２のトランジスタは、酸化物半導体を有する回路である。また、上記構成において、第１の増幅回路は、第３のトランジスタと、第４のトランジスタと、を有し、第３のトランジスタは、第４のトランジスタの差動対であり、第３のトランジスタのソース及びドレインの一方は、第１の増幅回路が有する第１の出力端子に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第１の増幅回路が有する第２の出力端子に電気的に接続されることが好ましい。
または、本発明の一態様は、上記のいずれか一に記載の回路を有する半導体装置である。または、本発明の一態様は、上記に記載の半導体装置を有する電子機器である。
または、本発明の一態様は、上記のいずれか一に記載の回路と、タッチセンサ、スピーカー、及び撮像装置のうち少なくともいずれか一と、を有する表示装置である。または、本発明の一態様は、上記に記載の表示装置を有する電子機器である。
または、本発明の一態様は、Ｎビットの信号が入力される回路の駆動方法であり、第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、増幅回路と、を有し、増幅回路は、第１のトランジスタ及び第２のトランジスタを有し、第１のデジタルアナログ変換回路の出力端子は、第１のトランジスタのゲートと、第２のトランジスタのゲートと、に電気的に接続され、第２のデジタルアナログ変換回路の出力端子は、第２のトランジスタの基板電位に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第２のトランジスタのソース及びドレインの一方と電気的に接続され、増幅回路の出力端子は、第２のトランジスタのゲートに電気的に接続され、第１のデジタルアナログ変換回路には、Ｎビットの信号のうち上位のＭビットの信号が接続され、第２のデジタルアナログ変換回路には、Ｎビットの信号のうち下位の（Ｎ−Ｍ）ビットの信号が接続され、第１のトランジスタの基板電位は定電圧源に接続され、第２のトランジスタの基板電位に与えられる電位が変化することにより、増幅回路から出力される電位が変化する回路の駆動方法である。
本発明の一態様により、新規な半導体装置、新規な電子機器等を提供することができる。
本発明の一態様により、オフセット電圧の影響を受けにくい階調電圧生成回路を提供することができる。また、本発明の一態様により、回路の占有面積が小さい階調電圧生成回路を提供することができる。また、本発明の一態様により、新規な階調電圧生成回路を提供することができる。また、本発明の一態様により、表示品質の向上が図られた表示パネルを提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
増幅回路の構成例を示す回路図。 増幅回路の構成例を示す回路図。 増幅回路の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 入力されたデジタル信号と出力された電圧の対応関係を示す図。 Ｄ／Ａ変換回路の構成例を示す回路図。 Ｄ／Ａ変換回路の構成例を示す回路図。 Ｄ／Ａ変換回路の構成例を示す回路図。 半導体装置の断面を示す図。 トランジスタの断面を示す図。 表示パネルの構成例を示す回路ブロック図。 信号線駆動回路の構成例を示す回路ブロック図。 （Ａ）画素の構成例を示す回路図、（Ｂ）画素の動作例を示すタイミングチャート。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 表示パネルの構成例を示す上面図。 表示パネルの構成例を示す上面図。 表示パネルの構成例を示す断面図。 表示パネルの構成例を示す断面図。 表示パネルの構成例を示す断面図。 層の断面と、表示パネルの構成例を示す上面図。 表示パネルの構成例を示す断面図。 表示モジュールの例を示す図。 タッチパネルの構成例を示す模式図。 電子機器の例を示す図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。 トランジスタの断面図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明に係る酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造のバンド図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、本明細書においてＤＥＣ［Ｍ：Ｎ］と表記した場合は、ＤＥＣ［Ｍ］乃至ＤＥＣ［Ｎ］のことを表す。また、ＤＥＣＢはＤＥＣの反転データを表す。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互い構成例を適宜組み合わせること、及び他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
（実施の形態１）
本実施の形態では、階調電圧生成回路としての機能を有する半導体装置１０の一例について説明する。
＜増幅回路＞
図１（Ａ）は、増幅回路５１の一例を示す。増幅回路５１は、非反転入力端子として機能する端子ＩＮと、反転入力端子として機能する端子ＩＮ−と、出力端子として機能する端子ＯＵＴと、を有する。端子ＩＮには、電位ＶＩＮが与えられる。端子ＯＵＴからは、電位ＶＯＵＴが出力される。端子ＩＮ−には、端子ＯＵＴからの出力がフィードバックされる。
増幅回路５１は、端子ＳＵＢ１及び端子ＳＵＢ２を有する。端子ＳＵＢ１及び端子ＳＵＢ２には、電位ＶＳＵＢ１及び電位ＶＳＵＢ２が与えられる。増幅回路５１において、電位ＶＯＵＴとして、電位ＶＩＮにΔＶで表される電圧を加えた値が得られる。ここでΔＶは、増幅回路５１に入力されるＶＳＵＢ１及びＶＳＵＢ２により制御される値である。ΔＶは正の値には限定されない。電位ＶＳＵＢ１及び電位ＶＳＵＢ２の値により、ΔＶが負の値となる場合もある。
図１（Ａ）に示す増幅回路５１は、増幅回路５２及び増幅回路５３を有する。端子ＩＮ及び端子ＩＮ−は、増幅回路５２に電気的に接続される。増幅回路５３には、増幅回路５２において生成された信号が与えられる。また、増幅回路５３は、端子ＯＵＴに電気的に接続される。
増幅回路５２として例えば、差動増幅器を用いることができる。差動増幅器の一例を、図１（Ｂ）及び（Ｃ）に示す。
図１（Ｂ）に示す増幅回路５２は、端子Ｍ１＋、端子Ｍ１−、端子Ｍ２＋、及び端子Ｍ２−を有する。端子Ｍ１＋、端子Ｍ１−、端子Ｍ２＋、及び端子Ｍ２−からは、電位ＶＭ１＋、電位ＶＭ１−、電位ＶＭ２＋、及び電位ＶＭ２−が出力される。
図１（Ｂ）に示す増幅回路５２は、電流源５４及び電流源５５を有する。電流源５５は、電位ＶＧＮＤに接続される。電流源５４は、電位ＶＤＤＡに接続される。
図１（Ｂ）に示す増幅回路５２は、ｎチャネル型トランジスタであるトランジスタ５２ａ及びトランジスタ５２ｂを有する。端子ＩＮはトランジスタ５２ａの第１のゲートに電気的に接続され、端子ＩＮ−はトランジスタ５２ｂの第１のゲートに電気的に接続される。トランジスタ５２ａのソース及びドレインの一方と、トランジスタ５２ｂのソース及びドレインの一方と、は電流源５５に、電気的に接続される。端子Ｍ１＋はトランジスタ５２ａのソース及びドレインの他方に、端子Ｍ１−はトランジスタ５２ｂのソース及びドレインの他方に、それぞれ電気的に接続される。
図１（Ｂ）に示す増幅回路５２は、ｐチャネル型トランジスタであるトランジスタ５２ｉとトランジスタ５２ｊを有する。端子ＩＮはトランジスタ５２ｉの第１のゲートに電気的に接続され、端子ＩＮ−はトランジスタ５２ｊの第１のゲートに電気的に接続される。トランジスタ５２ｉのソース及びドレインの一方と、トランジスタ５２ｊのソース及びドレインの一方と、は電流源５４に、電気的に接続される。端子Ｍ２＋はトランジスタ５２ｉのソース及びドレインの他方に、端子Ｍ２−はトランジスタ５２ｊのソース及びドレインの他方に、それぞれ電気的に接続される。
図１（Ｂ）において、トランジスタ５２ａ、トランジスタ５２ｂ、トランジスタ５２ｉ及びトランジスタ５２ｊは、第２のゲートを有することが好ましい。トランジスタ５２ａ及びトランジスタ５２ｂの第２のゲートには、電位ＶＮが与えられることが好ましい。トランジスタ５２ｉ及びトランジスタ５２ｊの第２のゲートには、電位ＶＰが与えられることが好ましい。
図１（Ｃ）に示す増幅回路５２は、端子ＳＵＢ１及び端子ＳＵＢ２が電気的に接続される点が図１（Ｂ）と異なる。
図１（Ｃ）において、端子ＳＵＢ１はトランジスタ５２ｊの第２のゲートに電気的に接続される。あるいは、端子ＳＵＢ１はトランジスタ５２ｊの基板電位に電気的に接続されてもよい。端子ＳＵＢ２はトランジスタ５２ｂの第２のゲートに電気的に接続される。あるいは、端子ＳＵＢ２はトランジスタ５２ｂの基板電位に電気的に接続されてもよい。
図１（Ｃ）において、トランジスタ５２ａの第２のゲートまたは基板電位は、電位ＶＧＮＤと接続することが好ましい。また、図１（Ｃ）において、トランジスタ５２ｉの第２のゲートまたは基板電位は、電位ＶＤＤＡと接続することが好ましい。
電位ＶＧＮＤとは例えば、グラウンド電位である。例えば、ある基準電位として電位ＶＧＮＤを用いることができる。基準電位として用いる場合において、電位ＶＧＮＤは電圧０［Ｖ］を指す場合がある。
増幅回路５３の一例を、図２（Ａ）に示す。増幅回路５２からの信号が出力される端子Ｍ１＋、端子Ｍ１−、端子Ｍ２＋、及び端子Ｍ２−は、増幅回路５３に電気的に接続される。
図２（Ａ）に示す増幅回路５３は、回路５６ａ、回路５６ｂ、回路５６ｃ、トランジスタ５３ｇ、及びトランジスタ５３ｐを有する。ここで、回路５６ａ及び回路５６ｂは、カレントミラー回路と呼ばれる場合がある。回路５６ｃについては、図１（Ｄ）に詳細を示す。
回路５６ａは、ｎチャネル型トランジスタであるトランジスタ５３ａ、５３ｂ、５３ｃ及び５３ｄを有する。トランジスタ５３ａのソース及びドレインの一方は、端子Ｍ２−に電気的に接続され、他方は、電位ＶＧＮＤに電気的に接続される。トランジスタ５３ｂのソース及びドレインの一方は、端子Ｍ２＋に電気的に接続され、他方は、電位ＶＧＮＤに電気的に接続される。トランジスタ５３ａの第１のゲートは、トランジスタ５３ｂの第１のゲートに電気的に接続される。
トランジスタ５３ｃのソース及びドレインの一方は、端子Ｍ２−に電気的に接続される。トランジスタ５３ｄのソース及びドレインの一方は、端子Ｍ２＋に電気的に接続され、他方は、トランジスタ５３ｇの第１のゲートと電気的に接続される。トランジスタ５３ｃの第１のゲートには、端子Ｂ３が電気的に接続される。端子Ｂ３には、電圧ＶＢ３が与えられる。
回路５６ｂは、ｐチャネル型トランジスタであるトランジスタ５３ｉ、５３ｊ、５３ｋ及び５３Ｌを有する。トランジスタ５３ｉのソース及びドレインの一方は、端子Ｍ１−に電気的に接続され、他方は、電位ＶＤＤＡに電気的に接続される。トランジスタ５３ｊのソース及びドレインの一方は、端子Ｍ１＋に電気的に接続され、他方は、電位ＶＤＤＡに電気的に接続される。トランジスタ５３ｉの第１のゲートは、トランジスタ５３ｊの第１のゲートに電気的に接続される。
トランジスタ５３ｋのソース及びドレインの一方は、端子Ｍ１−に電気的に接続される。トランジスタ５３Ｌのソース及びドレインの一方は、端子Ｍ１＋に電気的に接続され、他方は、トランジスタ５３ｐの第１のゲートと電気的に接続される。トランジスタ５３ｋの第１のゲートには、端子Ｂ６が電気的に接続される。端子Ｂ６には、電圧ＶＢ６が与えられる。
回路５６ｃは、ｎチャネル型トランジスタであるトランジスタ５３ｅ及び５３ｆと、ｐチャネル型トランジスタであるトランジスタ５３ｍ及び５３ｎと、を有する。また、回路５６ｃは、端子Ｂ４及び端子Ｂ５を有する。端子Ｂ４は、トランジスタ５３ｅのゲートとトランジスタ５３ｆのゲートに、電気的に接続される。端子Ｂ５は、トランジスタ５３ｍのゲートとトランジスタ５３ｎのゲートに、電気的に接続される。端子Ｂ４には電位ＶＢ４が与えられ、端子Ｂ５には電位ＶＢ５が与えられる。
トランジスタ５３ｅのソース及びドレインの一方は、トランジスタ５３ｍのソース及びドレインの一方に電気的に接続され、トランジスタ５３ｅのソース及びドレインの他方は、トランジスタ５３ｍのソース及びドレインの他方に電気的に接続される。トランジスタ５３ｆのソース及びドレインの一方は、トランジスタ５３ｎのソース及びドレインの一方に電気的に接続され、トランジスタ５３ｆのソース及びドレインの他方は、トランジスタ５３ｎのソース及びドレインの他方に電気的に接続される。
トランジスタ５３ｅのソース及びドレインの一方は、トランジスタ５３ｃのソース及びドレインの他方に電気的に接続され、トランジスタ５３ｅのソース及びドレインの他方は、トランジスタ５３ｋのソース及びドレインの他方に電気的に接続され、トランジスタ５３ｆのソース及びドレインの一方は、トランジスタ５３ｇの第１のゲートに電気的に接続され、トランジスタ５３ｆのソース及びドレインの他方は、トランジスタ５３ｐの第１のゲートに電気的に接続される。
トランジスタ５３ｇのソース及びドレインの一方と、トランジスタ５３ｐのソース及びドレインの一方と、は端子ＯＵＴに電気的に接続される。トランジスタ５３ｇのソース及びドレインの他方には、電位ＶＧＮＤが与えられ、トランジスタ５３ｐのソース及びドレインの他方には、電位ＶＤＤＡが与えられる。
図２（Ｂ）に示す増幅回路５３は、端子ＳＵＢ１及び端子ＳＵＢ２が電気的に接続される点が図２（Ａ）と異なる。
図２（Ｂ）において、端子ＳＵＢ１はトランジスタ５３ｊの第２のゲートに電気的に接続される。あるいは、端子ＳＵＢ１はトランジスタ５３ｊの基板電位に電気的に接続されてもよい。端子ＳＵＢ２はトランジスタ５３ａの第２のゲートに電気的に接続される。あるいは、端子ＳＵＢ２はトランジスタ５３ａの基板電位に電気的に接続されてもよい。
トランジスタ５３ｂの第２のゲート、または基板電位は、電位ＶＧＮＤに電気的に接続されることが好ましい。また、トランジスタ５３ｉの第２のゲート、または基板電位は、電位ＶＤＤＡに電気的に接続されることが好ましい。
ここで、本発明の一態様のトランジスタは、図３（Ａ）の例に示すように該トランジスタのソース等が基板電位に電気的に接地されていてもよい。
また、トランジスタ５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｉ、５３ｊ、５３ｋ及び５３Ｌは、図３（Ｂ）に示す例のように、第２のゲートを有してもよい。第２のゲートを有する場合には、トランジスタ５３ａ、５３ｂ、５３ｃ及び５３ｄの第２のゲートには、電位ＶＮが与えられることが好ましい。トランジスタ５３ｉ、５３ｊ、５３ｋ及び５３Ｌの第２のゲートには、電位ＶＰが与えられることが好ましい。
＜半導体装置の例１＞
本発明の一態様の半導体装置１０は、デジタルアナログ変換回路（以下、Ｄ／Ａ変換回路）１１、Ｄ／Ａ変換回路３１、Ｄ／Ａ変換回路３２、及び増幅回路５１を有する。増幅回路５１は、増幅回路５２及び増幅回路５３を有する。
半導体装置１０は、Ｎビット（Ｎは２以上の自然数）の画像信号を、アナログ信号に変換し出力する機能を有する。半導体装置１０の出力は、端子ＯＵＴから、電位ＶＯＵＴとして出力される。
Ｄ／Ａ変換回路１１は、Ｎビット信号のうち上位のＭビット（ＭはＮより小さい自然数）の画像信号（以下、上位ビット信号と呼ぶ）をアナログ信号に変換する回路である。Ｄ／Ａ変換回路１１は、上位ビット信号に対応する、２Ｍ階調の電位ＶＩＮを生成する機能を有する。
Ｄ／Ａ変換回路３１及びＤ／Ａ変換回路３２は、Ｎビットの信号のうち下位の（Ｎ−Ｍ）ビットの画像信号（以下、下位ビット信号と呼ぶ）から、電位ＶＳＵＢ１及び電位ＶＳＵＢ２を生成する機能を有する。
半導体装置１０において、Ｄ／Ａ変換回路１１から、電位ＶＩＮが端子ＩＮに与えられる。また、Ｄ／Ａ変換回路３１から、電位ＶＳＵＢ１が端子ＳＵＢ１に与えられる。また、Ｄ／Ａ変換回路３２から、電位ＶＳＵＢ２が端子ＳＵＢ２に与えられる。
図４に示す半導体装置１０では、増幅回路５２として図１（Ｃ）に示す回路を用い、増幅回路５３として、図２（Ａ）に示す回路を用いる。電流源５４として、ゲートが端子Ｂ２に電気的に接続されるトランジスタ５２ｋを用いる。電流源５５として、ゲートが端子Ｂ１に電気的に接続されるトランジスタ５２ｃを用いる。端子Ｂ１及び端子Ｂ２には、電位ＶＢ１及び電位ＶＢ２が与えられる。
半導体装置１０が有する増幅回路５１は、電位ＶＯＵＴとして、電位ＶＩＮに電圧ΔＶを加えた値を出力する機能を有する。電圧ΔＶは下位ビット信号に対応する電位である。電圧ΔＶは、以下のように決定される。
Ｄ／Ａ変換回路３１から、下位ビットの信号に対応する電位ＶＳＵＢ１が生成される。電位ＶＳＵＢ１は、トランジスタ５２ｉの第２のゲート、または基板電位に与えられる。以下では、電位ＶＳＵＢ１がトランジスタ５２ｉの第２のゲートに与えられる例について説明する。
図４に示す半導体装置１０において、トランジスタ５２ｉの第１のゲートには、上位ビットの信号に対応する電位ＶＩＮが与えられる。ここで上位ビットの信号によって制御される信号のうち、第ｓ番目の出力信号に対応する電位ＶＩＮを、電位ＶＩＮ（ｓ）と表す。また、下位ビットの信号によって制御される信号のうち、第ｔ番目の信号に対応する電圧ΔＶを、ΔＶ（ｔ）と表す。ｓは０以上２Ｍ以下の自然数であり、ｔは１以上２（Ｎ−Ｍ）以下の自然数である。ΔＶ（ｔ）は例えば、ΔＶ（ｔ）＝（ｔ−１）×｛ＶＩＮ（ｓ）−ＶＩＮ（ｓ−１）｝／２（Ｎ−Ｍ）で表すことができる。図６は、２（Ｎ−Ｍ）＝８、すなわちＮ−Ｍ＝３の場合における電位ＶＩＮと電位ＶＯＵＴの関係を示す図である。
トランジスタ５２ｉの第２のゲートには、または基板電位には、電位ＶＤＤＡが与えられる。以下には、トランジスタ５２ｊの第２のゲートに電位ＶＤＤＡが与えられる例について説明する。
ここで、差動増幅器である増幅回路５２において、トランジスタ５２ｉの差動対となるトランジスタ５２ｊの第１のゲートには増幅回路５３からの出力（以下、電位ＶＩＮ−とする）がフィードバックされる。トランジスタ５２ｊの第２のゲートには電位ＶＳＵＢ１が与えられる。電位ＶＳＵＢ１は、（ＶＤＤＡ−α）以上ＶＤＤＡ以下の２（Ｎ−Ｍ）個の電位である。下位ビットの信号のうち、第ｔビットの信号に対応する電位ＶＳＵＢ１を電位ＶＳＵＢ１（ｔ）と表す。電位ＶＳＵＢ１（ｔ）は、ＶＳＵＢ１（ｔ）＝ＶＤＤＡ−［（ｔ−１）×α／｛２（Ｎ−Ｍ）｝］と表すことができる。
ここで、図４に示す半導体装置１０において、トランジスタ５２ｉ及びトランジスタ５２ｊを流れる電流をＩＰ１及びＩＰ２とする。トランジスタ５２ｊを流れる電流ＩＰ２は、第２のゲートに入力される電位ＶＳＵＢ１に応じて変化する。増幅回路５３に入力される電流ＩＰ１の変化に伴い、増幅回路５１の増幅率が変化する。電位ＶＤＤＡと電位ＶＳＵＢ１の差が大きいほど、ΔＶの値は大きくなる。また、トランジスタ５２ｉ及びトランジスタ５２ｊのチャネル長及びチャネル幅が大よそ一致する場合には、電位ＶＳＵＢ１が電位ＶＤＤＡよりも小さい場合において、ΔＶが負の値となる。
Ｄ／Ａ変換回路３２から、下位ビットの信号に対応する電位ＶＳＵＢ２が生成される。電位ＶＳＵＢ２は、トランジスタ５２ｂの第２のゲート、または基板電位に与えられる。以下では、電位ＶＳＵＢ２がトランジスタ５２ｂの第２のゲートに与えられる例について説明する。
トランジスタ５２ａの第１のゲートには、上位ビットの信号に対応する電位ＶＩＮが与えられる。トランジスタ５２ａの第２のゲートまたは基板電位には、電位ＶＧＮＤが与えられる。以下には、トランジスタ５２ａの第２のゲートに電位ＶＧＮＤが与えられる例について説明する。
ここで、差動増幅器である増幅回路５２において、トランジスタ５２ａの差動対となるトランジスタ５２ｂの第１のゲートには増幅回路５３からの出力（以下、電位ＶＩＮ−とする）がフィードバックされる。トランジスタ５２ｂの第２のゲートには、電位ＶＳＵＢ２が与えられる。電位ＶＳＵＢ２は、電位ＶＧＮＤ以上β以下の２（Ｎ−Ｍ）個の電位である。下位ビットの信号のうち、第ｔビットの信号に対応する電位ＶＳＵＢ２を電位ＶＳＵＢ２（ｔ）と表す。電位ＶＳＵＢ２（ｔ）は、ＶＳＵＢ２（ｔ）＝ＶＧＮＤ＋［（ｔ−１）×β／｛２（Ｎ−Ｍ）｝］と表すことができる。
図４に示す半導体装置１０において、電位ＶＧＮＤと電位ＶＳＵＢ２の差に応じて増幅回路５１の増幅率が決定される。電位ＶＧＮＤと電位ＶＳＵＢ２の差が大きいほど、ΔＶの絶対値は大きくなる。
＜半導体装置の例２＞
図５には、図４と異なる半導体装置１０の一例を示す。図５に示す半導体装置１０では、増幅回路５２として図１（Ｂ）に示す回路を用い、増幅回路５３として、図３（Ｂ）に示す回路を用いる。
図４と図５の異なる点について述べる。図４においては、電位ＶＳＵＢ１がトランジスタ５２ｊの第２のゲートまたは基板電位に、電位ＶＳＵＢ２がトランジスタ５２ｂの第２のゲートまたは基板電位に、それぞれ与えられるのに対し、図５においては、電位ＶＳＵＢ１がトランジスタ５３ｊの第２のゲートまたは基板電位に、電位ＶＳＵＢ２がトランジスタ５３ａの第２のゲートまたは基板電位に与えられる。
図５に示す増幅回路５３において、対となるトランジスタ５３ｊ及びトランジスタ５３ｉについて説明する。トランジスタ５３ｉの第１のゲートと、トランジスタ５３ｊの第１のゲートは電気的に接続される。トランジスタ５３ｊの第２のゲートまたは基板電位には、電位ＶＳＵＢ１が入力される。以下では、トランジスタ５３ｊの第２のゲートに電位ＶＳＵＢ１が入力される例について説明する。トランジスタ５３ｉの第２のゲートまたは基板電位には、電位ＶＤＤＡが入力される。以下では、トランジスタ５３ｉの第２のゲートに電位ＶＤＤＡが入力される例について説明する。
図５に示す増幅回路５３において、対となるトランジスタ５３ａ及びトランジスタ５３ｂについて説明する。トランジスタ５３ａの第１のゲートと、トランジスタ５３ｂの第１のゲートは電気的に接続される。トランジスタ５３ａの第２のゲートまたは基板電位には、電位ＶＳＵＢ２が入力される。以下では、トランジスタ５３ａの第２のゲートに電位ＶＳＵＢ２が入力される例について説明する。トランジスタ５３ｂの第２のゲートまたは基板電位には、電位ＶＧＮＤが入力される。以下では、トランジスタ５３ｂの第２のゲートに電位ＶＧＮＤが入力される例について説明する。
図５に示す半導体装置１０において、電位ＶＤＤＡと電位ＶＳＵＢ１の差、及び、電位ＶＧＮＤと電位ＶＳＵＢ２の差、に応じて増幅回路５１の増幅率が変化する。
トランジスタ５３ｉ、トランジスタ５３ｊ、トランジスタ５３ｋ、トランジスタ５３Ｌに流れる電流をそれぞれ、ＩＰ３、ＩＰ４、ＩＰ５及びＩＰ６とする。電流ＩＰ４は、電流ＩＰ３及び電位ＶＳＵＢ１に応じて変化する。トランジスタ５３ａ、トランジスタ５３ｂ、トランジスタ５３ｃ、トランジスタ５３ｄに流れる電流をそれぞれ、ＩＮ３、ＩＮ４、ＩＮ５及びＩＮ６とする。電流ＩＮ４は、電流ＩＮ３及び電位ＶＳＵＢ２に応じて変化する。
電流ＩＮ４に応じてトランジスタ５３ｇの第１のゲートに与えられる電位が変化する。また、電流ＩＰ４に応じて、トランジスタ５３ｐの第１のゲートに与えられる電位が変化する。
＜Ｄ／Ａ変換回路＞
Ｄ／Ａ変換回路１１、Ｄ／Ａ変換回路３１及びＤ／Ａ変換回路３２は、デジタル信号に基づき、アナログ値を生成する回路である。例えば、Ｄ／Ａ変換回路１１、Ｄ／Ａ変換回路３１及びＤ／Ａ変換回路３２は、デジタル信号に基づき、階調電圧を生成することができる。
Ｄ／Ａ変換回路１１に用いることのできる回路の一例について、図７を用いて説明する。図７に示すＤ／Ａ変換回路１１は、電圧生成回路１１ａと、ＰＴＬ（パストランジスタロジック）１１ｂを有する。
電圧生成回路１１ａは例えば、複数の抵抗を直列に接続して構成することができる。電圧生成回路１１ａは例えば、最小値（ＶＧＮＤ＋０．５）［Ｖ］をＶ［１］、最大値（ＶＤＤＡ−０．５）［Ｖ］をＶ［２Ｍ］とした２Ｍ階調の電位であるＶ［１］乃至Ｖ［２Ｍ］を生成する。
ＰＴＬ１１ｂは、複数のｐチャネル型のトランジスタ１１ｅと、複数のｎチャネル型のトランジスタ１１ｆを有する。
トランジスタ１１ｅ及びトランジスタ１１ｆはパストランジスタであり、スイッチとしての機能を有する。これらスイッチは、上位ビット信号に応じてオン・オフが切り替えられる。ＰＴＬ１１ｂは、スイッチの切り替えによって電圧Ｖ［１］乃至Ｖ［２Ｍ］の中から所望の電圧を選択し、図４及び図５に示すＶＩＮとして出力する機能を有する。上述したように、電位ＶＩＮは、後段の回路で、下位ビット信号に対応する電圧に変換される。
Ｄ／Ａ変換回路１１は、直列に設けた抵抗を使用するＲ−ＤＡＣである。Ｒ−ＤＡＣは高速にＤ／Ａ変換を行うことができるが、デジタル信号のビット数が増えると回路の占有面積が大きくなってしまうという問題がある。本発明の一態様である半導体装置１０は、デジタル信号のうち、上位ビット信号だけをＲ−ＤＡＣに割りあてているので、回路の占有面積を小さくすることができる。
Ｄ／Ａ変換回路３１及びＤ／Ａ変換回路３２に用いることのできる回路の一例について、図８及び図９を用いて説明する。
図８及び図９に示すＤ／Ａ変換回路３１及びＤ／Ａ変換回路３２は、Ｄ／Ａ変換回路１１と同様の機能を有する。Ｄ／Ａ変換回路３１は、最小値（ＶＤＤＡ−α）［Ｖ］をＶＡ［１］、最大値ＶＤＤＡ［Ｖ］をＶＡ［２（Ｎ−Ｍ）］とした２（Ｎ−Ｍ）階調の電位であるＶＡ［１］乃至ＶＡ［２（Ｎ−Ｍ）］を生成することができる。Ｄ／Ａ変換回路３２は、最小値ＶＧＮＤ［Ｖ］をＶＢ［１］、最大値β［Ｖ］をＶＢ［２（Ｎ−Ｍ）］とした２（Ｎ−Ｍ）階調の電位であるＶＢ［１］乃至ＶＢ［２（Ｎ−Ｍ）］を生成することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構造の一例を説明する。
＜半導体装置の断面構造の例＞
本発明の一態様の半導体装置の断面構造の一例を図１０に示す。本発明の一態様の半導体装置は例えば、後述する信号線駆動回路１００、または信号線駆動回路１００の一部、を有することが好ましい。
図１０に示す半導体装置は、トランジスタ３００ｎ、トランジスタ３００ｐ、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子２０３等を有する。トランジスタ２００ａ及びトランジスタ２００ｂはトランジスタ３００ｎ及びトランジスタ３００ｐの上方に設けられ、容量素子２０３はトランジスタ２００ａ及びトランジスタ２００ｂの上方に設けられている。
トランジスタ２００ａ及びトランジスタ２００ｂは、酸化物半導体を有することが好ましい。トランジスタ２００ａ及びトランジスタ２００ｂについては、後述するトランジスタ２００を適用することができる。
トランジスタ３００ｐはｐチャネル型のトランジスタである。また、トランジスタ３００ｎ、トランジスタ２００ａ及びトランジスタ２００ｂは例えば、ｎチャネル型のトランジスタである。図７に示すＤ／Ａ変換回路１１が有するｐチャネル型トランジスタとしてトランジスタ３００ｐを、ｎチャネル型トランジスタとしてトランジスタ３００ｎ及びトランジスタ２００ａ等を、用いることができる。図１０では、ｐチャネル型トランジスタのソース及びドレインの一方と、ｎチャネル型トランジスタのソース及びドレインの一方と、が電気的に接続する場合において、ｎチャネル型トランジスタとしてトランジスタ２００ａを、ｐチャネル型トランジスタとしてトランジスタ３００ｐを用いる例を示す。
トランジスタ３００ｐは基板３０１上に設けられ、導電体３０６ｐ、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、ならびに、ソース領域またはドレイン領域として機能する低抵抗領域３０８ａ及び低抵抗領域３０８ｂを有する。
トランジスタ３００ｎは基板３０１上に設けられ、導電体３０６ｐ、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、基板３０１の一部からなる半導体領域３０３、ならびに、ソース領域またはドレイン領域として機能する低抵抗領域３０８ｃ及び低抵抗領域３０８ｄを有する。
図１０に示す例では、トランジスタ３００ｎ、トランジスタ３００ｐ等のトランジスタは、素子分離層により分離される。
基板３０１、半導体領域３０２、及び半導体領域３０３はそれぞれ、ｐ型、ｎ型、及びｐ型の極性を有することが好ましい。図１０に示すトランジスタ３００ｐにおいて、低抵抗領域３０８ａ及び低抵抗領域３０８ｂは、半導体領域３０２に埋め込まれるように形成される。図１０に示すトランジスタ３００ｎにおいて、低抵抗領域３０８ｃ及び低抵抗領域３０８ｄは、半導体領域３０３に埋め込まれるように形成される。半導体領域３０３は、半導体領域３０２に埋め込まれるように形成される。
低抵抗領域３０８ａ、低抵抗領域３０８ｂ、低抵抗領域３０８ｃ、低抵抗領域３０８ｄ、導電体３０６ｎ、導電体３０６ｐ、半導体領域３０２、及び半導体領域３０３には、導電体３２８等の導電体を介して電位が与えられる。トランジスタ３００ｐにおいて、半導体領域３０２に接続される導電体を介して、トランジスタ３００ｐの基板電位を制御することができる。トランジスタ３００ｎにおいて、半導体領域３０３に接続される導電体を介して、トランジスタ３００ｎの基板電位を制御することができる。
ここで、トランジスタ３００ｐの基板電位の制御を行う際には、基板３０１の電位を制御する場合と、半導体領域３０２の電位を制御する場合と、の２通りが考えられる。基板３０１の電位を制御する場合には、隣接するトランジスタと基板３０１の電位とが共通のため、基板３０１の電位を変化させるのに伴い、トランジスタ３００ｐと、トランジスタ３００ｐに隣接する他のトランジスタと、の特性が変化する。一方、半導体領域３０２は、素子分離領域と基板３０１を介して他のトランジスタとは電気的に大よそ分離される。よって、半導体領域３０２の電位を制御する場合には、主にトランジスタ３００ｐの特性を変化させることができ、隣接する他のトランジスタへ与える影響を小さく抑えて制御することができる。
同様に、トランジスタ３００ｎの基板電位の制御を行う際には、基板３０１、半導体領域３０２及び半導体領域３０３の電位を制御する場合が考えられる。隣接する他のトランジスタへ与える影響を小さく抑えるためには、半導体領域３０３の電位を制御することが好ましい。
よって例えば、図１（Ｃ）のトランジスタ５２ｊ、図２（Ｂ）のトランジスタ５３ｊ等にトランジスタ３００ｐを用いる場合、端子ＳＵＢ１は、半導体領域３０２に電気的に接続されることが好ましい。
また例えば、図１（Ｃ）のトランジスタ５２ｂ、図２（Ｂ）のトランジスタ５３ａ等にトランジスタ３００ｎを用いる場合、端子ＳＵＢ２は、半導体領域３０３に電気的に接続されることが好ましい。
半導体領域３０２及び半導体領域３０３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、低抵抗領域３０８ｂ、低抵抗領域３０８ｃ、及び低抵抗領域３０８ｄ、等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００ｎ及びトランジスタ３００ｐをＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３０８ａ、低抵抗領域３０８ｂ、低抵抗領域３０８ｃ、及び低抵抗領域３０８ｄ、は、半導体領域３０２に適用される半導体材料に加え、導電性を付与する元素を含む。ｎ型の導電性を付与する元素としてヒ素、リンなど、ｐ型の導電性を付与する元素としてホウ素など、を用いることができる。
ゲートとして機能する導電体は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１０に示すトランジスタ３００ｐ及びトランジスタ３００ｎは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
例えば、トランジスタ３００ｐ及びトランジスタ３００ｎは図１１（Ａ）に示すように、基板３０１に設けられる凸部上に形成されてもよい。図１１（Ａ）に示すトランジスタ３００ｐ及びトランジスタ３００ｎは、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いて素子分離領域４６０を設け、素子分離する例を示す。また、トレンチ以外の領域に存在する基板３０１の凸部には、半導体領域３０２等、及び低抵抗領域３０８ａ等が設けられている。
また、トランジスタ３００ｐ及びトランジスタ３００ｎは図１１（Ｂ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、または絶縁基板上に形成されてもよい。図１１（Ｂ）において、トランジスタ３００ｐ及びトランジスタ３００ｎは、第２のゲートとして機能する導電体４５５ｐ及び導電体４５５ｎを有する。導電体４５５ｐ及び導電体４５５ｎ上には、絶縁体３２２が設けられる。絶縁体３２２は、第２のゲート絶縁体として機能する。
トランジスタ３００ｐにおいて、絶縁体３２２上にはトランジスタのチャネル形成領域４０７ｐと、低抵抗領域４７６ａ及び低抵抗領域４７６ｂと、を有する。また、低抵抗領域４７６ａとチャネル形成領域４０７ｐの間、及び低抵抗領域４７６ｂとチャネル形成領域４０７ｐの間、に領域４７４ｐを有してもよい。領域４７４ｐは、ライトドープドレイン領域と呼ばれる場合がある。トランジスタ３００ｎにおいて、絶縁体３２２上にはトランジスタのチャネル形成領域４０７ｎと、低抵抗領域４７６ｃ及び低抵抗領域４７６ｄと、を有する。また、低抵抗領域４７６ｃとチャネル形成領域４０７ｎの間、及び低抵抗領域４７６ｄとチャネル形成領域４０７ｐの間、に領域４７４ｎを有してもよい。領域４７４ｎは、ライトドープドレイン領域と呼ばれる場合がある。
トランジスタ３００ｐにおいて、チャネル形成領域４０７ｐ上に、ゲート絶縁体として機能する絶縁体３０４と、絶縁体３０４上の導電体３０６ｐと、を有する。導電体３０６ｐは、トランジスタ３００ｐの第１のゲートとして機能する。トランジスタ３００ｎにおいて、チャネル形成領域４０７ｎ上に、ゲート絶縁体として機能する絶縁体３０４と、絶縁体３０４上の導電体３０６ｎと、を有する。導電体３０６ｎは、トランジスタ３００ｎの第１のゲートとして機能する。
トランジスタ３００ｐ及びトランジスタ３００ｎを覆って、絶縁体３２０、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００ｐなどから、トランジスタ２００ａが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２４、及び絶縁体３２６にはトランジスタ２００ａ等と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、または配線として機能を有する。なお、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、及び導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
また、導電体３２８、及び導電体３３０は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３２４が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００ｐ及びトランジスタ３００ｎと、トランジスタ２００ａ及びトランジスタ２００ｂと、がバリア層により分離され、トランジスタ３００ｐ及びトランジスタ３００ｎからトランジスタ２００ａ及びトランジスタ２００ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層してもよい。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３２４と接する構造であることが好ましい。
また、絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
また、導電体３５６は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。導電体３５６に銅を用いる場合、銅の拡散を抑制する導電体と積層して設けることが好ましい。銅の拡散を抑制する導電体として、例えばタンタル、窒化タンタル等のタンタルを含む合金、ルテニウム、及びルテニウムを含む合金等を用いるとよい。
また、例えば、絶縁体３５０は、銅の拡散を抑制する、または、酸素、及び水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。従って、絶縁体３２４と同様の材料を用いることができる。
絶縁体３５４上には、絶縁体３５８、絶縁体２１０、絶縁体２１２、及び絶縁体２１４が、順に積層して設けられている。絶縁体３５８、絶縁体２１０、絶縁体２１２、及び絶縁体２１４のいずれかまたは全部を、銅の拡散を抑制する、または酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体３５８、及び絶縁体２１２には例えば、絶縁体３２４と同様の材料を用いることができる。また、絶縁体２１０は、絶縁体３２０と同様の材料を用いることができる。
また、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高いため、より好ましい。
絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体３２０と同様の材料を用いることができる。
また、絶縁体３５８、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００ａ等を構成する導電体２０５等が埋め込まれている。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体３５８、絶縁体２１２、及び絶縁体２１４と接する領域の導電体２１８は、銅の拡散を抑制する、または、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。
絶縁体２１４の上方には、トランジスタ２００ａ、トランジスタ２００ｂ、及び絶縁体２８０が設けられている。また、図１０に示すトランジスタ２００ａ及びトランジスタ２００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
絶縁体２８０上には、絶縁体２８２、絶縁体２８４、及び絶縁体１１０が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、絶縁体２８４、及び絶縁体１１０には、導電体２４４等が埋め込まれている。また、トランジスタ２００ａが有する導電体２４０ａ及び導電体２４０ｂ等の導電体上に、上層の導電体と接続する導電体２４５等が設けられる。なお、導電体２４４は、容量素子２０３、トランジスタ２００ａ、またはトランジスタ３００ｐ等と電気的に接続するプラグ、または配線として機能を有する。導電体２４４は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
ここで、図１０において、トランジスタ３００ｐの低抵抗領域３０８ａは、導電体３２８、導電体２１８、導電体２４５等を介して、トランジスタ２００ａのソース及びドレインの一方を電気的に接続される。
なお、絶縁体２８２、及び絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。また、絶縁体２８４には、絶縁体２１２と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましく、特に酸化アルミニウムを用いることが好ましい。
また、絶縁体２８４には、容量素子２０３を設ける領域から、トランジスタ２００ａを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
従って、トランジスタ２００ａ、及び過剰酸素領域を含む絶縁体２８０を、絶縁体２１０、絶縁体２１２、及び絶縁体２１４の積層構造と、絶縁体２８２及び絶縁体２８４の積層構造により挟む構成とすることができる。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２及び絶縁体２８４は、酸素、または、水素、及び水などの不純物の拡散を抑制するバリア性を有する。
（実施の形態３）
本実施の形態では、実施の形態１に示した半導体装置１０を含む表示パネルについて説明を行う。
〈表示パネルのブロック図〉
図１２の回路ブロック図に示す表示パネルは、信号線駆動回路１００、走査線駆動回路１０１、及び画素部１０２を有する。また、画素部１０２中にマトリクス状に配置された複数の画素１０３を示している。なお、画素部１０２を表示部と呼ぶ場合もある。
信号線駆動回路１００は、複数の信号線ＳＬにアナログ信号に変換された画像信号を出力する機能を有する回路である。
信号線駆動回路１００を構成する回路は、ＩＣ化してもよいし、画素部１０２の画素１０３が有するトランジスタと同じトランジスタを用いて形成してもよい。なお信号線駆動回路１００を複数設け、複数の信号線駆動回路１００により、複数の信号線ＳＬを分割して制御してもよい。
走査線駆動回路１０１は、複数の走査線ＧＬに走査信号を出力する機能を有する回路である。走査線駆動回路１０１は、一例としては、シフトレジスタ、バッファ等を有する。走査線駆動回路１０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号を出力する機能を有する。
走査線駆動回路１０１を構成する回路は、ＩＣ化してもよいし、画素部１０２の画素１０３が有するトランジスタと同じトランジスタを用いて形成してもよい。なお、走査線駆動回路１０１を複数設け、複数の走査線駆動回路１０１により、複数の走査線ＧＬを分割して制御してもよい。
画素部１０２は、複数の走査線ＧＬ、及び複数の信号線ＳＬが概略直交するように設けられている。走査線ＧＬと信号線ＳＬの交差部には、画素１０３が設けられる。なお画素部１０２における画素１０３の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。またＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。
〈信号線駆動回路１００〉
次に、図１３を用いて信号線駆動回路１００の詳細について説明を行う。図１３に示す回路ブロック図は、Ｎビットの画像信号を処理することが可能な信号線駆動回路１００の構成例を示している。
信号線駆動回路１００は、端子４０、端子４１、端子４２、ＬＶＤＳレシーバ１１８（ＬＶＤＳ：小振幅差動信号）、ロジック回路１１９、シフトレジスタ１１１、ラッチ回路１１２、レベルシフタ１１３、Ｄ／Ａ変換回路１１４、増幅回路１１５を有する。
端子４０は、アナログ信号に変換された画像信号用の出力端子であって、信号線ＳＬと電気的に接続される。端子４１、４２は、差動信号用の入力端子である。例えば、端子４２＜１＞には、端子４１＜１＞の入力信号の論理を反転した信号が入力される。例えば、端子４１＜１＞−４１＜Ｎ＞にはそれぞれ画像信号ＤＰ［１］−ＤＰ［Ｎ］がそれぞれ入力され、端子４２＜１＞−４２＜Ｎ＞には画像信号ＤＮ［１］−ＤＮ［Ｎ］がそれぞれ入力される。
端子４１、４２は画像信号ＤＰ［１：Ｎ］、ＤＮ［１：Ｎ］の入力だけでなく、コマンド信号の入力にも用いられる。信号線駆動回路１００には、端子４０−４２の他に、電源電圧の入力端子、各種信号の入力端子、各種信号の出力端子等が設けられている。
ＬＶＤＳレシーバ１１８は、入力された差動信号をシングルエンド方式の信号に変換する機能を有する。ＬＶＤＳレシーバ１１８によって、画像信号ＤＰ［１：Ｎ］、ＤＮ［１：Ｎ］は、シングルエンド方式の画像信号ＤＳＥに変換される。
ロジック回路１１９は、外部から入力されるコマンド信号等に従い、信号線駆動回路１００に含まれる回路を制御する機能を有する。具体的には、ロジック回路１１９は信号ＳＳＰ、ＳＣＬＫ、ＬＴＳ等を生成する。信号ＳＳＰ、ＳＣＬＫは、シフトレジスタ１１１の制御信号である。信号ＬＴＳはラッチ回路１１２の制御信号である。
ロジック回路１１９は、シリアル形式の画像信号ＤＳＥをパラレル形式の画像信号ＤＯＵＴに変換する機能（シリアルーパラレル変換機能）を有する。
シフトレジスタ１１１は、複数段のフリップフロップ（ＦＦ）回路を有する。１段目のＦＦ回路に信号ＳＳＰ（スタートパルス信号）を入力することで、各段のＦＦ回路から所定のタイミングでサンプリング信号が出力される。各段のＦＦ回路がサンプリング信号を出力するタイミングは、信号ＳＣＬＫ（クロック信号）によって制御される。
先述のサンプリング信号に従い、ラッチ回路１１２は画像信号ＤＯＵＴをサンプリングし、記憶する。ラッチ回路１１２に記憶された画像信号の出力のタイミングは、信号ＬＴＳによって制御される。
レベルシフタ１１３は、ラッチ回路１１２から出力された画像信号を昇圧して出力する機能を有する。
Ｄ／Ａ変換回路１１４は上記実施の形態１での半導体装置の構成を有する。当該構成とすることで、回路面積の小面積化、表示品質の向上を図ることができる。
増幅回路１１５は、Ｄ／Ａ変換回路１１４から出力される画像信号（アナログ信号）を増幅して、信号線ＳＬに出力する機能を有する。なお、増幅回路１１５を出力回路、またはバッファ回路という場合もある。
次に画素１０３に用いることができる回路構成例について説明を行う。
〈発光素子を用いた表示パネル用画素回路の一例〉
図１４（Ａ）は発光素子を有するパネルに用いることができる画素１０３の一例を示す。図１４（Ｂ）は図１４（Ａ）に示す画素１０３の動作例を示すタイミングチャートである。
画素１０３は、走査線ＧＬ、信号線ＳＬ、配線ＭＬ、配線ＣＴＬ及び配線ＡＮＬと電気的に接続されている。また、画素１０３は、トランジスタ１２０乃至１２２、容量素子１２３、及び発光素子１２６を有する。
発光素子１２６は一対の端子（アノード及びカソード）を有する。発光素子１２６としては、電流または電圧によって輝度を制御することが可能な素子を用いることができる。発光素子１２６として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、後者は無機ＥＬ素子と呼ばれている。
図１４（Ａ）ではトランジスタ１２０乃至１２２はｎ型トランジスタであるが、これらの一部または全てをｐ型トランジスタとしてもよい。また、トランジスタ１２０乃至１２２はゲートに電気的に接続されているバックゲートを有する。このようなデバイス構造とすることで、トランジスタ１２０乃至１２２の電流駆動能力を向上させることができる。トランジスタ１２０乃至１２２の一部または全てがバックゲートを有さないトランジスタでもよい。
トランジスタ１２０は、トランジスタ１２１のゲート（ノード１２４）と信号線ＳＬと間を接続するパストランジスタである。トランジスタ１２２は、配線ＭＬと発光素子１２６のアノード（ノード１２５）との間を接続するパストランジスタである。トランジスタ１２１は駆動トランジスタであり、発光素子１２６に供給される電流源として機能する。トランジスタ１２１のドレイン電流の大きさによって、発光素子１２６の輝度が調節される。容量素子１２３は、ノード１２５とノード１２４間の電圧を保持する保持容量である。
トランジスタ１２１の駆動能力にばらつきが発生すると、画素１０３ごとに発光素子１２６の輝度にばらつきが発生し、表示品位を低下させてしまう。図１４（Ａ）に示す画素１０３は、トランジスタ１２１のドレイン電流をモニターすることで、発光素子１２６の輝度ばらつきを補正する機能を有する。
図１４（Ｂ）に、図１４（Ａ）に示す走査線ＧＬの電位と、信号線ＳＬに供給される画像信号の電位のタイミングチャートを例示する。なお、図１４（Ｂ）に示すタイミングチャートは、画素１０３に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
期間Ｐ１は書き込み動作期間であり、発光素子１２６は発光させない。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ１２０及びトランジスタ１２２がオンとなる。信号線ＳＬには、画像信号として電位Ｖｄａｔａが与えられる。電位Ｖｄａｔａは、トランジスタ１２０を介してノード１２４に与えられる。
トランジスタ１２１がｎチャネル型である場合、期間Ｐ１では、配線ＭＬの電位が、配線ＣＴＬの電位に発光素子１２６の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線ＡＮＬの電位が、配線ＭＬの電位にトランジスタ１２１の閾値電圧Ｖｔｈを加算した電位よりも高いことが望ましい。上記構成により、トランジスタ１２１のドレイン電流を、発光素子１２６ではなく配線ＭＬの方に優先的に流すことができる。
期間Ｐ２は発光期間であり、発光素子１２６は発光する。走査線ＧＬにローレベルの電位が与えられ、トランジスタ１２０及びトランジスタ１２２がオフとなる。トランジスタ１２０がオフになることで、ノード１２４において、電位Ｖｄａｔａが保持される。また、配線ＡＮＬには電位Ｖａｎｏが与えられ、配線ＣＴＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１２６の閾値電圧Ｖｔｈｅとトランジスタ１２１の閾値電圧Ｖｔｈを加算した電位よりも高くすることが望ましい。配線ＡＮＬと配線ＣＴＬとの間に上記電位差が設けられることにより、トランジスタ１２１のドレイン電流が発光素子１２６に供給され、発光素子１２６が発光する。
次いで、期間Ｐ３は、トランジスタ１２１のドレイン電流を取得するモニター期間である。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ１２０及びトランジスタ１２２がオンとなる。信号線ＳＬには、トランジスタ１２１のゲート電圧が閾値電圧Ｖｔｈよりも大きくなるような電位が与えられる。配線ＭＬの電位は、配線ＣＴＬの電位に発光素子１２６の閾値電圧Ｖｔｈｅを加算した電位よりも低くし、配線ＡＮＬの電位は、配線ＭＬの電位にトランジスタ１２１の閾値電圧Ｖｔｈを加算した電位よりも高くすることが望ましい。上記構成により、トランジスタ１２１のドレイン電流を、発光素子１２６ではなく配線ＭＬの方に優先的に流すことができる。
期間Ｐ３で画素１０３から配線ＭＬに出力される電流ＩＭＯＮは、発光期間にトランジスタ１２１に流れるドレイン電流に相当する。電流ＩＭＯＮはモニター回路に供給される。モニター回路は、電流ＩＭＯＮを解析し、解析結果に基づいて、補正信号を生成する。以上の動作によって、画素１０３は輝度のずれを補正することができる。
上記モニター動作を発光動作の後に常に行う必要はない。例えば、画素１０３において、データの書き込み動作と発光動作のサイクルを複数回繰り返した後に、モニター動作を行うようにすることができる。また、モニター動作させた後、最小の階調値［０］に対応するデータ信号を画素１０３に書き込むことで、発光素子１２６を非発光状態にするようにしてもよい。
図１４（Ａ）に示す画素１０３は、複数の走査線に接続されていてもよい。その場合の回路図を図１５（Ａ）に示す。図１５（Ａ）に示す画素１０３において、トランジスタ１２０のゲートは走査線ＧＬ１に電気的に接続され、トランジスタ１２２のゲートは走査線ＧＬ２に電気的に接続されている。このように、トランジスタ１２０とトランジスタ１２２のオン・オフを個別に制御することで、モニター動作のタイミングをより自由に制御することができる。
図１４（Ａ）に示す画素１０３において、トランジスタ１２０乃至１２２は、バックゲートを設けなくてもよい。その場合の回路図を図１５（Ｂ）に示す。図１５（Ｂ）に示す構成にすることで、画素１０３は製造工程を容易にすることができる。
〈液晶素子を用いたパネル用画素回路の一例〉
図１６（Ａ）に、液晶素子を有するパネルに用いることができる画素回路の一例を示す。図１６（Ａ）に示す画素１０３は、トランジスタ１３１と、容量素子１３３と、表示素子として機能できる液晶素子１３４とを有する。
トランジスタ１３１のゲートは走査線ＧＬに電気的に接続され、トランジスタ１３１の第１端子は信号線ＳＬに電気的に接続され、トランジスタ１３１の第２端子は容量素子１３３の第１端子及び液晶素子１３４の第１端子に電気的に接続される。なお、トランジスタ１３１の第２端子、容量素子１３３の第１端子及び液晶素子１３４の第１端子の結節点をノード１３２と呼称する。トランジスタ１３１は、ノード１３２へのデータ信号の書き込みを制御する機能を有する。また、図１６（Ａ）ではトランジスタ１３１はバックゲートを有する構成としたが、図１６（Ｂ）に示すようにバックゲートを有さない構成としてもよい。
容量素子１３３の第２端子は、特定の電位が供給される配線（以下、「容量線ＣＬ」ともいう。）に電気的に接続される。なお、容量線ＣＬの電位の値は、画素１０３の仕様に応じて適宜設定される。容量素子１３３は、ノード１３２に書き込まれたデータを保持する保持容量としての機能を有する。
液晶素子１３４の第２端子の電位は、画素１０３の仕様に応じて適宜設定される。液晶素子１３４に含まれる液晶は、ノード１３２に書き込まれるデータにより配向状態が設定される。なお、複数の画素１０３のそれぞれが有する液晶素子１３４の第２端子に、共通の電位（コモン電位）を与えてもよい。
液晶素子１３４のモードとしては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ‐ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
ここで、図１６（Ａ）の画素１０３を有する表示パネルの動作例について説明しておく。まず、走査線駆動回路１０１により各行の画素１０３を順次選択し、トランジスタ１３１をオン状態にしてノード１３２にデータ信号を書き込む。
次に、トランジスタ１３１をオフ状態としてノード１３２に書き込まれたデータ信号を保持する。ノード１３２に書き込まれたデータ信号に応じて、液晶素子１３４の透過光量が決まる。これを行毎に順次行うことにより、表示領域に画像を表示できる。
（実施の形態４）
本実施の形態では、上記実施の形態に示す表示パネルのより具体的な構成例について、図１７乃至図２１を用いて説明を行う。なお、本実施の形態では、表示パネルの一例として、液晶素子を用いた表示パネル及び発光素子を用いた表示パネルについて説明する。
〈表示パネルの構成例 上面図〉
図１７（Ａ）乃至（Ｃ）は、表示パネルの構成例を示す上面図である。
図１７（Ａ）において、第１の基板４００１上に設けられた画素部１０２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１７（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路１００、及び走査線駆動回路１０１が設けられている。また、信号線駆動回路１００、走査線駆動回路１０１、または画素部１０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。信号線駆動回路１００及び走査線駆動回路１０１は例えば、シリコンを有する単結晶半導体または多結晶半導体で構成される。あるいは、シリコンを有する単結晶半導体または多結晶半導体と、酸化物半導体と、で構成されてもよい。例えば、信号線駆動回路１００及び走査線駆動回路１０１の一部の領域に、実施の形態２に示す半導体装置を適用してもよい。
図１７（Ｂ）及び図１７（Ｃ）において、第１の基板４００１上に設けられた画素部１０２と、走査線駆動回路１０１とを囲むようにして、シール材４００５が設けられている。また画素部１０２と、走査線駆動回路１０１の上に第２の基板４００６が設けられている。よって画素部１０２と、走査線駆動回路１０１とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１７（Ｂ）及び図１７（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路１００が設けられている。図１７（Ｂ）及び図１７（Ｃ）においては、信号線駆動回路１００、走査線駆動回路１０１、または画素部１０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。信号線駆動回路１００は例えば、シリコンを有する単結晶半導体または多結晶半導体で構成される。あるいは、シリコンを有する単結晶半導体または多結晶半導体と、酸化物半導体と、で構成されてもよい。例えば、信号線駆動回路１００の一部の領域に、実施の形態２に示す半導体装置を適用してもよい。
また図１７（Ｂ）及び図１７（Ｃ）は、信号線駆動回路１００として、ＩＣなど、画素部１０２とは異なる工程で形成した回路を第１の基板４００１に設けている例を示しているが、この構成に限定されない。走査線駆動回路１０１をＩＣなどで形成しても良いし、信号線駆動回路１００の一部または走査線駆動回路１０１の一部のみをＩＣなどで形成して設けても良い。
なお、ＩＣなどで形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図１７（Ａ）は、ＣＯＧにより信号線駆動回路１００、走査線駆動回路１０１を設けている例であり、図１７（Ｂ）は、ＣＯＧにより信号線駆動回路１００を設けている例であり、図１７（Ｃ）は、ＴＣＰにより信号線駆動回路１００を設けている例である。
信号線駆動回路１００をＩＣで形成する場合、ＩＣの数は１つとは限らず、複数のＩＣで信号線駆動回路１００を構成してもよい。同様に、走査線駆動回路１０１をＩＣで形成する場合、ＩＣの数は１つとは限らず、複数のＩＣで走査線駆動回路１０１を構成してもよい。図１８（Ａ）は、一例として、信号線駆動回路１００を６個のＩＣで構成している。複数のＩＣで信号線駆動回路を構成することで、画素部１０２の高精細化に対応することができる。
走査線駆動回路１０１は、画素部１０２の左右両端に設けてもよい。図１８（Ｂ）は、画素部１０２の両端に走査線駆動回路１０１ａ及び走査線駆動回路１０１ｂを設けた場合の構成例である。
信号線駆動回路１００は、画素部１０２の上下両端に設けてもよい。図１８（Ｃ）は信号線駆動回路１００ａ及び信号線駆動回路１００ｂを、画素部１０２の上下両端に設けた場合の構成例である。それぞれの信号線駆動回路は６個のＩＣで構成されている。
〈表示パネルの構成例 断面図〉
図１９（Ａ）及び図１９（Ｂ）は、図１７（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。
図１９（Ａ）及び図１９（Ｂ）に示す表示パネルは電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、及び絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。電極４０１５は、第１の電極層４０３０と同じ導電層から形成されている。
また第１の基板４００１上に設けられた画素部１０２と走査線駆動回路１０１は、トランジスタを複数有しており、図１９（Ａ）及び図１９（Ｂ）では、画素部１０２に含まれるトランジスタ４０１０と、走査線駆動回路１０１に含まれるトランジスタ４０１１とを例示している。図１９（Ａ）では、トランジスタ４０１０及びトランジスタ４０１１上に、絶縁層４１１２が設けられ、図１９（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０及びトランジスタ４０１１は、絶縁層４１０２上に形成された電極５１７を有し、電極５１７上に絶縁層４１０３が形成されている。絶縁層４１０３上に半導体層５１２が形成されている。半導体層５１２上に電極５１０及び電極５１１が形成され、電極５１０及び電極５１１上に絶縁層４１１０及び絶縁層４１１１が形成され、絶縁層４１１０及び絶縁層４１１１上に電極５１６が形成されている。電極５１０及び電極５１１は、配線４０１４と同じ導電層で形成されている。
トランジスタ４０１０及びトランジスタ４０１１において、電極５１７はゲートとしての機能を有し、電極５１０はソースまたはドレインの一方としての機能を有し、電極５１１はソースまたはドレインの他方としての機能を有し、電極５１６はバックゲートとしての機能を有する。
トランジスタ４０１０及びトランジスタ４０１１はボトムゲート及びバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値電圧を制御することができる。
トランジスタ４０１０及びトランジスタ４０１１において、半導体層５１２はチャネル形成領域としての機能を有する。半導体層５１２として、結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体、などを用いればよい。また、必要に応じて、半導体層５１２の導電率を高めるため、または、トランジスタの閾値電圧を制御するために、半導体層５１２に不純物を導入してもよい。
半導体層５１２として酸化物半導体を用いた場合、半導体層５１２はインジウム（Ｉｎ）を含むことが好ましい。半導体層５１２がインジウムを含む酸化物半導体の場合、半導体層５１２はキャリア移動度（電子移動度）が高くなる。また、半導体層５１２は、元素Ｍを含む酸化物半導体であると好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。また、半導体層５１２は、亜鉛（Ｚｎ）を含む酸化物半導体であると好ましい。亜鉛を含む酸化物半導体は結晶化しやすくなる場合がある。
ただし、半導体層５１２は、インジウムを含む酸化物半導体に限定されない。半導体層５１２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
トランジスタ４０１０及びトランジスタ４０１１として、後述するトランジスタ２００を用いることができる。
また、図１９（Ａ）及び図１９（Ｂ）に示す表示パネルは、容量素子４０２０を有する。容量素子４０２０は、電極５１１と電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極５１７と同じ導電層で形成されている。
図１９（Ａ）は、表示素子として液晶素子を用いた液晶表示パネルの一例である。図１９（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示パネルの不良や破損を軽減することができる。よって液晶表示パネルの生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
トランジスタ４０１０に酸化物半導体トランジスタを用いた場合、トランジスタ４０１０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、表示パネルにおいて、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
図１９（Ｂ）は、表示素子としてＥＬ素子などの発光素子を用いた表示パネルの一例である。ＥＬ素子は有機ＥＬ素子と無機ＥＬ素子に区別される。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
図１９（Ｂ）は、発光素子４５１３として有機ＥＬ素子を用いた例を説明する。
図１９（Ｂ）において、発光素子４５１３は、画素部１０２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロール及びチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
発光素子４５１３が光を外部に取り出すため、少なくとも第１の電極層４０３０または第２の電極層４０３１の一方が透明であればよい。表示パネルは、光の取り出し方によって、上面射出（トップエミッション）構造と、下面射出（ボトムエミッション）構造と、両面射出（デュアルエミッション）構造に分類される。上面射出構造は、基板４００６から光を取り出す場合をいう。下面射出構造は、基板４００１から光を取り出す場合をいう。両面射出構造は、基板４００６と基板４００１の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、第２の電極層４０３１を透明にすればよい。例えば、下面射出構造の場合、第１の電極層４０３０を透明にすればよい。例えば、両面射出構造の場合、第１の電極層４０３０及び第２の電極層４０３１を透明にすればよい。
図２０（Ａ）は、図１９（Ａ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図２０（Ｂ）は、図１９（Ｂ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。
図２０（Ａ）、（Ｂ）のトランジスタ４０１０、４０１１において、電極５１７はゲートとしての機能を有し、電極５１０はソースまたはドレインの一方としての機能を有し、電極５１１はソースまたはドレインの他方としての機能を有する。
図２０（Ａ）、（Ｂ）のその他の構成要素の詳細については、図１９（Ａ）、（Ｂ）の記載を参照すればよい。
図２１（Ａ）は、図２０（Ａ）に示すトランジスタ４０１１及びトランジスタ４０１０に、バックゲートとして機能する電極５１６を設けた場合の断面図を示している。同様に、図２１（Ｂ）は、図２０（Ｂ）に示すトランジスタ４０１１及びトランジスタ４０１０に、バックゲートとして機能する電極５１６を設けた場合の断面図を示している。
トランジスタ４０１０及びトランジスタ４０１１はトップゲート及びバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値電圧を制御することができる。
図２１（Ａ）、（Ｂ）のその他の構成要素の詳細については、図１９（Ａ）、（Ｂ）の記載を参照すればよい。
また、基板４００１に代えて、層４００１ａを用いてもよい。層４００１ａは、トランジスタ等の半導体素子を有してもよい。例えば、層４００１ａとして、図２２（Ａ）に示すように、トランジスタ３００ｐ、トランジスタ３００ｎ等を有してもよい。図２２（Ａ）に示す例において、トランジスタ３００ｐ及びトランジスタ３００ｎは、図１１（Ｂ）に示す構造を用いる。
図２２（Ａ）に示す層４００１ａは、基板３０１と、基板３０１上の絶縁体３２１と、絶縁体３２１上のトランジスタ３００ｐ及びトランジスタ３００ｎと、を有する。
層４００１ａにおいて、トランジスタ３００ｐ及びトランジスタ３００ｎ上に絶縁体３２０を有する。また、絶縁体３２０上には、絶縁体が単層または積層で設けられる。絶縁体３２０上には、絶縁体３２４、絶縁体２１２及び絶縁体２１４のうち少なくとも一を有することが好ましい。図２２（Ａ）に示す層４００１ａは、絶縁体として絶縁体３２４、絶縁体３２６、絶縁体２１０、絶縁体２１２及び絶縁体２１４を有する。
図２２（Ａ）に示す層４００１ａを、図２２（Ｂ）に上面図を示す表示パネルに適用する例について説明する。図２２（Ｂ）は、層４００１ａ上に設けられた画素部１０２を囲むようにして、シール材４００５が設けられている。また画素部１０２と、走査線駆動回路１０１の上に第２の基板４００６が設けられている。画素部１０２と、走査線駆動回路１０１とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。信号線駆動回路１００、走査線駆動回路１０１、または画素部１０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。信号線駆動回路１００は、領域１５１ａ及び領域１５１ｂを有する。領域１５１ａは、シール材４００５により囲まれる領域に設けられる。また、領域１５１ｂは、シール材４００５により囲まれる領域とは異なる領域に設けられる。なお、領域１５１ｂは、別途用意された基板上に設けた後、該基板ごと、基板３０１上に配置してもよい。図２２（Ｂ）の一点鎖線Ｎ１−Ｎ２の断面を図２３に示す。トランジスタ３００ｐ等のソース、ドレイン及びゲートは、導電体を介して上層のトランジスタ４０１２等や導電体と電気的に接続される。絶縁体３２１は、絶縁体３２０等と同じ材料を用いることができる。
（実施の形態５）
次いで上記実施の形態に示す表示パネルを用いた表示モジュールの応用例について、図２４を用いて説明を行う。
図２４に示す表示モジュール８００は、上部カバー８０１と下部カバー８０２との間に、ＦＰＣ８０３に接続されたタッチパネル８０４、ＦＰＣ８０５に接続された表示パネル８０６、バックライトユニット８０７、フレーム８０９、プリント基板８１０、バッテリー８１１を有する。なお、バックライトユニット８０７、バッテリー８１１、タッチパネル８０４などは、設けられない場合もある。
上記実施の形態で説明した表示パネルは、図２４における表示パネル８０６に用いることができる。
上部カバー８０１及び下部カバー８０２は、タッチパネル８０４及び表示パネル８０６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８０４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８０６に重畳して用いることができる。また、表示パネル８０６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８０６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８０６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。この場合、タッチパネル８０４を省略することも可能である。
図２５（Ａ）は、タッチパネル８０４の一例として相互容量方式のタッチセンサを用いた場合の構成例を示す模式図である。なお図２５（Ａ）では、一例として、パルス電圧が与えられる配線ＣＬｘをＸ１−Ｘ６の６本の配線、電流の変化を検知する配線ＣＬｙをＹ１−Ｙ６の６本の配線として示している。なお、配線の数は、これに限定されない。また図２５（Ａ）は、配線ＣＬｘ及び配線ＣＬｙが重畳すること、または、配線ＣＬｘ及び配線ＣＬｙが近接して配置されることで形成される容量２０４を図示している。
配線ＣＬｘ及び配線ＣＬｙはＩＣ２０９に電気的に接続されている。ＩＣ２０９は、駆動回路２０１及び検出回路２０２を含む。
駆動回路２０１は、一例としては、Ｘ１−Ｘ６の配線に順にパルスを印加するための回路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２０４を形成する配線ＣＬｘ及び配線ＣＬｙの間に電界が生じる。そしてパルス電圧によって容量２０４に電流が流れる。この配線間に生じる電界が、指やペンなどのタッチによる遮蔽等により変化する。つまり、指やペンなどのタッチなどにより、容量２０４の容量値が変化する。このように、指やペンなどのタッチなどにより、容量値に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。
検出回路２０２は、容量２０４での容量値の変化による、Ｙ１−Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接または接触がないと検出される電流値に変化はないが、検出する被検知体の近接または接触により容量値が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、電流量の総和を検出してもよい。その場合には、積分回路等を用いて検出を行えばよい。または、電流のピーク値を検出してもよい。その場合には、電流を電圧に変換して、電圧値のピーク値を検出してもよい。
図２５（Ａ）において、駆動回路２０１と検出回路２０２は同一のＩＣで形成されているが、それぞれの回路を異なるＩＣに形成してもよい。検出回路２０２は、ノイズの影響を受けて誤動作し易い。一方で、駆動回路２０１はノイズの発生源になり得る。駆動回路２０１と検出回路２０２を異なるＩＣで形成することで、検出回路２０２の誤動作を防ぐことができる。
また、駆動回路２０１、検出回路２０２及び表示パネル８０６の駆動回路を１つのＩＣで形成してもよい。その場合、表示モジュール全体に占めるＩＣのコストを低減させることができる。
図２５（Ａ）においてＩＣ２０９はタッチパネル８０４に配置されているが、ＩＣ２０９はＦＰＣ８０３に配置されてもよい。その場合の模式図を図２５（Ｂ）に示す。
再び、図２４に戻る。
バックライトユニット８０７は、光源８０８を有する。光源８０８をバックライトユニット８０７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８０９は、表示パネル８０６の保護機能の他、プリント基板８１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８０９は、放熱板としての機能を有していてもよい。
プリント基板８１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８１１による電源であってもよい。バッテリー８１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
（実施の形態６）
本実施の形態では、上記実施の形態に示す表示パネルを適用した電子機器の例について、図２６を用いて説明を行う。
上記表示パネルを表示部にもつ電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニター、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、上記電子機器は、可撓性を有する場合、家屋やビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。図２６に電気機器の構成例を示す。
図２６（Ａ）に示す携帯電話機７４００は、筐体７４０１に組み込まれた表示部７４０２のほか、操作ボタン７４０３、外部接続ポート７４０４、スピーカ７４０５、マイクロフォン７４０６などを備えている。携帯電話機７４００は、指などで表示部７４０２に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７４０２に触れることにより行うことができる。また、操作ボタン７４０３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７４０２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２６（Ｂ）は、腕時計型の携帯情報端末の一例を示している。図２６（Ｂ）に示す携帯情報端末７１００は、筐体７１０１、表示部７１０２、バンド７１０３、バックル７１０４、操作ボタン７１０５、入出力端子７１０６などを備える。携帯情報端末７１００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。表示部７１０２はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、表示部７１０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部７１０２に表示されたアイコン７１０７に触れることで、アプリケーションを起動することができる。
操作ボタン７１０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、携帯情報端末７１００に組み込まれたオペレーティングシステムにより、操作ボタン７１０５の機能を自由に設定することもできる。携帯情報端末７１００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末７１００は入出力端子７１０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子７１０６を介して充電を行うこともできる。なお、充電動作は入出力端子７１０６を介さずに無線給電により行ってもよい。
図２６（Ｃ）はノート型のパーソナルコンピュータ（ＰＣ）を示している。図２６（Ｃ）に示すＰＣ７２００は、筐体７２２１、表示部７２２２、キーボード７２２３、ポインティングデバイス７２２４等を有する。
図２６（Ｄ）は据え置き型の表示装置である。図２６（Ｄ）の表示装置７０００は、筐体７００１、表示部７００２、支持台７００３等を有する。
図２６（Ｅ）はビデオカメラ７６００であり、第１筐体７６４１、第２筐体７６４２、表示部７６４３、操作キー７６４４、レンズ７６４５、接続部７６４６等を有する。
図２６（Ｆ）は自動車７５００であり、車体７５５１、車輪７５５２、ダッシュボード７５５３、ライト７５５４等を有する。
上記電子機器に、実施の形態１に示した半導体装置を用いることで、表示品位の優れた表示部をもつ電子機器を提供することができる。
（実施の形態７）
本実施の形態では、本発明の一態様に適用可能なトランジスタの一例について述べる。
＜トランジスタ２００＞
以下に説明するトランジスタ２００は、前述のトランジスタ２００ａ及びトランジスタ２００ｂに適用することができるトランジスタである。
図２７（Ｃ）は、本発明の一態様の半導体装置であるトランジスタ２００の上面図であり、図２７（Ａ）、（Ｂ）は、図２７（Ｃ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図、及び一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ２００は、基板６０２上のゲートとして機能する導電体１０４と、基板６０２及び導電体１０４上の絶縁体１０６ａと、絶縁体１０６ａ上の絶縁体１０６ｂと、絶縁体１０６ｂ上の酸化物半導体１０８ａと、酸化物半導体１０８ａに電気的に接続されるソースとして機能する導電体１１２ａと、酸化物半導体１０８ａに電気的に接続されるドレインとして機能する導電体１１２ｂと、を有する。絶縁体１０６ａ及び絶縁体１０６ｂは、トランジスタ２００のゲート絶縁体としての機能を有する。また、トランジスタ２００上、より詳しくは、導電体１１２ａ、１１２ｂ及び酸化物半導体１０８ａ上には絶縁体６１４、１１６、及び絶縁体６１８が設けられる。絶縁体６１４、１１６、６１８は、トランジスタ２００の保護絶縁膜としての機能を有する。なお、絶縁体６１４を第１の保護絶縁膜、絶縁体１１６を第２の保護絶縁膜と呼称する場合がある。
ここで、トランジスタ２００は、図２７（Ｂ）に示すように、ゲートとして機能する導電体１０４側の酸化物半導体１０８ａと、酸化物半導体１０８ａ上の酸化物半導体１０８ｂと、の２層の酸化物半導体を積層した構造であってもよい。
酸化物半導体１０８ａ及び酸化物半導体１０８ｂには例えば、実施の形態８に述べる酸化物Ｓ２及び酸化物Ｓ３を用いることができる。
絶縁体６１４、１１６としては、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁体６１４、１１６は、酸素を放出することが可能な絶縁膜である。なお、絶縁体６１４、１１６に酸素過剰領域を設けるには、例えば、成膜後の絶縁体６１４、１１６に酸素を導入して、酸素過剰領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。絶縁体６１４、１１６から放出される酸素が酸化物半導体１０８ａに拡散し、酸化物半導体１０８ａの酸素欠損を補填することができる。
基板６０２として基板４００１を参照できる。
ゲートとして機能する導電体１０４、及びソースとして機能する導電体１１２ａ、及びドレインとして機能する導電体１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電体１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
また、導電体１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
トランジスタ２００のゲート絶縁体として機能する絶縁体１０６ａ、１０６ｂとしては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜及び酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁体１０６ａ、１０６ｂの積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
また、絶縁体１０６ａは、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁体１０６ｂ、６１４、１１６及び／または酸化物半導体１０８中に過剰の酸素を供給する場合において、絶縁体１０６ａは酸素の透過を抑制することができる。
なお、トランジスタ２００のチャネル領域として機能する酸化物半導体１０８と接する絶縁体１０６ｂは、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁体１０６ｂは、酸素を放出することが可能な絶縁膜である。なお、絶縁体１０６ｂに酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁体１０６ｂを形成すればよい。または、成膜後の絶縁体１０６ｂに酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
また、絶縁体１０６ｂとして、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁体１０６ｂの膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁体１０６ａとして窒化シリコン膜を形成し、絶縁体１０６ｂとして酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ２００のゲート絶縁体として、窒化シリコン膜を含むことでゲート絶縁体を物理的に厚膜化することができる。よって、トランジスタ２００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ２００の静電破壊を抑制することができる。
絶縁体６１４、１１６は、酸化物半導体１０８に酸素を供給する機能を有する。また、絶縁体６１８は、トランジスタ２００の保護絶縁膜としての機能を有する。また、絶縁体６１４、１１６は、酸素を有する。また、絶縁体６１４は、酸素を透過することのできる絶縁膜である。なお、絶縁体６１４は、後に形成する絶縁体１１６を形成する際の、酸化物半導体１０８へのダメージ緩和膜としても機能する。
絶縁体６１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁体６１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁体６１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁体６１４における酸素の透過量が減少してしまう。
なお、絶縁体６１４においては、外部から絶縁体６１４に入った酸素が全て絶縁体６１４の外部に移動せず、絶縁体６１４にとどまる酸素もある。また、絶縁体６１４に酸素が入ると共に、絶縁体６１４に含まれる酸素が絶縁体６１４の外部へ移動することで、絶縁体６１４において酸素の移動が生じる場合もある。絶縁体６１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁体６１４上に設けられる、絶縁体１１６から脱離する酸素を、絶縁体６１４を介して酸化物半導体１０８に移動させることができる。
また、絶縁体６１４は、窒素酸化物の準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物の準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（ＥＶ＿ＯＳ）と、酸化物半導体膜の伝導帯下端のエネルギー（ＥＣ＿ＯＳ）との間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア分子の放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁体６１４などに準位を形成する。当該準位は、酸化物半導体１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁体６１４及び酸化物半導体１０８の界面に拡散すると、当該準位が絶縁体６１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁体６１４及び酸化物半導体１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁体６１４に含まれる窒素酸化物は、加熱処理において、絶縁体１１６に含まれるアンモニアと反応するため、絶縁体６１４に含まれる窒素酸化物が低減される。このため、絶縁体６１４及び酸化物半導体１０８の界面において、電子がトラップされにくい。
絶縁体６１４として、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。当該酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には４００℃未満または３７５℃未満（好ましくは、３４０℃以上３６０℃以下）の加熱処理により、絶縁体６１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、当該酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、当該酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁体１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁体１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁体１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁体１１６は、絶縁体６１４と比較して酸化物半導体１０８から離れているため、絶縁体６１４より、欠陥密度が多くともよい。
また、絶縁体６１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁体６１４と絶縁体１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁体６１４と絶縁体１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁体６１４と絶縁体１１６の２層構造について説明したが、これに限定されず、例えば、絶縁体６１４または絶縁体１１６の単層構造としてもよい。
絶縁体６１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体６１８を設けることで、酸化物半導体１０８からの酸素の外部への拡散と、絶縁体６１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体１０８への水素、水等の入り込みを防ぐことができる。絶縁体６１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。特に、絶縁体６１８としては、窒化酸化シリコンまたは窒化シリコン膜を用いると、酸素の外部への拡散を抑制できるため好適である。
また、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を絶縁体６１８として設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。なお、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、特に酸化アルミニウム、酸化ハフニウム、または酸化イットリウムであると好ましい。
なお、上記記載の、導電体、絶縁体、酸化物半導体などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
次に、図２７（Ａ）乃至（Ｃ）に示すトランジスタ２００と異なる構成例について、図２８（Ａ）（Ｂ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図２８（Ａ）は、本発明の一態様の半導体装置であるトランジスタ２００の上面図であり、図２８（Ｂ）は、図２８（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面、及び図２８（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ２００は、基板６０２上の第１のゲートとして機能する導電体１０４と、基板６０２及び導電体１０４上の絶縁体１０６ａと、絶縁体１０６ａ上の絶縁体１０６ｂと、絶縁体１０６ｂ上の酸化物半導体１０８と、酸化物半導体１０８上の絶縁体６１４と、絶縁体６１４上の絶縁体１１６と、酸化物半導体１０８に電気的に接続されるソースとして機能する導電体１１２ａと、酸化物半導体１０８に電気的に接続されるドレインとして機能する導電体１１２ｂと、絶縁体１１６上の絶縁体６１８と、絶縁体６１８上の導電体１２０ａと、絶縁体６１８上の導電体１２０ｂと、を有する。絶縁体６１４、１１６、６１８は、トランジスタ２００の第２のゲート絶縁膜としての機能を有する。また、導電体１２０ａは、絶縁体６１４、１１６、６１８に設けられる開口部１４２ｃを介して、導電体１１２ｂと電気的に接続される。また、トランジスタ２００において、導電体１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ２００において、導電体１２０ｂは、第２のゲート（バックゲートともいう）として機能する。
ここで、トランジスタ２００を実施の形態１に示すトランジスタ５２ｂ等のｎチャネル型トランジスタとして用いる場合には例えば、トランジスタ２００の第２のゲートは、電位ＶＳＵＢ１、電位ＶＳＵＢ２、電位ＶＮ等の信号に接続されてもよい。トランジスタ２００の第２のゲートに与える電位を変化させることにより例えばトランジスタ２００の電流を高めることができる。また、トランジスタ２００のしきい値電圧を変化させることができる。ここで、第２のゲートに電荷捕獲層を設けることにより、第２のゲートに電位を与えた場合のトランジスタ２００の特性の変動をより大きくできる場合がある。
ここで、トランジスタ２００や、図１１（Ｂ）に示すトランジスタ３００ｎ及びトランジスタ３００ｐにおいては、第２のゲートによって、第２のゲート絶縁体を介して電界が印加される。ここで、電界の強度は第２のゲート絶縁体の厚さ及び誘電率により変化させることができる。よって例えば、図１０及び図１１（Ａ）に示すトランジスタ３００ｎ及びトランジスタ３００ｐ等のように基板電位の印加によりトランジスタの特性を変化させる場合に比べて、より制御がしやすい場合がある。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電体１２０ｂと導電体１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電体１２０ｂと導電体１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電体１２０ｂと導電体１０４を接続しない構成としてもよい。なお、導電体１２０ｂと導電体１０４を接続しない構成の場合、導電体１２０ｂと導電体１０４には、それぞれ異なる電位を与えることができる。
また、図２８（Ｂ）に示すように、酸化物半導体１０８は、第１のゲートとして機能する導電体１０４と、第２のゲートとして機能する導電体１２０ｂのそれぞれと対向するように位置し、２つのゲートとして機能する導電体に挟まれている。第２のゲートとして機能する導電体１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体１０８の全体は、絶縁体６１４、１１６、６１８を介して導電体１２０ｂに覆われている。また、第２のゲートとして機能する導電体１２０ｂと第１のゲートとして機能する導電体１０４とは、絶縁体１０６ａ、１０６ｂ、６１４、１１６、６１８に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体１０８のチャネル幅方向の側面は、絶縁体６１４、１１６、６１８を介して第２のゲートとして機能する導電体１２０ｂと対向している。
別言すると、トランジスタ２００のチャネル幅方向において、第１のゲートとして機能する導電体１０４及び第２のゲートとして機能する導電体１２０ｂは、第１のゲート絶縁体として機能する絶縁体１０６ａ、１０６ｂ及び第２のゲート絶縁体として機能する絶縁体６１４、１１６、６１８に設けられる開口部において接続すると共に、第１のゲート絶縁体として機能する絶縁体１０６ａ、１０６ｂ及び第２のゲート絶縁体として機能する絶縁体６１４、１１６、６１８を介して酸化物半導体１０８を囲む構成である。
このような構成を有することで、トランジスタ２００に含まれる酸化物半導体１０８を、第１のゲートとして機能する導電体１０４及び第２のゲートとして機能する導電体１２０ｂの電界によって電気的に囲むことができる。トランジスタ２００のように、第１のゲート及び第２のゲートの電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ２００は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲートとして機能する導電体１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体１０８に印加することができるため、トランジスタ２００の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ２００を微細化することが可能となる。また、トランジスタ２００は、第１のゲートとして機能する導電体１０４及び第２のゲートとして機能する導電体１２０ｂによって囲まれた構造を有するため、トランジスタ２００の機械的強度を高めることができる。
なお、トランジスタ２００のその他の構成については、先に示すトランジスタ２００と同様であり、同様の効果を奏する。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。
図２９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００は、基板６０２上に形成された導電体２０５と、導電体２０５上の絶縁体１１０と、絶縁体１１０上の酸化物半導体１０８と、酸化物半導体１０８上の絶縁体１０６ｂと、絶縁体１０６ｂ上の導電体１０４と、絶縁体１１０、酸化物半導体１０８、及び導電体１０４上の絶縁体６２２と、を有する。また、酸化物半導体１０８は、導電体１０４がと重畳するチャネル領域１０８ｉと、絶縁体６２２と接するソース領域１０８ｓと、絶縁体６２２と接するドレイン領域１０８ｄと、を有し、チャネル領域１０８ｉは、層１０８＿２と、層１０８＿２の上面と接し、且つ層１０８＿２のチャネル幅方向の側面を覆う層１０８＿３と、を有する。ここで、チャネル領域１０８ｉが有する層１０８＿２には、前述の酸化物半導体１０８ａを適用することができる。絶縁体１０６ｂはゲート絶縁体として機能する。また、トランジスタ２００は、絶縁体６２２上の絶縁体６２４と、絶縁体６２２、６２４に設けられた開口部１４１ａを介して、ソース領域１０８ｓに電気的に接続される導電体１１２ａと、絶縁体６２２、６２４に設けられた開口部１４１ｂを介して、ドレイン領域１０８ｄに電気的に接続される導電体１１２ｂと、を有していてもよい。
なお、導電体２０５は、第２のゲート（ボトムゲートともいう）としての機能を有し、導電体１０４は、第１のゲート（トップゲートともいう）としての機能を有する。また、絶縁体１０６は、第１のゲート絶縁体としての機能を有し、絶縁体１１０は、第２のゲート絶縁体としての機能を有する。
ここで、導電体１０４として電極として機能する酸化物半導体を用いてもよい。ゲートとして機能する酸化物半導体は、絶縁体１０６ｂに酸素を供給する機能を有する。酸化物半導体が、絶縁体１０６ｂに酸素を供給する機能を有することで、絶縁体１０６ｂ中に過剰酸素を含ませることが可能となる。絶縁体１１０が過剰酸素領域を有することで、酸化物半導体１０８、より具体的にはチャネル領域１０８ｉ中に当該過剰酸素を供給することができる。よって、チャネル領域１０８ｉの酸素欠損が過剰酸素により補填されることで、信頼性の高い半導体装置とすることができる。
なお、酸化物半導体１０８中に過剰酸素を供給させるためには、酸化物半導体１０８の下方に形成される絶縁体１１０に過剰酸素を供給してもよい。ただし、絶縁体１１０中に含まれる酸素は、酸化物半導体１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄにも供給されうる。ソース領域１０８ｓ、及びドレイン領域１０８ｄ中に過剰酸素が供給されると、ソース領域１０８ｓ、及びドレイン領域１０８ｄ中の抵抗が高くなる場合がある。
一方で、酸化物半導体１０８の上方に形成される絶縁体１１０に過剰酸素を有する構成とすることで、チャネル領域１０８ｉにのみ選択的に過剰酸素を供給させることが可能となる。あるいは、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄに過剰酸素を供給させたのち、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を選択的に高めればよい。
また、絶縁体６２２は、窒素または水素のいずれか一方または双方を有する。絶縁体６２２が窒素または水素のいずれか一方または双方を有する構成とすることで、酸化物半導体１０８、及びゲートとして機能する酸化物半導体に窒素または水素のいずれか一方または双方を供給することができる。
なお、ゲートとして機能する酸化物半導体は、絶縁体１０６ｂに酸素を供給したのち、絶縁体６２２から窒素または水素のいずれか一方または双方が供給されることで、キャリア密度が高くなる。別言すると、ゲートとして機能する酸化物半導体は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）としての機能も有する。したがって、ゲートとして機能する酸化物半導体は、酸化物半導体１０８よりもキャリア密度が高くなり、ゲートとして機能することができる。
また、酸化物半導体１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄ、並びにゲートとして機能する酸化物半導体は、それぞれ、酸素欠損を形成する元素を有していてもよい。上記酸素欠損を形成する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
不純物元素が酸化物半導体に添加されると、酸化物半導体中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体に添加されると、酸化物半導体中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体においてキャリア密度が増加し、導電性が高くなる。
また、トランジスタ２００において、絶縁体１０６ｂの側端部と、ゲートとして機能する酸化物半導体の側端部とが、揃う領域を有すると好ましい。別言すると、トランジスタ２００において、絶縁体１０６ｂの上端部と、ゲートとして機能する酸化物半導体の下端部が概略揃う構成である。例えば、ゲートとして機能する酸化物半導体をマスクとして絶縁体１０６ｂを加工することで、上記構造とすることができる。
以上のように、本発明の一態様の半導体装置においては、チャネル領域となる酸化物半導体の側面を覆い、且つチャネル領域の上方に形成される絶縁体に、ゲートとして機能する酸化物半導体により、過剰酸素を含有させる。このような構成とすることで、信頼性の高い半導体装置を提供することができる。
チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍においては、加工におけるダメージにより欠陥（例えば、酸素欠損）が形成されやすい、あるいは不純物の付着により汚染されやすい。そのため、チャネル領域１０８ｉが実質的に真性であっても、電界などのストレスが印加されることによって、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍が活性化され、低抵抗（ｎ型）領域となりやすい。また、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍がｎ型領域の場合、当該ｎ型領域がキャリアのパスとなるため、寄生チャネルが形成される場合がある。
そこで、本発明の一態様の半導体装置においては、チャネル領域１０８ｉを積層構造とし、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面を、積層構造の一方の層で覆う構成とする。当該構成とすることで、チャネル領域１０８ｉの側面またはその近傍の欠陥、あるいは不純物の付着を低減することが可能となる。
チャネル領域１０８ｉが有する層１０８＿３は例えば、酸化物半導体１０８ｂの記載を参照することができる。
絶縁体６２２は、窒素または水素のいずれか一方または双方を有する。絶縁体６２２が窒素または水素のいずれか一方または双方を有する構成とすることで、酸化物半導体１０８に窒素または水素のいずれか一方または双方を供給することができる。
一方で、ソース領域１０８ｓ及びドレイン領域１０８ｄは、絶縁体６２２と接する。ソース領域１０８ｓ及びドレイン領域１０８ｄが絶縁体６２２と接することで、絶縁体６２２からソース領域１０８ｓ及びドレイン領域１０８ｄに水素及び窒素のいずれか一方または双方が添加されるため、キャリア密度が高くなる。
なお、酸化物半導体１０８において、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄとの結晶性が異なる場合がある。具体的には、酸化物半導体１０８において、チャネル領域１０８ｉよりもソース領域１０８ｓ及びドレイン領域１０８ｄの方が、結晶性が低い場合がある。これは、ソース領域１０８ｓ及びドレイン領域１０８ｄに不純物元素が添加された際に、ソース領域１０８ｓ及びドレイン領域１０８ｄにダメージが入ってしまい、結晶性が低下するためである。
絶縁体１１０としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁体１１０としては、例えば、酸化物絶縁体または窒化物絶縁体を単層または積層して形成することができる。なお、酸化物半導体１０８との界面特性を向上させるため、絶縁体１１０において少なくとも酸化物半導体１０８と接する領域は酸化物絶縁体で形成することが好ましい。また、絶縁体１１０として加熱により酸素を放出する酸化物絶縁体を用いることで、加熱処理により絶縁体１１０に含まれる酸素を、酸化物半導体１０８に移動させることが可能である。絶縁体１１０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁体１１０として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁体１１０を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体１０８中に効率よく酸素を導入することができる。
絶縁体１１０の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁体１１０を厚くすることで、絶縁体１１０の酸素放出量を増加させることができると共に、絶縁体１１０と酸化物半導体１０８との界面における界面準位、並びに酸化物半導体１０８のチャネル領域１０８ｉに含まれる酸素欠損を低減することが可能である。
絶縁体６２４としては、酸化物絶縁体または窒化物絶縁体を単層または積層して形成することができる。絶縁体６１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。また、絶縁体６１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
なお、図２９（Ｂ）（Ｃ）においては、チャネル領域１０８ｉの積層構造が、層１０８＿２と、層１０８＿３との２層構造としたがこれに限定されない。例えば、図３０（Ａ）（Ｂ）に示すような積層構造としてもよい。
図３０（Ａ）（Ｂ）は、トランジスタ２００の断面図である。トランジスタ２００の上面図としては、図２９（Ａ）に示すトランジスタ２００と同様であるため、図２９（Ａ）を援用して説明する。図３０（Ａ）は図２９（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図３０（Ｂ）は図２９（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ２００が有する酸化物半導体１０８は、導電体１０４と重畳するチャネル領域１０８ｉと、絶縁体６２２と接するソース領域１０８ｓと、絶縁体６２２と接するドレイン領域１０８ｄと、を有する。また、チャネル領域１０８ｉは、層１０８＿２と、層１０８＿２の上面と接し、且つ層１０８＿２のチャネル幅方向の側面を覆う層１０８＿３と、層１０８＿２の下面と接する層１０８＿１と、を有する。
このように、トランジスタ２００は、先に示すトランジスタ２００が有する酸化物半導体１０８の構成が異なる。それ以外の構成については、トランジスタ２００と同様の構成であり、同様の効果を奏する。
チャネル領域１０８ｉが有する層１０８＿１は例えば、酸化物半導体１０８ｂの記載を参照することができる。
本発明の一態様のトランジスタの一例として、トランジスタ２００を図３１に示す。図３１（Ａ）はトランジスタ２００の上面を、図３１（Ｂ）は図３１（Ａ）に示す一点鎖線Ｘ１−Ｘ２に沿った断面を、図３１（Ｃ）は図３１（Ａ）に示す一点鎖線Ｙ１−Ｙ２に沿った断面を、それぞれ示す。
図３１（Ｂ）及び（Ｃ）に示すトランジスタ２００は、酸化物半導体２３０を有する。また、図３１（Ｂ）及び（Ｃ）において、酸化物半導体２３０は酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃの３層構造である。酸化物半導体２３０ａ、酸化物半導体２３０ｂ及び酸化物半導体２３０ｃとして例えば、実施の形態８に示す酸化物Ｓ１、酸化物Ｓ２及び酸化物Ｓ３を用いることができる。
図３１等に示すトランジスタ２００において、導電体２６０は第１のゲート、導電体２０５は第２のゲート、としてそれぞれ機能することが好ましい。ここで図３１等に示すトランジスタ２００において、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。
トランジスタ２００は絶縁体２２４と導電体２０５との間に、導電体２０５上の絶縁体２２０と、絶縁体２２０と絶縁体２２４の間に位置する絶縁体２２２と、を有することが好ましい。また、絶縁体２２２は、電荷捕獲層として機能することが好ましい。電荷捕獲層に電荷を捕獲することにより、トランジスタ２００のしきい値電圧を制御することができる。
トランジスタ２００は、ゲートとして機能する導電体２０５（導電体２０５ａ、及び導電体２０５ｂ）、及び導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２５０と、チャネルが形成される領域を有する酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、及び酸化物半導体２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、を有する。
また、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物半導体２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物半導体２３０ａ及び酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
導電体２０５は導電体１０４等を参照できる。
絶縁体２２０、及び絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００を構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
例えば、絶縁体２２０、及び絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソースやドレインの電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
絶縁体２５０は例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、及び絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、図３１に示す半導体装置において、酸化物半導体２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体２３０ｃにバリア性があるものを用いてもよい。
例えば、過剰酸素を含む絶縁膜を酸化物半導体２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体２３０への水素等の不純物の侵入を防ぐことができる。
導電体２４０ａと、及び導電体２４０ｂは、一方がソースとして機能し、他方がドレインとして機能する。
ゲートとして機能を有する導電体２６０は例えば、導電体１０４を参照すればよい。
ゲートと機能する導電体２６０として複数の層を積層してもよい。例えば、第１の層上に第２の層を、第２の層上に第３の層を積層し、３層構造としてもよい。第１の層として、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。第２の層として、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、第２の層上に形成する第３の層は、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止することができる。従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。第３の層は、過剰酸素領域を有する絶縁体２８０と接する面積が大きい。よって、第３の層として酸化しにくい導電体を用いることで、絶縁体２８０の過剰酸素が導電体２６０に吸収されることを抑制することができる。また、導電体２６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０は例えば、絶縁体６１４等を参照すればよい。
図３２には、トランジスタ２００に適応できる構造の一例を示す。図３２（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図３２（Ａ）において一部の膜は省略されている。また、図３２（Ｂ）は、図３２（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図３２（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図３２に示すトランジスタ２００において、図３１に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図３２に示す構造は、ゲートとして機能する導電体２６０が、導電体２６０ａ、及び導電体２６０ｂを有する積層構造である。また、ゲートとして機能する導電体２６０上に絶縁体２７０を有する。
導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。
また、導電体２６０を覆うように、絶縁体２７０を設ける。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。
図３３には、トランジスタ２００に適応できる構造の一例を示す。図３３（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図３３（Ａ）において一部の膜は省略されている。また、図３３（Ｂ）は、図３３（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図３３（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図３３に示すトランジスタ２００において、図３１に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａ、導電体２４０ｂの一方の端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａ、導電体２４０ｂの三方の端部が、酸化物半導体２３０の端部の一部と一致している。従って、導電体２４０ａ、導電体２４０ｂは、酸化物半導体２３０または絶縁体２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、導電体２４０ａ、導電体２４０ｂ、酸化物半導体２３０ｃ、及び酸化物半導体２３０ｂは、過剰酸素領域を有する絶縁体２８０と、酸化物半導体２３０ｄを介して接する。そのため、酸化物半導体２３０ｂに形成されるチャネル近傍に、浅い準位が生じることが抑制されるため、信頼性が高い半導体装置を提供することができる。
さらに、図３３に示すトランジスタ２００は、導電体２４０ａ、導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
図３３において、トランジスタ２００は、酸化物半導体２３０ｄを有さない構成としてもよい。
（実施の形態８）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３４（Ｅ）に示す。図３４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図３４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図３４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３５（Ｂ）及び図３５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３５（Ｄ）及び図３５（Ｅ）は、それぞれ図３５（Ｂ）及び図３５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／及び七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３６（Ｂ）に示す。図３６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３７に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３７（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３７（Ａ）及び図３７（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３８より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３８より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
［酸化物］
以下に、本発明に係る酸化物について説明する。
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図３９（Ａ）、図３９（Ｂ）、及び図３９（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図３９（Ａ）、図３９（Ｂ）、及び図３９（Ｃ）には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
図３９（Ａ）、図３９（Ｂ）、及び図３９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図３９に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図３９（Ａ）及び図３９（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図４０に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図４０は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図４０に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図３９（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図３９（Ａ）の領域Ａで示される原子数比を有することが好ましい。
特に、図３９（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物が得られる。
また、図３９（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、及びその近傍値、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、及びその近傍値を含む。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物Ｓ２及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図について、図４１を用いて説明する。
図４１（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４１（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図４１（Ａ）、及び図４１（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図３９（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図３９（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１及び酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
１０ 半導体装置
１１ Ｄ／Ａ変換回路
１１ａ 電圧生成回路
１１ｂ ＰＴＬ
１１ｅ トランジスタ
１１ｆ トランジスタ
３１ Ｄ／Ａ変換回路
３２ Ｄ／Ａ変換回路
４０ 端子
４１ 端子
４２ 端子
５１ 増幅回路
５２ 増幅回路
５２ａ トランジスタ
５２ｂ トランジスタ
５２ｃ トランジスタ
５２ｉ トランジスタ
５２ｊ トランジスタ
５２ｋ トランジスタ
５３ 増幅回路
５３ａ トランジスタ
５３ｂ トランジスタ
５３ｃ トランジスタ
５３ｄ トランジスタ
５３ｅ トランジスタ
５３ｆ トランジスタ
５３ｇ トランジスタ
５３ｉ トランジスタ
５３ｊ トランジスタ
５３ｋ トランジスタ
５３Ｌ トランジスタ
５３ｍ トランジスタ
５３ｎ トランジスタ
５３ｐ トランジスタ
５４ 電流源
５５ 電流源
５６ａ 回路
５６ｂ 回路
５６ｃ 回路
１００ 信号線駆動回路
１００ａ 信号線駆動回路
１００ｂ 信号線駆動回路
１０１ 走査線駆動回路
１０１ａ 走査線駆動回路
１０１ｂ 走査線駆動回路
１０２ 画素部
１０３ 画素
１０４ 導電体
１０６ａ 絶縁体
１０６ｂ 絶縁体
１０８ 酸化物半導体
１０８＿１ 層
１０８＿２ 層
１０８＿３ 層
１０８ａ 酸化物半導体
１０８ｂ 酸化物半導体
１０８ｄ ドレイン領域
１０８ｉ チャネル領域
１０８ｓ ソース領域
１１０ 絶縁体
１１１ シフトレジスタ
１１２ ラッチ回路
１１２ａ 導電体
１１２ｂ 導電体
１１３ レベルシフタ
１１４ Ｄ／Ａ変換回路
１１５ 増幅回路
１１６ 絶縁体
１１８ ＬＶＤＳレシーバ
１１９ ロジック回路
１２０ トランジスタ
１２０ａ 導電体
１２０ｂ 導電体
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ ノード
１２５ ノード
１２６ 発光素子
１３１ トランジスタ
１３２ ノード
１３３ 容量素子
１３４ 液晶素子
１４１ａ 開口部
１４１ｂ 開口部
１４２ａ 開口部
１４２ｂ 開口部
１４２ｃ 開口部
１５１ａ 領域
１５１ｂ 領域
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０１ 駆動回路
２０２ 検出回路
２０３ 容量素子
２０４ 容量
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２０９ ＩＣ
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物半導体
２３０ａ 酸化物半導体
２３０ｂ 酸化物半導体
２３０ｃ 酸化物半導体
２３０ｄ 酸化物半導体
２４０ａ 導電体
２４０ｂ 導電体
２４１ａ 導電体
２４１ｂ 導電体
２４４ 導電体
２４５ 導電体
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２６０ｃ 導電体
２７０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８４ 絶縁体
３００ トランジスタ
３００ｎ トランジスタ
３００ｐ トランジスタ
３０１ 基板
３０２ 半導体領域
３０３ 半導体領域
３０４ 絶縁体
３０６ 導電体
３０６ｎ 導電体
３０６ｐ 導電体
３０８ａ 低抵抗領域
３０８ｂ 低抵抗領域
３０８ｃ 低抵抗領域
３０８ｄ 低抵抗領域
３２０ 絶縁体
３２１ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３５８ 絶縁体
４００ 基板
４０７ｎ チャネル形成領域
４０７ｐ チャネル形成領域
４５５ 導電体
４５５ｎ 導電体
４５５ｐ 導電体
４６０ 素子分離領域
４７４ｎ 領域
４７４ｐ 領域
４７６ａ 低抵抗領域
４７６ｂ 低抵抗領域
４７６ｃ 低抵抗領域
４７６ｄ 低抵抗領域
５１０ 電極
５１１ 電極
５１２ 半導体層
５１６ 電極
５１７ 電極
６０２ 基板
６１４ 絶縁体
６１８ 絶縁体
６２２ 絶縁体
６２４ 絶縁体
８００ 表示モジュール
８０１ 上部カバー
８０２ 下部カバー
８０３ ＦＰＣ
８０４ タッチパネル
８０５ ＦＰＣ
８０６ 表示パネル
８０７ バックライトユニット
８０８ 光源
８０９ フレーム
８１０ プリント基板
８１１ バッテリー
４００１ 基板
４００１ａ 層
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１２ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１８ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
７０００ 表示装置
７００１ 筐体
７００２ 表示部
７００３ 支持台
７１００ 携帯情報端末
７１０１ 筐体
７１０２ 表示部
７１０３ バンド
７１０４ バックル
７１０５ 操作ボタン
７１０６ 入出力端子
７１０７ アイコン
７２００ ＰＣ
７２２１ 筐体
７２２２ 表示部
７２２３ キーボード
７２２４ ポインティングデバイス
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイクロフォン
７５００ 自動車
７５５１ 車体
７５５２ 車輪
７５５３ ダッシュボード
７５５４ ライト
７６００ ビデオカメラ
７６４１ 筐体
７６４２ 筐体
７６４３ 表示部
７６４４ 操作キー
７６４５ レンズ
７６４６ 接続部

Claims (4)

  1. Ｎビットの信号が入力される回路であり、
    第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、第３のデジタルアナログ変換回路と、増幅回路と、を有し、
    前記増幅回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
    前記第１のトランジスタ及び前記第２のトランジスタは、ｎチャネル型トランジスタであり、
    前記第３のトランジスタ及び前記第４のトランジスタは、ｐチャネル型トランジスタであり、
    前記第１のデジタルアナログ変換回路の出力端子は、前記第１のトランジスタのゲートと、前記第３のトランジスタのゲートと、に電気的に接続され、
    前記第２のデジタルアナログ変換回路の出力端子は、前記第２のトランジスタの基板電位に電気的に接続され、
    前記第３のデジタルアナログ変換回路の出力端子は、前記第４のトランジスタの基板電位に電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記増幅回路の出力端子は、前記第２のトランジスタのゲートと、前記第４のトランジスタのゲートと、に電気的に接続され、
    前記第１のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、上位のＭビットの信号が入力され、
    前記第２のデジタルアナログ変換回路及び前記第３のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路。
  2. Ｎビットの信号が入力される回路であり、
    第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、増幅回路と、を有し、
    前記増幅回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタは、前記第２のトランジスタの差動対であり、
    前記第３のトランジスタは、前記第４のトランジスタの差動対であり、
    前記第１のデジタルアナログ変換回路の出力端子は、前記第１のトランジスタのゲートと、前記第３のトランジスタのゲートと、に電気的に接続され、
    前記第２のデジタルアナログ変換回路の出力端子は、前記第２のトランジスタの基板電位に電気的に接続され、
    前記第１のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、上位のＭビットの信号が入力され、
    前記第２のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路。
  3. Ｎビットの信号が入力される回路であり、
    第１のデジタルアナログ変換回路と、第２のデジタルアナログ変換回路と、第１の増幅回路と、第２の増幅回路と、を有し、
    前記第１の増幅回路は、入力端子と、第１の出力端子と、第２の出力端子と、を有し、
    前記第１のデジタルアナログ変換回路の出力端子は、前記第１の増幅回路が有する前記入力端子に電気的に接続され、
    前記第２の増幅回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートは、電気的に接続され、
    前記第２のデジタルアナログ変換回路の出力端子は、前記第１のトランジスタの基板電位に電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのソース及びドレインの一方と、には第１の電位が与えられ、
    前記第１のトランジスタ及び前記第２のトランジスタがｐチャネル型トランジスタの場合には、前記第１の電位は高電位信号であり、
    前記第１のトランジスタ及び前記第２のトランジスタがｎチャネル型トランジスタの場合には、前記第１の電位は低電位信号であり、
    前記第１のトランジスタのソース及びドレインの他方は、前記第１の増幅回路が有する前記第１の出力端子に電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、前記第１の増幅回路が有する前記第２の出力端子に電気的に接続され、
    前記第１のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、上位のＭビットの信号が入力され、
    前記第２のデジタルアナログ変換回路には、前記Ｎビットの信号のうち、下位の（Ｎ−Ｍ）ビットの信号が入力される回路。
  4. 請求項３において、
    前記第１の増幅回路は、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第３のトランジスタは、前記第４のトランジスタの差動対であり、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の増幅回路が有する前記第１の出力端子に電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第１の増幅回路が有する前記第２の出力端子に電気的に接続される回路。
JP2016250634A 2015-12-28 2016-12-26 回路 Active JP6830351B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015256954 2015-12-28
JP2015256954 2015-12-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021010107A Division JP2021073797A (ja) 2015-12-28 2021-01-26 回路の駆動方法

Publications (3)

Publication Number Publication Date
JP2017121053A JP2017121053A (ja) 2017-07-06
JP2017121053A5 JP2017121053A5 (ja) 2020-02-06
JP6830351B2 true JP6830351B2 (ja) 2021-02-17

Family

ID=59087205

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016250634A Active JP6830351B2 (ja) 2015-12-28 2016-12-26 回路
JP2021010107A Withdrawn JP2021073797A (ja) 2015-12-28 2021-01-26 回路の駆動方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021010107A Withdrawn JP2021073797A (ja) 2015-12-28 2021-01-26 回路の駆動方法

Country Status (2)

Country Link
US (1) US10957237B2 (ja)
JP (2) JP6830351B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
US9984624B2 (en) 2015-12-28 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, and electronic device
JP6858549B2 (ja) 2015-12-28 2021-04-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置
KR20180090731A (ko) 2017-02-03 2018-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치
CN110249377A (zh) 2017-02-16 2019-09-17 株式会社半导体能源研究所 半导体装置、显示面板、显示装置、输入输出装置及数据处理装置
WO2018163021A1 (en) 2017-03-07 2018-09-13 Semiconductor Energy Laboratory Co., Ltd. Ic, driver ic, display system, and electronic device
US10706799B2 (en) * 2017-12-06 2020-07-07 Au Optronics Corporation Display device without a driver IC
US11933974B2 (en) * 2019-02-22 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Glasses-type electronic device
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
KR20230053028A (ko) * 2021-10-13 2023-04-21 삼성디스플레이 주식회사 표시 장치와 그의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5871722A (ja) * 1981-10-26 1983-04-28 Yokogawa Hewlett Packard Ltd デジタル・アナログ変換器
US5396245A (en) * 1993-01-21 1995-03-07 Linear Technology Corporation Digital to analog converter
US5489904A (en) * 1993-09-28 1996-02-06 The Regents Of The University Of California Analog current mode analog/digital converter
JPH07162311A (ja) * 1993-12-07 1995-06-23 Yamaha Corp Ｄａコンバータ回路
JP3154927B2 (ja) 1995-08-28 2001-04-09 株式会社東芝 デジタル・アナログ変換回路
US5859606A (en) * 1997-07-25 1999-01-12 Linear Technology Corporation Interpolation circuit for digital-to-analog converter
JPH1168476A (ja) 1997-08-12 1999-03-09 Sony Corp オペアンプのオフセット調整回路
JPH11312930A (ja) * 1998-04-28 1999-11-09 New Japan Radio Co Ltd 差動増幅器
JP4105831B2 (ja) * 1998-09-11 2008-06-25 株式会社アドバンテスト 波形発生装置、半導体試験装置、および半導体デバイス
JP4353759B2 (ja) * 2003-09-22 2009-10-28 Ｎｅｃエレクトロニクス株式会社 駆動回路
JP2005156621A (ja) 2003-11-20 2005-06-16 Hitachi Displays Ltd 表示装置
US7816816B2 (en) 2005-04-28 2010-10-19 Nec Corporation Semiconductor device
JP4947620B2 (ja) * 2006-02-17 2012-06-06 ルネサスエレクトロニクス株式会社 表示装置、データドライバ、及び表示パネル駆動方法
KR101640448B1 (ko) 2008-12-05 2016-07-19 삼성전자주식회사 디지털-아날로그 변환 회로 및 이를 포함하는 컬럼 드라이버
KR101532268B1 (ko) 2008-12-18 2015-07-01 삼성전자주식회사 디지털-아날로그 변환기, 이를 포함하는 소스 구동회로, 및소스 구동회로를 포함하는 표시 장치
KR101081356B1 (ko) * 2009-10-27 2011-11-08 주식회사 실리콘웍스 액정 디스플레이 패널 구동 회로
JP2011166555A (ja) 2010-02-12 2011-08-25 Renesas Electronics Corp ソースドライバ及び液晶表示装置
US8242430B2 (en) * 2010-08-24 2012-08-14 Intersil Americas Inc. Apparatuses and methods that reduce mismatch errors associated with analog subtractions used for light sensing
US8847139B2 (en) * 2010-08-24 2014-09-30 Intersil Americas LLC Methods, sub-systems and systems that reduce a mismatch error associated with an analog circuit
US8462036B2 (en) * 2010-12-09 2013-06-11 Qualcomm, Incorporated Digital-to-analog converter with non-uniform resolution
US8838294B2 (en) * 2011-06-06 2014-09-16 Honeywell International Inc. Methods and systems for briefing aircraft procedures
US8987652B2 (en) * 2012-12-13 2015-03-24 Apple Inc. Electronic device with display and low-noise ambient light sensor with a control circuitry that periodically disables the display
JP2016154328A (ja) 2015-02-17 2016-08-25 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US10262570B2 (en) 2015-03-05 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10290573B2 (en) 2015-07-02 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10360855B2 (en) 2015-08-17 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, and electronic device
SG10201609410PA (en) 2015-11-30 2017-06-29 Semiconductor Energy Lab Semiconductor device, display panel, and electronic device
JP6858549B2 (ja) 2015-12-28 2021-04-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器

Also Published As

Publication number Publication date
US20170186355A1 (en) 2017-06-29
JP2021073797A (ja) 2021-05-13
JP2017121053A (ja) 2017-07-06
US10957237B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
JP6830351B2 (ja) 回路
JP7341204B2 (ja) 半導体装置
TWI743520B (zh) 資料處理裝置
JP7246442B2 (ja) 半導体装置
JP7293282B2 (ja) 半導体装置
KR102527306B1 (ko) 금속 산화물막, 반도체 장치, 및 표시 장치
KR20200004344A (ko) 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법
CN108473334A (zh) 金属氧化物膜以及半导体装置
JP6942486B2 (ja) 半導体装置および表示装置
JP2022043098A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210126

R150 Certificate of patent or registration of utility model

Ref document number: 6830351

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250