JP6698231B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
LED等の半導体発光素子の小型化・大電流化に伴い、半導体発光素子を備える半導体発光装置等の半導体装置に要求される信頼性の要求レベルがますます高まってきている。
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、工程および工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
[半導体装置]
まず、実施の形態1に係る半導体装置1の構成について図1を用いて説明する。図1は、実施の形態1に係る半導体装置1の断面図である。
次に、実施の形態1に係る半導体装置1の製造方法について図面に基づいて説明する。
まず、図3A〜図3Bに示すフローにより、半導体素子10の半導体積層構造11を形成する。図3A〜図3Bは、半導体素子10の半導体積層構造11を形成するためのフローを示す図である。
次に、図4A〜図4Iに示すフローにより、半導体素子10の第1電極(第1p側電極12、第1n側電極13)を形成する。図4A〜図4Iは、半導体素子10の第1電極を形成するためのフローを示す図である。
次に、図5A〜図5Dに示すフローにより、半導体素子10に金属バンプ30を形成する。図5A〜図5Dは、半導体素子10に金属バンプ30を形成するためのフローを示す図である。
次に、図6A〜図6Bに示すフローにより、金属バンプ30を介して半導体素子10を実装基板20にフリップチップボンディングにより実装する。図6A〜図6Bは、金属バンプ30を介して半導体素子10を実装基板20に実装するフローを示す図である。
次に、実施の形態1に係る半導体装置1の効果の検証を行ったので、比較例の半導体装置100と比較しながら、以下、この検証結果について説明する。比較例の半導体装置100は、図29Bに示される半導体装置と同様の構成であり、金属バンプ130の硬度が高くなっている。
C=Rz/2+1−A*B*k・・・(式5)
次に、実施の形態2に係る半導体装置1Aについて、図18および図19を用いて説明する。図18は、実施の形態2に係る半導体装置1Aの断面図である。図19は、同半導体装置1Aの金属バンプ30Aの拡大断面図と、同金属バンプ30Aにおける結晶粒径の高さ位置依存性を示す図である。図19において、縦軸は、金属バンプ30Aの高さを示しており、横軸は、金属バンプ30Aの結晶粒径を示している。
次に、実施の形態3に係る半導体装置1Bについて、図24および図25を用いて説明する。図24は、実施の形態3に係る半導体装置1Bの断面図である。図25は、同半導体装置1Bの金属バンプ30Bの拡大断面図と、同金属バンプ30Bにおける結晶粒径の高さ位置依存性を示す図である。図25において、縦軸は、金属バンプ30Bの高さを示しており、横軸は、金属バンプ30Bの結晶粒径を示している。
以上、本開示に係る半導体装置について、実施の形態1〜3に基づいて説明したが、本開示は、上記の各実施の形態に限定されるものではない。
10 半導体素子
11 半導体積層構造
11a 基板
11b n型半導体層
11c 活性層
11d p型半導体層
12 第1p側電極
12a 反射電極
12b、13b バリア電極
12c、13c シード層
12d、13d カバー電極
12S シード膜
13 第1n側電極
13a オーミックコンタクト層
14 酸化膜
15、16、24 レジスト
16a、24a 開口部
20 実装基板
21 基板
22 第2p側電極
23 第2n側電極
30、30A、30B、30C 金属バンプ
30X、30Y、30Z 金めっき膜
30R、30AR、30BR 仮想バンプ
31、31A 第1の層
31a 遷移領域
32、32A 第2の層
33 第3の層
34 第4の層
35 第5の層
40 保持用金属管
50 金属ステージ
60 シェアセンサ
Claims (11)
- 実装基板と、
金属バンプを介して前記実装基板に配置された半導体素子とを備え、
前記半導体素子は、半導体積層構造および第1電極を有し、
前記実装基板は、第2電極を有し、
前記第1電極は、バリア電極を含む積層構造で構成され、
前記バリア電極と厚み方向においてオーバーラップする位置に配置された前記金属バンプは、前記第1電極に接する第1の層と、前記第1電極とは反対側に位置する第2の層と、前記第1の層と前記第2の層の間に位置する遷移領域とを含む単一に形成された部材であり、
前記第1の層を構成する結晶の平均結晶粒径は、前記第2の層を構成する結晶の平均結晶粒径よりも大きく、
前記遷移領域の平均結晶粒径は、前記第1の層側から前記第2の層側にかけて、前記第1の層の平均結晶粒径から前記第2の層の平均結晶粒径に近付き、
前記遷移領域の厚さは、前記第2の層の平均結晶粒径以上であり、
前記第1の層の平均結晶粒径は、前記遷移領域の厚さ以上であり、
前記第2の層は、前記第1電極から離間している
半導体装置。 - 前記半導体素子、前記実装基板および前記金属バンプにおける前記実装基板に対して垂直な方向の断面において、前記金属バンプの断面積をSとし、前記金属バンプの高さをHとしたとき、前記第1電極に接する前記第1の層と前記第1電極との接合部である第1の接合部の幅は、S/Hよりも長い
請求項1に記載の半導体装置。 - 前記第2の層は、前記S/Hよりも短い幅を有する
請求項2に記載の半導体装置。 - 前記半導体積層構造は、基板と、前記基板側から順に積層された、第1導電型半導体層、活性層および第2導電型半導体層とを有する
請求項1〜3のいずれか1項に記載の半導体装置。 - 前記第1電極は、前記第2導電型半導体層に接して配置され、前記活性層からの光を反射する金属膜を含む
請求項4に記載の半導体装置。 - 前記第1の層は、少なくとも1μmの厚みがある
請求項1〜5のいずれか1項に記載の半導体装置。 - 前記バリア電極は、Tiからなる
請求項1〜6のいずれか1項に記載の半導体装置。 - 前記実装基板はAlNの焼結体からなるセラミック基板である
請求項1〜7のいずれか1項に記載の半導体装置。 - 実装基板と、
金属バンプを介して前記実装基板に配置された半導体素子とを備え、
前記半導体素子は、半導体積層構造および第1電極を有し、
前記実装基板は、第2電極を有し、
前記第1電極は、前記金属バンプと接する金からなる表面層と、バリア電極を含む積層構造で構成され、
前記バリア電極と厚み方向においてオーバーラップする位置に配置された前記金属バンプは、前記第1電極に接する金からなる第1の層と、前記第1電極とは反対側に位置する第2の層と、前記第1の層と前記第2の層の間に位置する遷移領域とを含む単一に形成された部材であり、
前記第1の層を構成する結晶の平均結晶粒径は、前記第2の層を構成する結晶の平均結晶粒径よりも大きく、
前記遷移領域の平均結晶粒径は、前記第1の層側から前記第2の層側にかけて、前記第1の層の平均結晶粒径から前記第2の層の平均結晶粒径に近付き、
前記遷移領域の厚さは、前記第2の層の平均結晶粒径以上であり、
前記第1の層の平均結晶粒径は、前記遷移領域の厚さ以上であり、
前記表面層の厚さをA、前記表面層の平均結晶粒径をB、前記第1の層の厚さをC、前記遷移領域の厚さをRzとしたとき、
C>Rz/2+1−A*B/8の関係式を満たす
半導体装置。 - 半導体積層構造および第一電極を備え、前記第一電極がバリア電極を含む積層構造で構成され、前記バリア電極と厚み方向においてオーバーラップする位置に金属バンプを有する半導体素子と、第二電極を備えた実装基板とを準備する工程と、
前記金属バンプを前記第1電極側からアニールする工程と、
前記アニール工程の後に、前記半導体素子と前記実装基板とを、前記金属バンプおよび前記第2電極を介して接合する工程とを備え、
前記アニールする工程により、前記金属バンプにおいて、前記第1電極に接する第1の層を構成する結晶の平均結晶粒径が、前記第1電極とは反対側に位置する第2の層を構成する結晶の平均結晶粒径よりも大きくなる
半導体装置の製造方法。 - 前記アニールする工程において、前記第1の層と前記第2の層との間に遷移領域が形成され、
前記遷移領域の平均結晶粒径は、前記第1の層側から前記第2の層側にかけて、前記第1の層の平均結晶粒径から前記第2の層の平均結晶粒径に近付く
請求項10に記載の半導体装置の製造方法。
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