JP6788146B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの半導体発光素子は、様々な機器の光源として利用されている。例えば、ＬＥＤは、ＤＲＬ（Ｄａｙｔｉｍｅ Ｒｕｎｎｉｎｇ Ｌｉｇｈｔｓ）およびＨＬ（Ｈｅａｄ Ｌａｍｐ）などの車載用照明装置の車載光源に用いられている。特に、光出力が１Ｗ以上のハイパワーＬＥＤを用いた車載光源の市場が伸びており、ＨａｌｏｇｅｎランプまたはＨＩＤランプのＬＥＤ化が急速に拡大している。
車載光源については省スペースおよびデザイン性の向上の要求が高まっていることからＬＥＤの小型化・大電流化・集積化が進展している。これに伴いＬＥＤに要求される信頼性の確保においてＬＥＤの発熱を如何に放熱するかが鍵となる。
ＬＥＤチップなどの半導体チップの小型化・大電流化・集積化を実現するために、半導体チップと実装基板とを接合する技術として、フェイスダウン方式で半導体チップを実装基板に接合するフリップチップボンディング（フリップチップ接合）が知られている。この方式は、半導体チップをフリップ（ひっくり返す）して実装基板の電極と半導体チップの電極とを金属バンプを用いて直接接合するものであり、半導体チップの電極形成面を上面に向けてワイヤ接続するフェイスアップ方式で半導体チップを実装基板に接合する場合と比べて、ワイヤ径およびワイヤの引き回しにとらわれず、大電流化・高集積化に向いており、高出力用途の実装方法として車載光源に採用されている。
この種の従来の半導体装置が特許文献１に開示されている。特許文献１には、放熱性の向上を目的として、半導体素子と実装基板とを接合する際に、半導体素子と実装基板との間の複数の金属バンプを密に配置する技術が開示されている。
特開２０１１−９４２９号公報
しかしながら、特許文献１に開示された半導体装置では、離散的配置の金属バンプを介して半導体素子を実装基板に実装する際の実装荷重が半導体素子および実装基板の各々の電極と金属バンプとの接触面に局所集中的にかかるため、半導体素子および実装基板の各々の電極にダメージを与えてしまう。このため、電極不良などの実装ダメージが発生し、長期信頼性に劣るという課題がある。
本開示は、実装ダメージを低減して長期信頼性に優れた半導体装置を提供することを目的とする。
本開示に係る半導体装置の一態様は、半導体積層構造に設けられた第１電極と、実装基板に設けられた第２電極と、前記第１電極と前記第２電極とを接合する接合金属層とを備え、前記接合金属層の内部に隙間が存在しており、前記接合金属層は、前記第１電極に接し、第１の平均結晶粒径を有する第１の層と、前記第１電極と反対側に位置する、第２の平均結晶粒径を有する第２の層とを有し、前記第１の平均結晶粒径は、前記第２の平均結晶粒径よりも大きく、前記隙間は、前記第２の層に存在している。
本開示によれば、実装ダメージを低減することができるので、長期信頼性に優れた半導体装置を実現することができる。
図１Ａは、図２ＢのＩＡ−ＩＡ線における実施の形態１に係る半導体装置の断面図である。 図１Ｂは、図２ＢのＩＢ−ＩＢ線における実施の形態１に係る半導体装置の断面図である。 図２Ａは、図１Ｂに示される破線Ｔで切断したときのＴ断面における実施の形態１に係る半導体装置の断面図である。 図２Ｂは、図１Ｂに示される破線Ｍで切断したときのＭ断面における実施の形態１に係る半導体装置の断面図である。 図２Ｃは、図１Ｂに示される破線Ｂで切断したときのＢ断面における実施の形態１に係る半導体装置の断面図である。 図３Ａは、実施の形態１に係る半導体装置の製造方法の第１工程において、基板を準備する工程を示す図である。 図３Ｂは、実施の形態１に係る半導体装置の製造方法の第１工程において、半導体積層構造を形成する工程を示す図である。 図４Ａは、実施の形態１に係る半導体装置の製造方法の第２工程において、半導体積層構造をエッチングする工程を示す図である。 図４Ｂは、実施の形態１に係る半導体装置の製造方法の第２工程において、絶縁膜を形成する工程を示す図である。 図４Ｃは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｎ側電極のオーミックコンタクト層およびバリア電極を形成する工程を示す図である。 図４Ｄは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極の反射電極を形成する工程を示す図である。 図４Ｅは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極のバリア電極を形成する工程を示す図である。 図４Ｆは、実施の形態１に係る半導体装置の製造方法の第２工程において、シード膜を形成する工程を示す図である。 図４Ｇは、実施の形態１に係る半導体装置の製造方法の第２工程において、レジストを形成する工程を示す図である。 図４Ｈは、実施の形態１に係る半導体装置の製造方法の第２工程において、第１ｐ側電極および第１ｎ側電極のカバー電極を形成する工程を示す図である。 図４Ｉは、実施の形態１に係る半導体装置の製造方法の第２工程において、レジストを除去する工程を示す図である。 図５Ａは、実施の形態１に係る半導体装置の製造方法の第３工程において、開口部を有するレジストを形成する工程を示す図である。 図５Ｂは、実施の形態１に係る半導体装置の製造方法の第３工程において、金めっき膜を形成する工程を示す図である。 図５Ｃは、実施の形態１に係る半導体装置の製造方法の第３工程において、レジストを除去する工程を示す図である。 図５Ｄは、実施の形態１に係る半導体装置の製造方法の第３工程において、シード膜の一部を除去して電極をｐｎ分離する工程を示す図である。 図５Ｅは、実施の形態１に係る半導体装置の製造方法の第３工程において、熱処理を行う工程を示す図である。 図６Ａは、実施の形態１に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を配置する工程を示す図である。 図６Ｂは、実施の形態１に係る半導体装置の製造方法の第４工程において、実装基板の上に半導体素子を実装して超音波接合する工程を示す図である。 図７Ａは、図５Ｄにおける領域VIIAの拡大図である。 図７Ｂは、図５Ｅにおける領域VIIBの拡大図である。 図７Ｃは、図７Ｂの状態から、さらに結晶粒が粗大化した状態を示す図である。 図８は、結晶粒径の測定方法を説明するための図である。 図９は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。 図１０は、実施の形態１において、半導体素子を実装基板に実装する際の接合処理のタイミングチャートである。 図１１Ａは、半導体素子と実装基板との接合処理を行う前の金属バンプと実装基板の第２電極との状態を模式的に示す断面図である。 図１１Ｂは、半導体素子と実装基板との接合処理の処理開始時の金属バンプと実装基板の第２電極との状態を模式的に示す断面図である。 図１１Ｃは、図１０におけるＳｔｅｐ．１とＳｔｅｐ．２との切り替え時（処理開始から約１００ｍｓ後）における金属バンプと実装基板の第２電極との接合状態を模式的に示す断面図である。 図１１Ｄは、図１０におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後、超音波振動開始から２００ｍｓ後）の金属バンプと実装基板の第２電極との接合状態を模式的に示す断面図である。 図１１Ｅは、図１０におけるＳｔｅｐ．２の終了時点（処理開始から約４００ｍｓ後、超音波振動開始から３００ｍｓ後）の金属バンプと実装基板の第２電極との接合状態を模式的に示す断面図である。 図１２は、特許文献１に開示された従来の半導体装置の製造方法を示す断面図である。 図１３は、実施の形態１に係る半導体装置の実装前後の構成を示す図である。 図１４Ａは、実施の形態１の変形例１に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｂは、実施の形態１の変形例２に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｃは、実施の形態１の変形例３に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｄは、実施の形態１の変形例４に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｅは、実施の形態１の変形例５に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｆは、実施の形態１の変形例６に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｇは、実施の形態１の変形例７に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｈは、実施の形態１の変形例８に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｉは、実施の形態１の変形例９に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｊは、実施の形態１の変形例１０に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｋは、実施の形態１の変形例１１に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｌは、実施の形態１の変形例１２に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｍは、実施の形態１の変形例１３に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｎは、実施の形態１の変形例１４に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１４Ｏは、実施の形態１の変形例１５に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１５は、実施の形態２に係る半導体装置の実装前後の構成を示す断面図である。 図１６は、図１５の（ｂ）のＭ断面の拡大図である。 図１７は、実施の形態２の変形例１に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１８は、実施の形態２の変形例２に係る半導体装置における接合金属層の隙間のパターンを示す図である。 図１９は、実施の形態２の変形例３に係る半導体装置の実装前後の構成を示す断面図である。 図２０は、実施の形態３に係る半導体装置の実装前後の構成を示す断面図である。 図２１は、実施の形態３の変形例１に係る半導体装置の実装後の構成を示す断面図である。 図２２は、実施の形態３の変形例２に係る半導体装置の実装後の構成を示す断面図である。 図２３は、実施の形態３の変形例３に係る半導体装置の実装後の構成を示す断面図である。
（実施の形態）
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、工程および工程の順序などは、一例であって本開示を限定する主旨ではない。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態１）
［半導体装置］
まず、実施の形態１に係る半導体装置１の構成について、図１Ａ〜図１Ｂおよび図２Ａ〜図２Ｃを用いて説明する。図１Ａおよび図１Ｂは、実施の形態１に係る半導体装置１の断面図である。図２Ａは、図１Ｂに示される破線Ｔで切断したときのＴ断面における同半導体装置１の断面図である。図２Ｂは、図１Ｂに示される破線Ｍに沿って切断したときのＭ断面における同半導体装置１の断面図である。図２Ｃは、図１Ｂに示される破線Ｂに沿って切断したときのＢ断面における同半導体装置１の断面図である。なお、図１Ａは、図２ＢのＩＡ−ＩＡ線における断面図であり、図１Ｂは、図２ＢのＩＢ−ＩＢ線における断面図である。また、図２Ａ〜図２Ｃにおいて、破線Ｔ、破線Ｍおよび破線Ｂの各々は、接合金属層３０の厚み方向（高さ方向）に垂直な平面を示している。破線Ｍは、隙間３３を通る平面であり、破線Ｔと破線Ｂとの間に位置している。
図１Ａおよび図１Ｂに示すように、実施の形態１に係る半導体装置１は、半導体素子１０と、実装基板２０と、半導体素子１０と実装基板２０とを接合する接合金属層３０とを備える。
半導体素子１０は、実装基板２０に配置されている。具体的には、半導体素子１０は、接合金属層３０を介して実装基板２０に接合されることで、実装基板２０に実装される。本実施の形態において、半導体素子１０は、発光ダイオード（ＬＥＤ）チップである。したがって、半導体装置１は、ＬＥＤチップを備える半導体発光装置である。
半導体素子１０は、半導体積層構造１１と、半導体積層構造１１に設けられた第１電極Ｅ１とを有する。具体的に、半導体素子１０は、第１電極Ｅ１として、半導体積層構造１１に形成された第１ｐ側電極１２および第１ｎ側電極１３を有する。第１ｐ側電極１２および第１ｎ側電極１３は、接合金属層３０と接する金からなる表面層を含む少なくとも２層からなる。
なお、本明細書において、第１ｐ側電極１２および第１ｎ側電極１３は、特に区別して説明する必要がない場合は、まとめて第１電極Ｅ１と記載する場合がある。つまり、第１電極Ｅ１は、第１ｐ側電極１２および第１ｎ側電極１３の少なくとも一方のことである。
半導体積層構造１１は、基板１１ａと、ｎ型半導体層１１ｂ（第１導電型半導体層）と、活性層１１ｃと、ｐ型半導体層１１ｄ（第２導電型半導体層）とを有する。ｎ型半導体層１１ｂ、活性層１１ｃおよびｐ型半導体層１１ｄは、基板１１ａに接する半導体積層体であり、基板１１ａ側からこの順に積層されている。具体的には、ｎ型半導体層１１ｂ、活性層１１ｃおよびｐ型半導体層１１ｄは、基板１１ａの上に、基板１１ａから離れる方向に向かって、この順で積層されている。
第１ｐ側電極１２および第１ｎ側電極１３は、半導体積層構造１１に形成されている。第１ｐ側電極１２は、ｐ型半導体層１１ｄの上に形成されている。また、第１ｎ側電極１３は、ｎ型半導体層１１ｂの上に形成されている。具体的には、第１ｎ側電極１３は、ｐ型半導体層１１ｄおよび活性層１１ｃの一部を除去することで部分的にｎ型半導体層１１ｂを露出させた露出領域に形成されている。
本実施の形態において、半導体積層構造１１の上には絶縁膜として酸化膜１４が形成されている。第１ｐ側電極１２は、酸化膜１４の開口部から露出するｐ型半導体層１１ｄの上に形成され、第１ｎ側電極１３は、酸化膜１４の開口部から露出するｎ型半導体層１１ｂの上に形成されている。
第１ｐ側電極１２は、半導体積層構造１１側から順に積層された、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄを有する。具体的には、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄは、半導体積層構造１１の上に、この順で積層されている。第１ｐ側電極１２において、反射電極１２ａは、半導体積層構造１１の活性層１１ｃからの光を反射する金属膜であり、半導体積層構造１１のｐ型半導体層１１ｄ（第２導電型半導体層）に接して配置されている。
また、第１ｎ側電極１３は、半導体積層構造１１側から順に積層された、オーミックコンタクト層１３ａ、バリア電極１３ｂ、シード層１３ｃおよびカバー電極１３ｄを有する。
また、第１ｐ側電極１２および第１ｎ側電極１３において、カバー電極１２ｄおよび１３ｄは、接合金属層３０と接する金からなる表面層である。具体的には、カバー電極１２ｄおよび１３ｄは、シード層１２ｃおよび１３ｃを下地層として形成された金めっき膜である。
実装基板２０は、基板２１と、基板２１に設けられた第２電極Ｅ２とを有する。具体的には、実装基板２０は、第２電極Ｅ２として、基板２１の一方の面に形成された第２ｐ側電極２２および第２ｎ側電極２３を有する。第２ｐ側電極２２および第２ｎ側電極２３は、半導体素子１０に電流を印加するための引き出し電極である。
第２ｐ側電極２２は、半導体素子１０の第１ｐ側電極１２と接合金属層３０を介して接合されている。ｎ側も同様に、第２ｎ側電極２３は、半導体素子１０の第１ｎ側電極１３と接合金属層３０を介して接合されている。
なお、本明細書において、第２ｐ側電極２２および第２ｎ側電極２３は、特に区別して説明する必要がない場合は、まとめて第２電極Ｅ２と記載する場合がある。つまり、第２電極Ｅ２は、第２ｐ側電極２２および第２ｎ側電極２３の少なくとも一方のことである。
接合金属層３０は、半導体素子１０と実装基板２０とを接合している。つまり、接合金属層３０は、半導体素子１０と実装基板２０とをつないでいる。具体的には、接合金属層３０は、半導体積層構造１１に設けられた第１電極Ｅ１と、基板２１に設けられた第２電極Ｅ２とを接続している。
本実施の形態において、接合金属層３０は、第１接合金属層３１と第２接合金属層３２とを有する。第１接合金属層３１は、半導体素子１０の第１ｐ側電極１２と実装基板２０の第２ｐ側電極２２との間に位置しており、第１ｐ側電極１２と第２ｐ側電極２２とを接合している。また、第２接合金属層３２は、半導体素子１０の第１ｎ側電極１３と実装基板２０の第２ｎ側電極２３との間に位置しており、第１ｎ側電極１３と第２ｎ側電極２３とを接合している。
第１接合金属層３１と第２接合金属層３２とは、同じ材料によって構成されている。本実施の形態において、第１接合金属層３１および第２接合金属層３２は、いずれも金めっき膜によって構成されている。
図１Ａ〜図１Ｂおよび図２Ａ〜図２Ｃに示すように、接合金属層３０の内部には隙間３３が存在している。隙間３３は、周囲が接合金属層３０に囲まれるように存在している。具体的には、隙間３３は、第１電極Ｅ１および第２電極Ｅ２に接することなく接合金属層３０の中に埋め込まれるように接合金属層３０内に存在している。本実施の形態において、隙間３３は、第１接合金属層３１に存在しており、第１ｐ側電極１２および第１ｎ側電極１３のいずれにも接することなく、第１接合金属層３１の厚み方向の中央部付近に存在している。また、本実施の形態において、隙間３３は、中空の空洞である。したがって、隙間３３は空気層であり、隙間３３には空気が存在している。
図２Ｂに示すように、隙間３３は、接合金属層３０を平面視したときに、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、隙間３３は、第１電極Ｅ１の外周辺に対して平行である。本実施の形態において、隙間３３は、格子状に形成されている。
また、図１Ａに示すように、隙間３３の高さＨは、接合金属層３０の高さの１０％以上であるとよい。なお、隙間３３の高さＨの上限は、特に限定されるものではないが、例えば、９０％である。
詳細は後述するが、接合金属層３０は、半導体素子１０を実装基板２０に実装する際に、半導体素子１０と実装基板２０との間に設けられた複数の金属バンプが互いに接続することで構成される。このとき、接合金属層３０の内部に隙間３３が形成される。つまり、隙間３３は、複数の金属バンプを介して半導体素子１０を実装基板２０に実装するときに形成される。以下、隙間３３が形成される過程を含めて半導体装置１の製造方法について詳細に説明する。
［半導体装置の製造方法］
実施の形態１に係る半導体装置１の製造方法は、半導体素子１０の半導体積層構造１１を形成する第１工程（図３Ａ〜図３Ｂ）と、次いで、半導体素子１０の第１電極を形成する第２工程（図４Ａ〜図４Ｉ）と、次いで、半導体素子１０に金属バンプ３０Ｙを形成する第３工程（図５Ａ〜図５Ｅ）と、次いで、フリップチップボンディングにより半導体素子１０を実装基板２０に実装をする第４工程（図６Ａ〜図６Ｂ）とを含む。
［第１工程（半導体積層構造の形成工程）］
まず、図３Ａ〜図３Ｂに示すフローにより、半導体素子１０の半導体積層構造１１を形成する。図３Ａ〜図３Ｂは、半導体素子１０の半導体積層構造１１を形成するためのフローを示す図である。
具体的には、図３Ａに示すように、まず、基板１１ａを準備する。本実施の形態では、基板１１ａには半導体からなる透光性基板として、ＧａＮからなるウエハ（ＧａＮ基板）を用いている。
次に、図３Ｂに示すように、基板１１ａの上に、有機金属気相エピタキシャル成長法（ＭＯＶＰＥ法）により、ｎ型半導体層１１ｂと、活性層１１ｃと、ｐ型半導体層１１ｄとを順に積層することで、半導体積層構造１１を形成することができる。
本実施の形態では、ｎ型半導体層１１ｂは、ｎ型窒化物半導体層（例えばＧａＮ層）であり、活性層１１ｃは、窒化物半導体発光層であり、ｐ型半導体層１１ｄは、ｐ型窒化物半導体層である。活性層１１ｃを構成する窒化物半導体発光層は、少なくともＧａとＮとを含み、必要に応じて適量のＩｎを含ませることで、所望の発光波長を得ることができる。本実施の形態では、活性層１１ｃはＩｎＧａＮ層であり、発光ピーク波長が４５０ｎｍとなるようにＩｎ組成比を設定している。
［第２工程（第１電極の形成工程）］
次に、図４Ａ〜図４Ｉに示すフローにより、半導体素子１０の第１電極Ｅ１（第１ｐ側電極１２、第１ｎ側電極１３）を形成する。図４Ａ〜図４Ｉは、半導体素子１０の第１電極Ｅ１を形成するためのフローを示す図である。
具体的には、まず、図４Ａに示すように、上記の第１工程で形成された半導体積層構造１１に対して、ｐ型半導体層１１ｄと活性層１１ｃとｎ型半導体層１１ｂとの一部をドライエッチングにより除去することで、ｎ型半導体層１１ｂの一部をｐ型半導体層１１ｄおよび活性層１１ｃから露出させる。これにより、ｎ型半導体層１１ｂの一部に露出領域を形成することができる。
次に、図４Ｂに示すように、ｎ型半導体層１１ｂの露出領域を含む半導体積層構造１１の上面全体に絶縁膜として酸化膜１４を成膜する。
その後、図示しないが、酸化膜１４の上にレジストを塗布し、フォトリソグラフィによりｎ型半導体層１１ｂの露出領域内に対応する位置にレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜１４を除去する。
次に、ＥＢ蒸着法を用いて、第１電極Ｅ１の第１ｎ側電極１３を形成するためのｎ側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なｎ側電極形成材料を除去することで、酸化膜１４を除去した領域に図４Ｃに示すように第１ｎ側電極１３の一部を形成する。
本実施の形態では、ｎ側電極形成材料として、ｎ型半導体層１１ｂに近い側から離れる方向に向かって、オーミックコンタクト層１３ａとなるＡｌ層（膜厚０．３μｍ）とバリア電極１３ｂとなるＴｉ層（膜厚０．１μｍ）とを順に成膜している。これにより、第１ｎ側電極１３の一部として、Ａｌ層からなるオーミックコンタクト層１３ａとＴｉ層からなるバリア電極１３ｂとの積層構造層を形成することができる。
なお、ｎ型半導体層１１ｂ上に直接積層される第１ｎ側電極１３のＡｌ層は、ｎ型半導体層１１ｂに対するオーミックコンタクト層として機能する。オーミックコンタクト層の材料は、例えば、Ｔｉ、Ｖ、Ａｌ、または、これらのいずれか一種類の金属を含む合金などとすることができる。また、バリア電極１３ｂに用いたＴｉ層は、下層のＡｌ層と、後の工程で形成する上層のＡｕ層とを反応させないためのバリアとして機能する。
その後、図示しないが、第１ｎ側電極１３および酸化膜１４を覆うようにレジストを塗布し、フォトリソグラフィによりｐ型半導体層１１ｄのレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜１４を除去する。
次に、ＥＢ蒸着法を用いて、第１電極Ｅ１の第１ｐ側電極１２を形成するためのｐ側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なｐ側電極形成材料を除去することで、ｐ型半導体層１１ｄ上の酸化膜１４を除去した領域に、第１ｐ側電極１２の一部である反射電極１２ａを図４Ｄに示すように形成する。
本実施の形態では、Ａｇ層からなる反射電極１２ａ（ｐ側電極形成材料）として、膜厚０．２μｍのＡｇ層を成膜している。この時、反射電極１２ａは、酸化膜１４から離間するように形成される。言い換えると、反射電極１２ａと酸化膜１４との間からｐ型半導体層１１ｄが露出するように形成される。
なお、反射電極１２ａには、活性層１１ｃの光を反射するために、反射率の高い、Ａｇ、Ａｌ、Ｒｈを含む金属材料からなる金属膜を用いるとよい。また、反射電極１２ａの成膜方法は、ＥＢ蒸着法に限るものではなく、スパッタ法であってもよい。
次に、図４Ｅに示すように、反射電極１２ａの上面および側面を覆うようにバリア電極１２ｂを形成する。本実施の形態では、スパッタ法を用いて、バリア電極１２ｂとして、膜厚０．８μｍのＴｉ層を形成している。バリア電極１２ｂの材料としては、反射電極１２ａを保護するために、Ｔｉ、Ｎｉ、Ｐｔ、ＴｉＷなどを用いるとよい。この時、バリア電極１２ｂは、酸化膜１４と反射電極１２ａとの間に露出するｐ型半導体層１１ｄ、および、ｎ型半導体層１１ｂ上の酸化膜１４の端部を覆うように形成される。
次に、図４Ｆに示すように、第１ｐ側電極１２のバリア電極１２ｂおよび第１ｎ側電極１３のバリア電極１３ｂが形成されたウエハ全面に、ＥＢ蒸着法によってシード膜１２Ｓを形成する。シード膜１２Ｓは、第１ｐ側電極１２のシード層１２ｃおよび第１ｎ側電極１３のシード層１３ｃとなる金属膜であり、金めっきの下地電極として用いられる。本実施の形態において、シード膜１２Ｓは、バリア電極１２ｂおよび１３ｂに近い側から離れる方向に向かって、Ｔｉ層およびＡｕ層が積層された積層構造層である。
次に、図４Ｇに示すように、第１ｐ側電極１２に対応するバリア電極１２ｂと第１ｎ側電極１３に対応するバリア電極１３ｂとの境界領域におけるシード膜１２Ｓ上に、レジスト１５を形成する。
次に、図４Ｈに示すように、ウエハ上のレジスト１５が形成されていない領域（レジスト非形成領域）に、シード膜１２Ｓを下地電極として電解めっきにより金属を析出させることで、金めっき膜であるカバー電極１２ｄおよび１３ｄを形成する。カバー電極１２ｄは、バリア電極１２ｂ上のシード膜１２Ｓ上に形成され、カバー電極１３ｄは、バリア電極１３ｂ上のシード膜１２Ｓ上に形成される。カバー電極１２ｄおよび１３ｄとしてめっき膜を形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定し、カバー電極１２ｄおよび１３ｄとして厚みが１．０μｍの金めっき膜を形成した。
ここで、カバー電極１２ｄおよび１３ｄには、腐食耐性を高めるために、ＡｕまたはＡｕを含む材料が用いられる。また、半導体素子１０をカバー電極１２ｄ（カバー電極１３ｄ）側から平面視した場合、カバー電極１２ｄはバリア電極１２ｂを内包するように形成されており、また、カバー電極１３ｄは、バリア電極１３ｂを内包するように形成されている。なお、カバー電極１２ｄとカバー電極１３ｄとの間の半導体積層構造１１側には酸化膜１４が配置されている。
次に、図４Ｉに示すように、レジスト１５を除去する。例えば、有機溶剤などによってシード膜１２Ｓ上のレジスト１５を除去する。
［第３工程（金属バンプの形成工程）］
次に、図５Ａ〜図５Ｅに示すフローにより、半導体素子１０に金属バンプ３０Ｙを形成する。図５Ａ〜図５Ｅは、半導体素子１０に金属バンプ３０Ｙを形成するためのフローを示す図である。
以下に説明する金属バンプ３０Ｙは、第１ｐ側電極１２に対応するｐ側の第１バンプと、第１ｎ側電極１３に対応するｎ側の第２バンプとを含んでいる。第１バンプは、第１ｐ側電極１２の上に形成され、第２バンプは、第１ｎ側電極１３の上に形成される。本実施の形態において、金属バンプ３０Ｙは、金めっき法で形成された金めっきバンプである。また、金属バンプ３０Ｙは、複数の金属層で構成されており、結晶粒径が異なる金めっき膜を少なくとも２層積層した積層構造となっている。以下、金属バンプ３０Ｙの形成方法について詳細に説明する。
上記の第２工程の後、まず、カバー電極１２ｄおよび１３ｄの全面を覆うようにフォトリソグラフィ用のレジストを塗布し、１４０℃で２０ｍｉｎ程度の熱処理によりレジストを硬化させる。その後、図５Ａに示すように、第１電極Ｅ１における金属バンプ３０Ｙを形成する所定の領域のレジスト１６に開口部１６ａを形成する。具体的には、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々における金属バンプ３０Ｙを形成する所定の領域のレジスト１６にフォトリソグラフィにより複数の開口部１６ａを形成する。
なお、本実施の形態では、概念図として金属バンプ３０Ｙを合計で９個配置した構成としているが、実際には、９個以上の金属バンプ３０Ｙが形成されることがある。一例として、本実施の形態である８００μｍ角×１００μｍ厚の半導体素子１０において、上面形状が一辺２５μｍの矩形状である四角柱の金属バンプ３０Ｙであれば、１０００個程度の金属バンプ３０Ｙが形成されていてもよい。なお、金属バンプ３０Ｙの大きさや形状、数は、特に限定されるものではなく、半導体素子１０の大きさ、第１電極Ｅ１および第２電極Ｅ２の面積や形状などに応じて個別具体的に設定される。例えば、金属バンプ３０Ｙの個数は、９個未満であってもよいし、数十個ないし数百個であってもよい。
次に、図５Ｂに示すように、金の電解めっき法によりレジスト１６の開口部１６ａに金を析出させることで、金属バンプ３０Ｙとなる金めっき膜３０Ｘを形成する。具体的には、レジスト１６の開口部１６ａに露出した第１ｐ側電極１２のカバー電極１２ｄの上と第１ｎ側電極１３のカバー電極１３ｄの上とのそれぞれに金めっき膜３０Ｘを同時に形成する。金めっき膜３０Ｘを形成する際の条件の一例としては、めっき液温が５０℃の非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、高さ（厚み）が８μｍの金めっき膜３０Ｘを形成した。形成した直後の金めっき膜３０Ｘの結晶構造は、全体が細かい結晶粒の集合体である。
次に、図５Ｃに示すように、レジスト１６を除去する。例えば、有機溶剤などによってレジスト１６を除去する。これにより、第１ｐ側電極１２のカバー電極１２ｄ上および第１ｎ側電極１３のカバー電極１３ｄ上の各々の所定の領域に、四角柱形状の複数の金めっき膜３０Ｘが形成されることとなる。
この場合、隣り合う金めっき膜３０Ｘの間隔は、隣り合う金属バンプ３０Ｙの間隔であって、半導体素子１０を実装基板２０に実装する際に隣り合う金属バンプ３０Ｙ同士が接触する程度の大きさの間隔に設定されている。例えば、上面形状が一辺２５μｍの矩形状で高さが８μｍの四角柱形状の複数の金めっき膜３０Ｘを形成する場合、隣り合う金めっき膜３０Ｘの間隔は、例えば６μｍである。
次に、図５Ｄに示すように、第１ｐ側電極１２のバリア電極１２ｂと第１ｎ側電極１３のバリア電極１３ｂとの間の酸化膜１４上のシード膜１２Ｓを部分的に除去する。本実施の形態では、シード膜１２Ｓは、Ａｕ層とＴｉ層との積層構造であるので、まず、シード膜１２Ｓの上層であるＡｕ層をヨード液によって除去し、その後、シード膜１２Ｓの下層であるＴｉ層を希弗酸によって除去し、酸化膜１４を露出させる。これにより、酸化膜１４上において、シード膜１２Ｓをｐ側のシード層１２ｃとｎ側のシード層１３ｃとに分離して、第１電極Ｅ１のｐｎ分離を行うことができる。具体的には、反射電極１２ａ、バリア電極１２ｂ、シード層１２ｃおよびカバー電極１２ｄとの積層構造である第１ｐ側電極１２と、オーミックコンタクト層１３ａ、バリア電極１３ｂ、シード層１３ｃおよびカバー電極１３ｄの積層構造である第１ｎ側電極１３とに分離された第１電極Ｅ１を形成することができる。
次に、図５Ｅに示すように、金めっき膜３０Ｘが形成されたウエハを大気雰囲気中において１５０℃で１ｈの熱処理を行う。この熱処理によって、金めっき膜３０Ｘ内の下側領域とカバー電極１２ｄおよび１３ｄとの結晶粒径が変化する。これにより、同一組成で結晶粒径の異なる第１の層３０ａおよび第２の層３０ｂの２層からなる金属バンプ３０Ｙを得ることができる。金属バンプ３０Ｙにおいて、半導体積層構造１１に近い側の第１の層３０ａは、半導体積層構造１１に遠い側の第２の層３０ｂよりも結晶粒径が大きくなっている。また、金属バンプ３０Ｙの第１の層３０ａを構成する結晶の結晶粒径は、カバー電極１２ｄおよび１３ｄを構成する結晶の結晶粒径と同じである。
これにより、複数の金属バンプ３０Ｙが形成された第１電極Ｅ１を有する半導体素子１０を得ることができる。具体的には、複数の金属バンプ３０Ｙが形成された第１ｐ側電極１２と金属バンプ３０Ｙが形成された第１ｎ側電極１３とを有する半導体素子１０を得ることができる。
なお、本実施の形態では、複数の金属バンプ３０Ｙは、マトリクス状に配置されている。また、複数の金属バンプ３０Ｙは、半導体素子１０を実装基板２０に実装する工程により、隣り合う金属バンプ３０Ｙ同士が接触する程度の大きさの間隔になっている。
ここで、図５Ｅにおける熱処理による結晶粒径の変化について、図７Ａ〜図７Ｃを用いて詳細に説明する。図７Ａは、図５Ｄにおける領域VIIAの拡大図である。図７Ｂは、図５Ｅにおける領域VIIBの拡大図である。図７Ｃは、図７Ｂの状態から、さらに結晶粒が粗大化した状態を示す図である。図７Ａ〜図７Ｃは、第１電極Ｅ１の第１ｐ側電極１２上の一つの金めっき膜３０Ｘまたは金属バンプ３０Ｙと、その下方に位置する第１ｐ側電極１２のカバー電極１２ｄの一部とに対応する領域を示している。
図７Ａは、金めっき膜３０Ｘを形成した直後の金めっき膜３０Ｘの断面を示している。図７Ａに示すように、形成直後の金めっき膜３０Ｘは、全体が細かい結晶粒の集合体で構成されている。
金めっき膜３０Ｘが形成されたウエハをホットプレートで熱処理を開始すると、図７Ｂに示すように、第１ｐ側電極１２（カバー電極１２ｄ）側から矢印の方向に金めっき膜３０Ｘに効率よく熱が伝わる。金めっき膜３０Ｘに伝わった熱は、金めっき膜３０Ｘを構成する金の再結晶化の駆動エネルギーとなり、第１ｐ側電極１２側の結晶粒が大きく成長する。さらに熱処理を続けると、第１ｐ側電極１２側から金めっき膜３０Ｘの先端に向かって結晶粒が粗大化し、最終的には図７Ｃに示すように、金めっき膜３０Ｘ全体に粗大化した結晶粒が広がる。この結晶粒の粗大化は、熱処理の温度が高くなるほど、あるいは熱処理の時間が長くなるほど進む。
本実施の形態における金属バンプ３０Ｙを形成する際の熱処理条件（１５０℃で１ｈの熱処理）は、図７Ｃに示すような金めっき膜３０Ｘの先端までを再結晶化により粗大化する条件ではなく、図７Ｂに示すような結晶粒の粗大化を金めっき膜３０Ｘの途中で止める条件である。つまり、金めっき膜３０Ｘに対して、大気雰囲気中において１５０℃で１ｈの熱処理を施すことによって、結晶粒径で区分するとほぼ２層構造となる金属バンプ３０Ｙが形成される。具体的には、第１ｐ側電極１２に近い側の結晶粒が粗大化した第１の層３０ａと、第１ｐ側電極１２とは反対側の結晶粒が相対的に小さい第２の層３０ｂとを有する金属バンプ３０Ｙが形成される。
なお、第１電極Ｅ１の第１ｐ側電極１２の上に形成された金めっき膜３０Ｘだけではなく、第１電極Ｅ１の第１ｎ側電極１３の上に形成された金めっき膜３０Ｘについても、第１ｐ側電極１２の上に形成された金めっき膜３０Ｘと同様に結晶粒が変化する。つまり、１５０℃で１ｈの熱処理によって、第１ｎ側電極１３の上に形成された金めっき膜３０Ｘは結晶粒径が異なる２層に変化し、図７Ｂに示すように、第１ｎ側電極１３に近い側の結晶粒が粗大化した第１の層３０ａと、第１ｎ側電極１３とは反対側の結晶粒が相対的に小さい第２の層３０ｂとを有する金属バンプ３０Ｙが形成される。
このように、金属バンプ３０Ｙは、金属の結晶粒径が異なる第１の層３０ａと第２の層３０ｂとによって構成されている。具体的には、金属バンプ３０Ｙにおいて、第１の層３０ａを構成する結晶の平均結晶粒径は、第２の層３０ｂを構成する結晶の平均結晶粒径よりも大きくなっている。
ここで、金属における結晶粒径と硬さとの関係について説明する。一般的に金属の結晶粒径と硬度とには負の相関がある。つまり、結晶粒径が小さくなるにつれて硬度が高くなる。逆に、結晶粒径が大きくなるにつれて硬度が低くなる。これは、金属の硬度は、荷重をかけた時の金属の塑性変形量で決まるからであり、また、塑性変形量は、転位の移動、増殖および移動に対する、障害物、すべり面の長さおよび金属結晶の方向に影響を受けるからである。
金属結晶のすべり面は、結晶格子のある特定方向に決まっており、応力がかかるとその方向にすべりが発生し、金属が塑性変形する。すなわち、結晶粒径が大きい金属結晶体は、すべり線の長さが長く、応力がかかると結晶境界に応力が集中し、その近傍で塑性変形しやすい。つまり、軟らかいということになる。
逆に、結晶粒径が小さい金属結晶体は、単体の粒のすべり面の長さが小さく、ある応力がかかった場合に、応力の方向と一致しないすべり面が多くなる。これにより、それらの結晶が抵抗になってすべりが生じにくくなり、金属が塑性変形しにくくなる。つまり、結晶粒径が小さい金属結晶体は、硬いということになる。
このような結晶粒径と硬さとの関係については、金めっき膜についても同様である。すなわち、金めっき膜３０Ｘからなる金属バンプ３０Ｙについても、結晶粒径と硬度とには負の相関がある。つまり、金めっき膜３０Ｘを構成する結晶の平均結晶粒径が大きいほど硬度が低くなる。
そして、本実施の形態における金属バンプ３０Ｙでは、金めっき膜３０Ｘを熱処理することで、第１の層３０ａが加熱に伴う再結晶化によって結晶粒径が粗大化している。つまり、金属バンプ３０Ｙにおいて、結晶の平均結晶粒径が相対的に大きい第１の層３０ａは、結晶の平均結晶粒径が相対的に小さい第２の層３０ｂよりも軟らかくなっている。
また、本実施の形態で用いた金めっき３０Ｘおよび金属バンプ３０Ｙの結晶粒径の測定方法を以下に示す。本実施の形態では、集束イオンビーム（ＦＩＢ）を用いて金めっき３０Ｘまたは金属バンプ３０Ｙの断面を形成した後、走査型顕微鏡によるＳｃａｎｎｉｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｙ像（ＳＩＭ像）にて観察した観察領域に対してインターセプト法を適用して結晶粒径を測定した。
このとき、図８に示すように、一辺がＬの正方形の中に平均結晶粒径ｄを持つ結晶が一辺当りｎ個存在した場合、正方形の面積はＬ２で、１つの結晶粒の面積はπ（ｄ／２）２となる。そして、結晶粒に対して観察領域が相対的に大きい場合、結晶粒は正方形の中にｎ２個あるため結晶粒全部が占める面積はｎ２×π（ｄ／２）２となり、正方形の面積＝結晶粒全部が占める面積となるので、Ｌ２＝ｎ２×π（ｄ／２）２となる。これをｄで表すと、ｄ＝２Ｌ／ｎ／（π）１／２の関係式で表される。この関係式を用いて観察領域Ｌ×Ｌに直線（図８の一点鎖線）をひき、この直線に交わる粒界の数を結晶の数ｎとして金めっき３０Ｘおよび金属バンプ３０Ｙの水平方向および高さ方向の平均結晶粒径ｄを求めた。
この場合、水平方向とは、カバー電極１２ｄおよび１３ｄの上面に対して平行な方向であり、高さ方向とは、カバー電極１２ｄおよび１３ｄの上面に対して垂直な方向である。なお、図８では、一点鎖線の直線が６つの粒界と交わっているので、ｎ＝６である。
本実施の形態において、結晶粒径が異なる第１の層３０ａおよび第２の層３０ｂを有する金属バンプ３０Ｙの断面は、図７Ｂに示される断面である。この場合、金属バンプ３０Ｙの結晶粒径を上記の方法で測定したところ、水平方向の平均結晶粒径は、第１の層３０ａが８μｍで、第２の層３０ｂが１μｍであった。また、高さ方向の平均結晶粒径は、第１の層３０ａが３μｍで、第２の層３０ｂが２μｍであった。
ここで、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係について実験を行ったので、この実験結果について、図９を用いて説明する。図９は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。
この実験では、めっき液温が５０℃非シアン系Ａｕめっき液を用いて、析出速度を０．５μｍ／ｍｉｎに設定して、厚みが１０μｍの単層金めっき膜を作製した。この単層金めっき膜に対して熱処理条件を変更することで平均結晶粒径を制御し、熱処理後の金めっき膜の平均結晶粒径と熱処理前の単層金めっき膜の硬度との関係を調べた。熱処理後の金めっき膜の平均結晶粒径については、上記の結晶粒径の測定方法を用いて測定した。この場合、水平方向の平均結晶粒径を測定した。また、熱処理前の単層金めっき膜の硬度については、ビッカース硬度による硬度測定を行った。なお、以降の説明において、特に断らない限り、平均結晶粒径は水平方向の平均結晶粒径をさすものとする。
図９に示すように、金めっき膜の平均結晶粒径と単層金めっき膜の硬度とには、負の相関があることが分かる。つまり、金めっき膜を構成する結晶の平均結晶粒径が小さくなるにつれて硬度が高くなる。逆に、金めっき膜を構成する結晶の平均結晶粒径が大きくなるにつれて硬度が低くなる。このように、金めっき膜の硬度は、金めっき膜の平均結晶粒径が大きくなるにつれて低下し、金めっき膜の平均結晶粒径が小さくなるにつれて高くなる。
例えば、図９に示すように、金めっき膜を構成する結晶の平均結晶粒径が８μｍの場合、金めっき膜の硬度は約０．８ＧＰａである。つまり、上記の熱処理条件で形成された金属バンプ３０Ｙにおいて、平均結晶粒径が８μｍである第１の層３０ａの硬度は約０．８ＧＰａである。
また、金めっき膜を構成する結晶の平均結晶粒径が１μｍの場合、金めっき膜の硬度は約１．９ＧＰａである。つまり、上記の熱処理条件で形成された金属バンプ３０Ｙにおいて、平均結晶粒径が１μｍである第２の層３０ｂの硬度は約１．９ＧＰａである。
このように、平均結晶粒径を比較して、結晶粒径が大きい方の膜が軟らかい層となり、結晶粒径が小さい方の膜が硬い層となる。つまり、平均結晶粒径が８μｍの金めっき膜（第１の層３０ａ）は、平均結晶粒径が１μｍの金めっき膜（第２の層３０ｂ）よりも軟らかい膜である。
［第４工程（半導体素子を実装基板に実装する工程）］
次に、図６Ａ〜図６Ｂに示すフローにより、金属バンプ３０Ｙを介して半導体素子１０を実装基板２０にフリップチップボンディングにより実装する。図６Ａ〜図６Ｂは、金属バンプ３０Ｙを介して半導体素子１０を実装基板２０に実装するフローを示す図である。
まず、半導体素子１０を実装するための実装基板２０を準備する。具体的には、実装基板２０として、第２電極Ｅ２として第２ｐ側電極２２および第２ｎ側電極２３が形成された基板２１を準備した。本実施の形態において、基板２１は、ＡｌＮの焼結体からなるセラミック基板である。また、第２ｐ側電極２２および第２ｎ側電極２３は、金めっき膜であり、非シアン系Ａｕめっき液を用いて形成した。なお、図示しないが、第２ｐ側電極２２および第２ｎ側電極２３の各々と基板２１との間に、第２ｐ側電極２２と第２ｎ側電極２３とで分離されたシード層が形成されていてもよい。
そして、図６Ａに示すように、予め金属バンプ３０Ｙが形成された半導体素子１０を準備し、金属バンプ３０Ｙ側が実装基板２０に向くようにして半導体素子１０を実装機の保持用金属管４０に真空吸着させる。なお、本実施の形態では、８００μｍ角×１００μｍ厚の半導体素子１０を用いた。
次に、図６Ｂに示すように、半導体素子１０の金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２（第２ｐ側電極２２、第２ｎ側電極２３）とを接触させながら２００℃程度に加熱し、保持用金属管４０によって実装基板２０に対して垂直方向（図中の矢印Ｘの向き：第１の方向）に３０Ｎの荷重をかけながら、実装基板２０に対して水平方向（図中の矢印Ｙの向き：第２の方向）に超音波振動を２００ｍｓ間加えることで、金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２（第２ｐ側電極２２、第２ｎ側電極２３）とを超音波接合させた。
ここで、超音波接合によって金属バンプ３０Ｙと実装基板２０の第２電極とを接合する際に金属バンプ３０Ｙに起こる変化について、図１０および図１１Ａ〜図１１Ｅを用いて詳細に説明する。
図１０は、実施の形態１において、半導体素子１０を実装基板２０に実装する際の接合処理のタイミングチャートである。図１０において、横軸は時間を示しており、縦軸は荷重を示している。なお、横軸において、０ｍｓよりも前のマイナスの時間は、処理開始前を示しており、０ｍｓは、処理開始時を示している。
図１０に示すように、半導体素子１０と実装基板２０との接合処理を開始してから１００ｍｓの間（Ｓｔｅｐ．１）では、荷重を徐々に増加させる。このＳｔｅｐ．１では、超音波を印加せずに、荷重のみを加える。また、１００ｍｓ〜４００ｍｓの間（Ｓｔｅｐ．２）では、荷重を一定に保ちながら、超音波を印加する。このようなタイミングチャートに示す接合処理を行うことで、金属バンプ３０Ｙを介して半導体素子１０と実装基板２０とを超音波接合している。
この場合、半導体素子１０と実装基板２０との接合処理を開始する前の時点と、接合処理を開始してから、０ｍｓ、１００ｍｓ、３００ｍｓ、４００ｍｓの各時点とでの半導体素子１０と実装基板２０との接合部分、具体的には、隣り合う２つの金属バンプ３０Ｙと実装基板２０の第２電極との接合部分の断面を、それぞれ、図１１Ａ〜図１１Ｅに示す。なお、図１１Ａ〜図１１Ｅでは、実装基板２０における第２電極Ｅ２の第２ｐ側電極２２上の接合部のみを図示しているが、第２電極Ｅ２の第２ｎ側電極２３上の接合部についても同様である。
図１１Ａは、半導体素子１０と実装基板２０との接合処理を行う前の金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２との状態を示している。図１１Ａに示すように、各金属バンプ３０Ｙの第１の層３０ａと第２の層３０ｂとを構成する金（Ａｕ）の結晶粒は各層内においてほぼ同じ粒径を維持している。なお、各金属バンプ３０Ｙは、互いに同一の四角柱形状をしている。
図１１Ｂは、半導体素子１０と実装基板２０との接合処理の処理開始時（０ｍｓ）の金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２との状態を示している。具体的には、図１１Ｂは、半導体素子１０に形成された金属バンプ３０Ｙの先端面を実装基板２０の第２電極Ｅ２に接触させたときの状態を示している。図１１Ｂに示すように、処理開始時（０ｍｓ）では、図１１Ａと同様に、各金属バンプ３０Ｙは、第１の層３０ａおよび第２の層３０ｂの各々においてほぼ同じ粒径を維持している。
そして、半導体素子１０に形成された複数の金属バンプ３０Ｙを実装基板２０の第２電極Ｅ２に接触させた後、図１０のＳｔｅｐ．１の処理を行う。具体的には、Ｓｔｅｐ．１では、複数の金属バンプ３０Ｙを挟む半導体素子１０および実装基板２０に対して、実装基板２０の主面に対して垂直な方向から荷重（実装荷重）を付与する。
図１０に示すように、Ｓｔｅｐ．１では、荷重を徐々に大きくしていく。これにより、荷重が加わるにつれて、第２の層３０ｂと比べて相対的に軟らかい第１の層３０ａ全体が押しつぶされて横に広がっていく。この時、第１の層３０ａと比べて相対的に硬い第２の層３０ｂは、押しつぶされることなく、処理開始前の形状をほぼ維持している。この結果、図１１Ｃに示すように、各金属バンプ３０Ｙは、第１の層３０ａが横に広がった略盃形状になる。なお、実装基板２０の第２電極（第２ｐ側電極２２、第２ｎ側電極２３）の表面形状も処理開始前の形状を維持している。
また、図１１Ｃに示すように、各金属バンプ３０Ｙの第１の層３０ａ全体が押しつぶされて横に広がっていくことで、隣り合う金属バンプ３０Ｙ同士が接触することになる。具体的には、隣り合う金属バンプ３０Ｙの第１の層３０ａ同士が接触することになる。なお、隣り合う金属バンプ３０Ｙの第２の層３０ｂ同士は接触していない。
図１１Ｃは、図１０におけるＳｔｅｐ．１とＳｔｅｐ．２との切り替え時（処理開始から約１００ｍｓ後）における金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２との接合状態を示している。なお、本実施の形態において、Ｓｔｅｐ．１では、１００ｍｓの間に荷重０Ｎから荷重３０Ｎまで一次関数的に荷重を増加させているが、これに限らない。
そして、隣り合う金属バンプ３０Ｙ同士が接触した後は、図１０に示すように、Ｓｔｅｐ．１からＳｔｅｐ．２に切り替える。Ｓｔｅｐ．２では、図１１Ｄに示すように、金属バンプ３０Ｙを挟む半導体素子１０および実装基板２０に、実装基板２０の主面に対して垂直な方向（図中の矢印Ｘの方向）に一定の荷重を付与するとともに、実装基板２０の主面に対して水平方向（図中の矢印Ｙの方向）に超音波を印加する。本実施の形態では、複数の金属バンプ３０Ｙを挟む半導体素子１０および実装基板２０に対して、Ｓｔｅｐ．１での最終荷重と同じ荷重をかけ続けた状態で超音波振動を印加する。
なお、図１１Ｄは、図１０におけるＳｔｅｐ．２の途中過程（処理開始から約３００ｍｓ後、超音波振動開始から２００ｍｓ後）の金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２との接合状態を示している。
このように荷重をかけながら超音波を印加することにより、実装基板２０に対して水平方向に金属バンプ３０Ｙが振動して金属バンプ３０Ｙの第２の層３０ｂと実装基板２０の第２電極Ｅ２とが接する界面が摩擦により加熱され、金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２とが固相接合して一体化する。具体的には、荷重をかけながらの超音波振動によって金属バンプ３０Ｙが第２電極Ｅ２にこすりつけられ、これにより、金属バンプ３０Ｙと第２電極Ｅ２との界面部分が再結晶化する。この時、第２電極Ｅ２の表面層のＡｕ結晶粒と金属バンプ３０Ｙの第２の層３０ｂのＡｕ結晶粒とは、それらの一部が元の形状を維持せずに一体化し、金属バンプ３０Ｙの第２の層３０ｂと第２電極Ｅ２との境界は、明瞭な境界ではなくなることがある。
そして、その後、荷重の付与と超音波の印加とを継続することで、各金属バンプ３０Ｙと第２電極Ｅ２との界面部分の再結晶化した部分が軟らかくなっていく。このため、荷重によって半導体素子１０が押し下げられると、各金属バンプ３０Ｙの第２の層３０ｂにおける第２電極Ｅ２との界面部分が押しつぶされて横に広がっていく。この結果、図１１Ｅに示すように、各金属バンプ３０Ｙは、第１の層３０ａ全体が横に広がるとともに第２の層３０ｂの第２電極Ｅ２との接合部分が横に広がった略鼓形状になる。つまり、各金属バンプ３０Ｙは、中央部分の全周が凹んだくびれ形状となる。
また、図１１Ｅに示すように、金属バンプ３０Ｙの第２の層３０ｂと第２電極Ｅ２との界面部分の再結晶化した部分が押しつぶされて横に広がっていくことで、隣り合う金属バンプ３０Ｙ同士は、第１の層３０ａだけではなく、第２の層３０ｂの一部でも接触することになる。具体的には、隣り合う金属バンプ３０Ｙは、第１の層３０ａ全体同士だけではなく、第２の層３０ｂにおける第２電極Ｅ２との接合部分同士が接触することになる。
図１１Ｅは、図１０におけるＳｔｅｐ．２の終了時点（処理開始から約４００ｍｓ後、超音波振動開始から３００ｍｓ後）の金属バンプ３０Ｙと実装基板２０の第２電極Ｅ２との接合状態を示している。
このように、荷重の付与と超音波の印加とを継続することで、金属バンプ３０Ｙの第２の層３０ｂと実装基板２０の第２電極Ｅ２との接合界面において、第２の層３０ｂ由来のＡｕ結晶粒と第２電極Ｅ２由来のＡｕ結晶粒とが一体化する。そして、図１１Ｅに示すように、金属バンプ３０Ｙの第２の層３０ｂの一部には、第２の層３０ｂと第２電極Ｅ２とのＡｕ結晶粒同士が一体化してＡｕ結晶粒が粗大化した層として第３の層３０ｃが形成される。
この結果、第１の層３０ａおよび第３の層３０ｃが第２の層３０ｂよりも幅（径）が大きい金属バンプ３０Ｙが形成されるとともに、隣り合う金属バンプ３０Ｙの第１の層３０ａ同士および第３の層３０ｃ同士が接続される。これにより、半導体素子１０と実装基板２０との間に形成された複数の金属バンプ３０Ｙは、中央部分が連結されることなく上下部分のみが連結され、中空の隙間３３を有する接合金属層３０となる。
以上により、図６Ｂに示すように、半導体素子１０の第１電極Ｅ１と実装基板２０の第２電極Ｅ２とが接合金属層３０で接合された半導体装置１を作製することができる。このように、半導体装置１における接合金属層３０は、複数の金属バンプ３０Ｙが押しつぶされて一体となった金属層である。具体的には、図１１Ｅに示すように、接合金属層３０は、金属バンプ３０Ｙの第１の層３０ａ同士および第３の層３０ｃ同士が連結することで形成される。また、接合金属層３０の内部の隙間３３は、金属バンプ３０Ｙの第２の層３０ｂが連結しないことで形成される中空領域である。
［作用効果など］
次に、本実施の形態における半導体装置１の作用効果について、従来の半導体装置１００と比較して説明する。図１２は、特許文献１に開示された従来の半導体装置１００の製造方法を示す断面図である。図１３は、実施の形態１に係る半導体装置１の実装前後の構成を示す図である。図１３において、（ａ）は、半導体素子１０を実装基板２０に実装する前の断面図を示しており、（ｂ）は、半導体素子１０を実装基板２０実装した後の断面図を示している。
図１２に示すように、従来の半導体装置１００は、半導体積層構造１１および第１電極Ｅ１を有する半導体素子１０と基板２１および第２電極Ｅ２を有する実装基板２０とを複数の金属バンプ３００Ｙを介して接合することで作製される。具体的には、複数の金属バンプ３００Ｙが形成された半導体素子１０を実装基板２０に実装する。
このとき、実装時の荷重（実装荷重）によって金属バンプ３００Ｙが押しつぶされる際に、半導体素子１０の第１電極Ｅ１と金属バンプ３００Ｙとの接触面Ｓ１に実装荷重が局所集中的にかかるとともに、実装基板２０の第２電極Ｅ２と金属バンプ３００Ｙとの接触面Ｓ２に実装荷重が局所集中的にかかることになる。この結果、金属バンプ３００Ｙによって半導体素子１０の第１電極Ｅ１および実装基板２０の第２電極Ｅ２の各々がダメージを受けることになり、第１電極Ｅ１および第２電極Ｅ２の電極不良が発生するおそれがある。
これに対して、本実施の形態における半導体装置１では、図１３に示すように、複数の金属バンプ３０Ｙが形成された半導体素子１０を実装基板２０に実装する際に、内部に隙間３３が存在するようにして接合金属層３０を形成している。
具体的には、上記の図１１Ａ〜図１１Ｅに示されるように、荷重をかけて半導体素子１０を実装基板２０に実装する際に、複数の金属バンプ３０Ｙを、隣り合う金属バンプ３０Ｙの上下部分同士が互いに接触するとともに中空の隙間３３が残されるようにして押しつぶしている。これにより、半導体素子１０の第１電極Ｅ１の全面および実装基板２０の第２電極Ｅ２の全面の各々にかかる実装時の荷重を均等に分散させることができる。この結果、実装時に金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。
このように、本実施の形態に係る半導体装置１によれば、第１電極Ｅ１および第２電極Ｅ２の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置１を実現することができる。
また、本実施の形態における半導体装置１において、接合金属層３０の内部の隙間３３は、線状であって、半導体素子１０の第１電極Ｅ１の外周辺に沿っている。
このように、接合金属層３０の隙間３３が半導体素子１０の第１電極Ｅ１の外周辺に沿っていれば、接合金属層３０となる複数の金属バンプ３０Ｙは、実装前では整然とマトリクス状に並んでいたと考えられる。そして、金属バンプ３０Ｙが整然とマトリクス状に並んでいれば、金属バンプ３０Ｙがランダムに並んでいる場合と比べて、第１電極Ｅ１および第２電極Ｅ２の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。
なお、本明細書において、隙間３３が第１電極Ｅ１の外周辺に沿っているとは、隙間３３が第１電極Ｅ１の外周辺に概ね沿っていればよく、例えば、第１電極Ｅ１の外周辺の一部に微小なへこみなどが存在して外周辺が完全に直線状になっていなくても、直線状の隙間３３は第１電極Ｅ１の外周辺に沿っているといえる。つまり、巨視的にみて隙間３３が第１電極Ｅ１の外周辺に沿っていれば、隙間３３が第１電極Ｅ１の外周辺に沿うという概念に含まれる。
また、本実施の形態における半導体装置１において、接合金属層３０の内部の隙間３３は、第１電極Ｅ１の外周辺に対して平行である。
このように、接合金属層３０の隙間３３が第１電極Ｅ１の外周辺に対して平行であれば、実装前では同じ幅の金属バンプ３０Ｙが整然とマトリクス状に並んでいたと考えられる。そして、同じ幅の金属バンプ３０Ｙが整然とマトリクス状に並んでいれば、異なる幅の金属バンプ３０Ｙが並んでいる場合と比べて、第１電極Ｅ１および第２電極Ｅ２の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。
また、本実施の形態における半導体装置１において、接合金属層３０の内部の隙間３３の高さＨは、接合金属層３０の高さの１０％以上である。
このように、隙間３３の高さを接合金属層３０の高さの１０％以上にすることで、隙間３３の大きさをある程度維持することができる。これにより、実装時の荷重を効果的に分散させることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を効果的に小さくすることができる。
ここで、接合金属層３０の隙間３３の他の形状について、図１４Ａ〜図１４Ｏを用いて説明する。図１４Ａ〜図１４Ｏは、図１３のＭ断面における断面の一部を示す断面図である。
図２Ｂに示すように、上記実施の形態１において、接合金属層３０の内部の隙間３３は、一続きの空隙によって構成されていたが、これに限らない。
例えば、図１４Ａに示すように、接合金属層３０の内部の隙間３３Ａは、ドット状（点状）の複数の空隙３３ａによって構成されていてもよい。具体的に、隙間３３Ａは、第１方向（例えば行方向）に沿って線状に並んだ複数の空隙３３ａによって構成された第１方向空隙Ｌ１を含んでいてもよい。図１４Ａにおいて、第１方向空隙Ｌ１は、直線状に並んだ複数の空隙３３ａによって構成されている。この場合、図１４Ｂに示すように、隙間３３Ｂを構成する複数の空隙３３ａは、互いに異なる形状であってもよい。例えば、複数の空隙３３ａは、連続的でなくてもよいし、複数の空隙３３ａの各々は、部分的に線状やドット状であってもよい。
なお、図１４Ａおよび図１４Ｂにおいて、第１方向空隙Ｌ１における隙間３３Ａおよび３３Ｂは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、隙間３３Ａおよび３３Ｂは、破線状であり、第１電極Ｅ１の一つの外周辺と平行である。
また、図１４Ｃに示すように、接合金属層３０の内部の隙間３３Ｃは、一続きの１本の空隙によって構成された第１方向空隙Ｌ１を有していてもよい。なお、図１４Ｃにおいても、隙間３３Ｃは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｃは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、隙間３３Ｃの端部は、第１電極Ｅ１の外周辺から露出していてもよい。
また、上記実施の形態１において、接合金属層３０の内部の隙間３３は、直交する２本の直線状の空隙によって構成されていたが、これに限らない。例えば、図１４Ｄに示すように、接合金属層３０の内部の隙間３３Ｄは、直交する２本以上の直線状の空隙によって構成されていてもよい。具体的に、隙間３３Ｄは、第１方向に沿って形成された線状の空隙によって構成された第１方向空隙Ｌ１と、第１方向とは異なる第２方向（例えば列方向）に沿って形成された線状の空隙によって構成された第２方向空隙Ｌ２とを含んでいてもよい。図１４Ｄにおいて、第１方向空隙Ｌ１は、第１方向に沿って形成された直線状の空隙であり、第２方向空隙Ｌ２は、第１方向に直交する第２方向に沿って形成された直線状の空隙である。
また、図１４Ｄにおいても、隙間３３Ｄは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｄは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、第２方向空隙Ｌ２における隙間３３Ｄは、直線状であり、第１電極Ｅ１の他の一つの外周辺と平行である。
さらに、図１４Ｄにおいて、隙間３３Ｄは、一定間隔で複数列存在している。具体的には、第１方向空隙Ｌ１における隙間３３Ｄは、一定間隔で複数列存在している。また、第２方向空隙Ｌ２における隙間３３Ｄも、一定間隔で複数列存在している。
なお、図１４Ｄにおいて、第１方向空隙Ｌ１における第１方向と第２方向空隙Ｌ２における第２方向とは直交しているが、これに限るものではなく、第１方向と第２方向とは交差していればよい。この場合、第１方向空隙Ｌ１を構成する複数本の直線状の空隙および第２方向空隙Ｌ２を構成する複数本の直線状の空隙の各々は、全て同じ方向に揃っている（つまり平行である）必要はなく、複数の直線状の空隙の一部に異なる方向に延在するものが存在していてもよい。
また、図１４Ｄにおいて、隙間３３Ｄは、第１方向および第２方向の各々に沿って形成された複数本の空隙によって構成されていたが、これに限らない。例えば、図１４Ｅに示すように、隙間３３Ｅは、第１方向および第２方向の一方のみ沿って形成された複数本の空隙によって構成されていてもよい。
また、図１４Ｃと同様、隙間３３Ｄの端部は、第１電極Ｅ１の外周辺から露出していてもよい。すべての隙間３３Ｄの端部が、第１電極Ｅ１の外周辺から露出していてもよいし、一部の隙間３３Ｄの端部が、第１電極Ｅ１の外周辺から露出していてもよい。
図１４Ｅにおいて、隙間３３Ｅは、第１方向に延在する直線状の空隙によって構成された第１方向空隙Ｌ１のみによって構成されている。この場合、図１４Ｅに示すように、隙間３３Ｅの一部に、直線部とは幅が異なる複数の空隙３３ａが含まれていてもよい。つまり、直線状の空隙の一部に幅が異なる部分が存在していてもよい。
なお、図１４Ｅにおいても、隙間３３Ｅは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｅは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。さらに、図１４Ｅにおいても、隙間３３Ｅは、一定間隔で複数列存在している。具体的には、第１方向空隙Ｌ１における隙間３３Ｅは、一定間隔で複数列存在している。また、図１４Ｄと同様、隙間３３Ｄの端部は、第１電極Ｅ１の外周辺から露出していてもよい。すべての隙間３３Ｄの端部が、第１電極Ｅ１の外周辺から露出していてもよいし、一部の隙間３３Ｄの端部が、第１電極Ｅ１の外周辺から露出していてもよい。
また、図１４Ｄおよび図１４Ｅにおいて、隙間３３Ｄおよび３３Ｅは、直線状の空隙の組み合わせによって構成されていたが、これに限らない。例えば、図１４Ｆに示すように、隙間３３Ｆは、ドット状に配列された複数の空隙３３ａによって構成されていてもよい。具体的に、隙間３３Ｆは、第１方向に沿って線状に並んだ複数の空隙３３ａによって構成された第１方向空隙Ｌ１と、第１方向に直交する第２方向に沿って線状に並んだ複数の空隙３３ａによって構成された第２方向空隙Ｌ２とを含んでいてもよい。図１４Ｆにおいて、第１方向空隙Ｌ１および第２方向空隙Ｌ２の各々は、直線状に並んだ複数の空隙３３ａによって構成されている。
なお、図１４Ｆにおいても、隙間３３Ｆは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｆは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、第２方向空隙Ｌ２における隙間３３Ｆは、直線状であり、第１電極Ｅ１の他の一つ外周辺と平行である。さらに、図１４Ｆにおいても、隙間３３Ｆは、一定間隔で複数列存在している。具体的には、第１方向空隙Ｌ１における隙間３３Ｆは、一定間隔で複数列存在している。また、第２方向空隙Ｌ２における隙間３３Ｆも、一定間隔で複数列存在している。
また、図１４Ｆに示される隙間３３Ｆでは、複数列の第１方向空隙Ｌ１も複数列の第２方向空隙Ｌ２もいずれも一定間隔で存在していたが、これに限るものではなく、図１４Ｇに示される隙間３３Ｇのように、複数列の第１方向空隙Ｌ１および複数列の第２方向空隙Ｌ２のいずれか一方のみが一定間隔で存在していてもよい。なお、図１４Ｇに示され隙間３３Ｇでは、複数列の第１方向空隙Ｌ１のみが一定間隔で存在している。
また、図１４Ｆに示すように、隙間３３Ｆを構成する複数の空隙３３ａは、いずれもドット状であったが、これに限るものではなく、図１４Ｈに示すように、隙間３３Ｈを構成する複数の空隙３３ａは、互いに異なる形状であってもよい。例えば、複数の空隙３３ａは、連続的でなくてもよいし、複数の空隙３３ａの各々は、部分的に線状やドット状であってもよい。
また、図２Ｂに示すように、上記実施の形態１における接合金属層３０は、各々が四角柱形状の複数の金属バンプ３０Ｙが押しつぶされて一体化することで構成されていたが、これに限らない。
例えば、図１４Ｉ〜図１４Ｍに示すように、接合金属層３０は、各々が円柱形状の複数の金属バンプ３０Ｙが押しつぶされて一体化することで構成されていてもよい。具体的には、図１４Ｉ〜図１４Ｋにおける接合金属層３０は、各々が円柱形状で格子状に配列された複数の金属バンプ３０Ｙが押しつぶされることで構成されている。一例として、円柱形状の金属バンプ３０Ｙは、上面視形状が直径２５μｍの円形で、高さが８μｍの金めっき膜によって構成される。
この場合、図１４Ｉに示すように、隙間３３Ｉは、直交する２直線からなる格子状の空隙で構成されていてもよい。なお、図１４Ｉにおいても、隙間３３Ｉは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｉは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、第２方向空隙Ｌ２における隙間３３Ｉは、直線状であり、第１電極Ｅ１の他の一つの外周辺と平行である。
また、図１４Ｊに示すように、隙間３３Ｊは、複数本の空隙で構成されていてもよい。なお、図１４Ｊにおいても、隙間３３Ｊは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｉは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、第２方向空隙Ｌ２における隙間３３Ｊは、複数のドット状の空隙であり、第１電極Ｅ１の他の一つの外周辺と平行である。
また、図１４Ｋに示すように、隙間３３Ｋは、マトリクス状に配列された複数のドット状の空隙３３ａで構成されていてもよい。なお、図１４Ｋにおいても、隙間３３Ｋは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、図１４Ｋにおいて、第１方向空隙Ｌ１および第２方向空隙Ｌ２は、破線状に並んだ複数の空隙３３ａによって構成されている。また、第１方向空隙Ｌ１における隙間３３Ｋは、第１電極Ｅ１の一つの外周辺と平行であり、第２方向空隙Ｌ２における隙間３３Ｋは、第１電極Ｅ１の他の一つの外周辺と平行である。
また、図１４Ｌおよび図１４Ｍに示すように、接合金属層３０は、各々が円柱形状で千鳥状に配列された複数の金属バンプ３０Ｙが押しつぶされて一体化することで構成されていてもよい。
この場合、図１４Ｌに示すように、隙間３３Ｌは、千鳥格子状の空隙で構成されていてもよい。なお、図１４Ｌにおいても、隙間３３Ｌは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｌは、直線状であり、第１電極Ｅ１の一つの外周辺と平行である。また、第２方向空隙Ｌ２における隙間３３Ｌは、破線状であり、第１電極Ｅ１の他の一つの外周辺と平行である。
また、図１４Ｍに示すように、隙間３３Ｍは、マトリクス状に配列された複数のドット状の空隙３３ａで構成されていてもよい。なお、図１４Ｍにおいても、隙間３３Ｍは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、図１４Ｍにおいて、第１方向空隙Ｌ１および第２方向空隙Ｌ２は、破線状に並んだ複数の空隙３３ａによって構成されている。また、第１方向空隙Ｌ１における隙間３３Ｍは、第１電極Ｅ１の一つの外周辺と平行であり、第２方向空隙Ｌ２における隙間３３Ｍは、第１電極Ｅ１の他の一つの外周辺と平行である。
また、図１４Ｉ〜図１４Ｍでは、接合金属層３０は、各々が円柱形状の複数の金属バンプ３０Ｙが押しつぶされることで構成されていたが、これに限らない。
例えば、図１４Ｎおよび図１４Ｏに示すように、接合金属層３０は、各々が六角柱形状の複数の金属バンプ３０Ｙが押しつぶされて一体化することで構成されていてもよい。具体的には、図１４Ｎおよび図１４Ｏにおける接合金属層３０は、各々が六角柱形状で千鳥状に配列された複数の金属バンプ３０Ｙが押しつぶされて一体化することで構成されている。
この場合、図１４Ｎに示すように、隙間３３Ｎは、千鳥格子状の空隙で構成されていてもよい。なお、図１４Ｎにおいても、隙間３３Ｎは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１における隙間３３Ｎは、破線状であり、第１電極Ｅ１の一つの外周辺と平行である。
また、図１４Ｏに示すように、隙間３３Ｏは、複数のドット状の空隙３３ａで構成されていてもよい。なお、図１４Ｏにおいても、隙間３３Ｏは、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的には、第１方向空隙Ｌ１は、破線状に並んだ複数の空隙３３ａによって構成されている。また、第１方向空隙Ｌ１における隙間３３Ｏは、第１電極Ｅ１の一つの外周辺と平行である。
なお、図１４Ｉ〜図１４Ｏにおいても、隙間３３Ｉ〜隙間３３Ｏは、一定間隔で複数列存在している。具体的には、第１方向空隙Ｌ１および第２方向空隙Ｌ２の少なくとも一方における隙間３３Ｉ〜隙間３３Ｏは、一定間隔で複数列存在している。
このように、図１４Ｄ〜図１４Ｏに示されるように、隙間３３Ｄ〜隙間３３Ｏが、第１電極Ｅ１の外周辺に対して平行で、かつ、一定間隔に複数列存在していれば、同じ形状の金属バンプ３０Ｙが整然と繰り返しパターンで並んでいたと考えられる。そして、同じ形状の金属バンプ３０Ｙが整然と繰り返しパターンで並んでいれば、異なる形状の金属バンプ３０Ｙが並んでいる場合と比べて、第１電極Ｅ１および第２電極Ｅ２の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。
以上、本実施の形態に係る半導体装置１によれば、厚みおよび接合面積に対して設計自由度が高いめっきバンプ技術を適用する場合などにおいて、フリップチップボンディングによって半導体素子１０を実装基板２０に実装するときに、半導体素子１０の第１電極Ｅ１および実装基板２０の第２電極Ｅ２に与えるダメージを軽減することができる。これにより、半導体素子１０の実装基板２０への実装時に第１電極Ｅ１および第２電極Ｅ２が損傷したり剥離したりするといった電極不良などの実装ダメージを低減することができる。したがって、長期信頼性に優れた半導体装置１を得ることができる。
なお、このように長期信頼性に優れた半導体装置１は、小型化・大電流化・集積化される車載用途の光源として好適である。
（実施の形態２）
次に、実施の形態２に係る半導体装置２について、図１５を用いて説明する。図１５は、実施の形態２に係る半導体装置２の実装前後の構成を示す断面図である。図１５において、（ａ）は、半導体素子１０を実装基板２０に実装する前の断面図を示しており、（ｂ）は、半導体素子１０を実装基板２０実装した後の断面図を示している。また、図１５の（ａ）および（ｂ）において、左図は、右図のＸ−Ｘ線における断面図である。
図２Ｂに示すように、上記実施の形態１における半導体装置１では、半導体素子１０の第１電極Ｅ１の外周辺は、直線のみで構成されていたが、図１５に示すように、本実施の形態における半導体装置２では、半導体素子１０の第１電極Ｅ１の外周辺は、少なくとも一部に曲線部を有する。
具体的には、本実施の形態における半導体装置２では、第１ｐ側電極１２の４つの角部の外周辺に円弧状の曲線部が設けられており、また、島状の４つの第１ｎ側電極１３の第１ｐ側電極１２側の外周辺に円弧状の曲線部が設けられている。
このように、第１電極Ｅ１の外周辺が曲線的に曲がっていることで、第１電極Ｅ１が直角的に曲がっている場合と比べて、電場集中を小さくすることができる。これにより、電流の集中を抑制することができる。
また、本実施の形態における半導体装置２では、上記実施の形態１における半導体装置１と同様に、複数の金属バンプ３０Ｙが形成された半導体素子１０を実装基板２０に実装する際に、複数の金属バンプ３０Ｙを押しつぶして一体化させることで、内部に隙間３３が存在する接合金属層３０を形成している。
これにより、半導体素子１０の第１電極Ｅ１および実装基板２０の第２電極Ｅ２にかかる実装時の荷重を均等に分散させることができるので、実装時に金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができる。この結果、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。したがって、本実施の形態に係る半導体装置２でも、第１電極Ｅ１および第２電極Ｅ２の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置２を実現することができる。
また、本実施の形態における隙間３３のパターンにより、放熱性を向上させることができる。この点について、以下、図１６を用いて説明する。図１６は、図１５の（ｂ）のＭ断面の拡大図である。
図１６に示すように、本実施の形態における半導体装置２では、平面視において、隙間３３が占める面積の割合は、第１ｐ側電極１２と第１ｎ側電極１３とが対向するｐ−ｎ電極対向部ＰＮに近い領域の方が、ｐ−ｎ電極対向部ＰＮから遠い領域よりも小さくなっている。ｐ−ｎ電極対向部ＰＮに近い領域とは、本実施の形態では、ｐ−ｎ電極対向部ＰＮからの距離Ｄが５０μｍ以上１００μｍ以下の領域である。
ｐ−ｎ電極対向部ＰＮでは発熱量が最も大きくなり、ｐ−ｎ電極対向部ＰＮを基準にしてｐ−ｎ電極対向部ＰＮからの距離Ｄが５０μｍ以上１００μｍ以下の領域は、発熱集中領域となる。
ここで、ｐ−ｎ電極対向部ＰＮに近い領域の隙間３３の面積割合を小さいということは、発熱集中領域となるｐ−ｎ電極対向部ＰＮに近い領域に存在する金属バンプ３０Ｙのサイズが大きいことを意味し、熱伝導が大きくなっている。
したがって、ｐ−ｎ電極対向部ＰＮに近い領域の方がｐ−ｎ電極対向部ＰＮから遠い領域よりも隙間３３が占める面積の割合が小さくなっていることで、放熱性に優れた半導体装置２を得ることができる。
なお、本実施の形態において、接合金属層３０の内部の隙間３３は、直線状の空隙の組み合わせによって構成されていたが、これに限らない。例えば、図１７に示すように、隙間３３は、ドット状に配列された複数の空隙３３ａによって構成されていてもよい。図１７に示される隙間３３は、図１６に示される隙間３３を形成するときよりも金属バンプ３０Ｙを大きくつぶすことで形成される。つまり、実装前は、隣り合う金属バンプ３０Ｙの隙間が線状であっても、金属バンプ３０Ｙを意図的に大きくつぶした場合または結果としてつぶしすぎた場合に、隙間３３は、線状ではなくドット状に形成されることがある。
また、本実施の形態において、第１電極Ｅ１の第１ｎ側電極１３は、島状に４つ形成されていたが、これに限らない。例えば、図１８に示すように、第１ｎ側電極１３は、第１ｐ側電極１２全体を囲むように、半導体素子１０の電極形成面の全周にわたって設けられていてもよい。なお、このようなパターンの第１ｎ側電極１３は、他の実施の形態に適用してもよい。
（実施の形態２の変形例）
次に、実施の形態２の変形例に係る半導体装置２Ａについて、図１９を用いて説明する。図１９は、実施の形態２の変形例に係る半導体装置２Ａの実装前後の断面図である。図１９において、（ａ）は、半導体素子１０を実装基板２０に実装する前の断面図を示しており、（ｂ）は、半導体素子１０を実装基板２０実装した後の断面図を示している。また、図１９の（ａ）および（ｂ）において、左図は、右図のＸ−Ｘ線における断面図である。
図１９に示すように、本変形例における半導体装置２Ａでは、図１５に示される半導体装置２と同様に、半導体素子１０の第１電極Ｅ１の外周辺は、少なくとも一部に曲線部を有している。
そして、本変形例における半導体装置２Ａでは、接合金属層３０を平面視したときに、接合金属層３０の内部の隙間３３は、線状であって、第１電極Ｅ１の外周辺に沿っている。具体的に、隙間３３は、円弧状の曲線状であって、第１ｐ側電極１２の角部の外周辺に設けられた曲線部に沿っている。
このように、接合金属層３０の隙間３３が半導体素子１０の第１電極Ｅ１の外周辺に沿っていれば、接合金属層３０となる複数の金属バンプ３０Ｙは、実装前では整然と並んでいたと考えられる。金属バンプ３０Ｙが整然と並んでいれば、金属バンプ３０Ｙがランダムに並んでいる場合と比べて、第１電極Ｅ１および第２電極Ｅ２の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与える局所的な応力を小さくすることができるので、金属バンプ３０Ｙが第１電極Ｅ１および第２電極Ｅ２に与えるダメージを低減させることができる。したがって、長期信頼性に優れた半導体装置２Ａを実現することができる。
（実施の形態３）
次に、実施の形態３に係る半導体装置３について、図２０を用いて説明する。図２０は、実施の形態３に係る半導体装置３の実装前後の構成を示す断面図である。図２０において、（ａ）は、半導体素子１０を実装基板２０に実装する前の断面図を示しており、（ｂ）は、半導体素子１０を実装基板２０実装した後の断面図を示している。また、図２０の（ａ）および（ｂ）において、左図は、右図のＸ−Ｘ線における断面図である。
本実施の形態における半導体装置３は、上記実施の形態２における半導体装置２と比べて、接合金属層３０の内部の隙間３３の平面視形状が異なる。具体的には、本実施の形態における半導体装置３では、接合金属層３０を平面視したときに、隙間３３は、少なくとも一部が放射状になっている。
具体的には、図２０のＭ断面に示すように、隙間３３は、第１電極Ｅ１の第１ｐ側電極１２の一辺の中央部から反対側の一辺に向かって放射状に延伸する複数の直線状の空隙によって構成されている。
以上、本実施の形態における半導体装置３によれば、上記実施の形態２における半導体装置２と同様に、複数の金属バンプ３０Ｙが形成された半導体素子１０を実装基板２０に実装する際に、複数の金属バンプ３０Ｙをつぶして内部に隙間３３が存在するように接合金属層３０を形成している。これにより、第１電極Ｅ１および第２電極Ｅ２の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置３を実現することができる。
また、本実施の形態における半導体装置３では、隙間３３の少なくとも一部が放射状になっている。これにより、半導体装置３全体を樹脂で封止する際に、隙間３３に容易に樹脂を充填させることができる。つまり、図２１に示される半導体装置３Ａのように、隙間３３の少なくとも一部には樹脂３４が充填されていてもよい。
具体的には、隙間３３が放射状の空隙によって構成されていることで、半導体素子１０を実装基板２０に実装した後に半導体装置３の周囲に液状の樹脂３４を滴下して半導体素子１０と実装基板２０との間に樹脂３４を充填させたときに、滴下した樹脂３４は、放射状の複数本の空隙の一端が集まった一点を中心にして隙間３３の内部に放射状に浸透していく。これにより、樹脂３４の浸透距離を最短にすることができるので隙間３３への樹脂３４の充填漏れを低減することができ、図２１に示される半導体装置３Ａのように、隙間３３を構成する空隙の全てに樹脂３４を容易に充填させることができる。なお、液状の樹脂３４を滴下した後は、例えば１５０℃で１時間加熱することで、樹脂３４を熱硬化させることができる。
隙間３３に充填する樹脂３４は、空気よりも熱伝導率が高いものであるとよい。例えば、樹脂３４としては、シリコーン樹脂を用いることができる。また、樹脂３４の中には、熱伝導性が高い微粒子や光反射性を有する微粒子が分散されているとよい。例えば、熱伝導性が高くて光反射性を有する微粒子として酸化チタン（ＴｉＯ２）などの微粒子を用いることができる。
このように、隙間３３に樹脂３４を充填させることで、半導体装置３の放熱性を向上させることができる。これにより、さらに長期信頼性に優れた半導体装置３を実現することができる。
なお、図２０および図２１では、隙間３３は、第１ｐ側電極１２の一辺の中央部から放射状に延伸する複数の直線状の空隙によって構成されていたが、これに限らない。
例えば、図２２に示すように、隙間３３は、第１ｐ側電極１２の中心部から全方位に放射状に延伸する複数の直線状の空隙によって構成されていてもよい。また、図２２に示される隙間３３のパターンについては、図１５に示される半導体装置２と同様に、ｐ−ｎ電極対向部ＰＮに近い領域の方がｐ−ｎ電極対向部ＰＮから遠い領域よりも隙間３３が占める面積の割合が小さくなっている。これにより、放熱性を向上させることができるので、より一層、長期信頼性に優れた半導体装置３を実現することができる。
また、図２３に示すように、隙間３３は、放射状に延伸する複数本の空隙の一部から枝状に分岐した空隙を有していてもよいし、放射状に延伸する複数本の空隙の一部または全部が曲線状に構成されたものであってもよい。
（変形例）
以上、本開示に係る半導体装置について、実施の形態１〜３に基づいて説明したが、本開示は、上記の各実施の形態に限定されるものではない。
例えば、上記の各実施の形態において、半導体素子１０の第１電極Ｅ１では、第１ｐ側電極１２の方が第１ｎ側電極１３よりも電極面積が大きくなるように構成されていたが、これに限らない。つまり、第１ｎ側電極１３の方が第１ｐ側電極１２よりも電極面積が大きくなっていてもよい。ただし、半導体素子１０がＬＥＤチップである場合には、ｐ側の方がｎ側よりも高温になりやすいので、第１ｐ側電極１２の方の電極面積を第１ｎ側電極１３の電極面積よりも大きくするとよい。
また、上記の各実施の形態において、接合金属層３０の内部に形成される隙間３３は、第１接合金属層３１および第２接合金属層３２のうち第１接合金属層３１のみに存在していたが、これに限らない。例えば、隙間３３は、第１接合金属層３１および第２接合金属層３２の両方に存在していてもよいし、第１接合金属層３１および第２接合金属層３２のうち第２接合金属層３２のみに存在していてもよい。この場合、隙間３３を形成するための複数の金属バンプ３０Ｙについては、上記の各実施の形態のように、ｐ側のみが複数の金属バンプ３０Ｙで構成される場合に限らず、ｎ側およびｐ側の両方が複数の金属バンプ３０Ｙで構成されていてもよいし、ｎ側のみが複数の金属バンプ３０Ｙで構成されていてもよい。
また、上記の各実施の形態において、隙間３３および３３Ａ〜３３Ｏの形状や個数は、特に限定されるものではない。また、隙間３３および３３Ａ〜３３Ｏの上下位置についても、特に限定されるものではない。例えば、隙間が平面視でドット状に配列された複数の空隙によって構成されている場合、各箇所の空隙は、接合金属層３０の厚み方向に複数積層して存在していてもよい。
また、上記の各実施の形態では、半導体素子１０として、ＬＥＤチップを例示したが、これに限るものではなく、レーザ素子などのその他の固体発光素子であってもよい。また、半導体素子１０は、発光素子に限るものでもない。例えばＧａＮ、ＳｉＣなどの化合物電界効果トランジスタなどのパワー半導体素子であってもよい。
なお、上記の各実施の形態に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示に係る半導体装置は、長期信頼性に優れており、車載用途などの種々の機器に有用である。
１、２、２Ａ、３、３Ａ 半導体装置
１０ 半導体素子
１１ 半導体積層構造
１１ａ 基板
１１ｂ ｎ型半導体層
１１ｃ 活性層
１１ｄ ｐ型半導体層
１２ 第１ｐ側電極
１２ａ 反射電極
１２ｂ、１３ｂ バリア電極
１２ｃ、１３ｃ シード層
１２ｄ、１３ｄ カバー電極
１２Ｓ シード膜
１３ 第１ｎ側電極
１３ａ オーミックコンタクト層
１４ 酸化膜
１５、１６ レジスト
１６ａ 開口部
２０ 実装基板
２１ 基板
２２ 第２ｐ側電極
２３ 第２ｎ側電極
３０ 接合金属層
３０ａ 第１の層
３０ｂ 第２の層
３０ｃ 第３の層
３０Ｘ 金めっき膜
３０Ｙ 金属バンプ
３１ 第１接合金属層
３２ 第２接合金属層
３３、３３Ａ〜３３Ｏ 隙間
３３ａ 空隙
３４ 樹脂
４０ 保持用金属管
Ｅ１ 第１電極
Ｅ２ 第２電極

Claims (18)

  1. 半導体積層構造に設けられた第１電極と、
    実装基板に設けられた第２電極と、
    前記第１電極と前記第２電極とを接合する接合金属層とを備え、前記接合金属層の内部に隙間が存在しており、
    前記接合金属層は、前記第１電極に接し、第１の平均結晶粒径を有する第１の層と、前記第１電極と反対側に位置する、第２の平均結晶粒径を有する第２の層と、前記第２の層と前記実装基板との間に、第３の平均結晶粒径を有する第３の層とを有し、
    前記第１の平均結晶粒径及び第３の平均結晶粒径は、前記第２の平均結晶粒径よりも大きく、
    前記隙間は、前記第２の層に存在している
    半導体装置。
  2. 前記接合金属層を平面視したときに、前記隙間は、線状であって、
    前記第１電極の外周辺に沿っている
    請求項１に記載の半導体装置。
  3. 前記隙間は、前記第１電極の外周辺に対して平行である
    請求項２に記載の半導体装置。
  4. 前記隙間は、一定間隔で複数列存在している
    請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記隙間は、複数の空隙によって構成されている
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記外周辺は、少なくとも一部に曲線部を有し、
    前記隙間は、前記曲線部に沿っている
    請求項２に記載の半導体装置。
  7. 前記第１電極は、ｐ側電極とｎ側電極とを有し、
    平面視において、前記隙間が占める面積の割合は、前記ｐ側電極と前記ｎ側電極とが対向するｐ−ｎ電極対向部に近い領域の方が、前記ｐ−ｎ電極対向部から遠い領域よりも小さい
    請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記ｐ−ｎ電極対向部に近い領域とは、前記ｐ−ｎ電極対向部からの距離が１００μｍ以下の領域である
    請求項７に記載の半導体装置。
  9. 前記第１電極は、ｐ側電極とｎ側電極とを有し、
    前記隙間は、前記ｐ側電極にのみ存在する
    請求項１〜６のいずれか１項に記載の半導体装置。
  10. 前記接合金属層を平面視したときに、前記隙間は、前記ｐ側電極の一辺の中央部から反対側の一辺に向かって、あるいは中心部から全方位に向かって放射状である
    請求項７〜９のいずれか１項に記載の半導体装置。
  11. 前記隙間の高さは、前記接合金属層の高さの１０％以上である
    請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 前記隙間の少なくとも一部に樹脂が充填されている
    請求項１〜１１のいずれか１項に記載の半導体装置。
  13. 前記隙間は、前記第２の層にのみ存在する
    請求項１〜１２のいずれか１項に記載の半導体装置。
  14. 前記実装基板に垂直な方向において、前記第１の層の前記実装基板側の位置は、前記隙間の前記実装基板側と反対側の面の位置と一致する、
    請求項１〜１３のいずれか１項に記載の半導体装置。
  15. 前記金属接合層において、前記第１の層の結晶粒の形状が、前記第２の層の結晶粒の形状よりも前記第１電極の前記実装基板側の面に平行な方向において広い
    請求項１〜１４のいずれか１項記載の半導体装置。
  16. 前記金属接合層は、前記実装基板に平行な方向において、前記第１の層の側端面が前記第２の層の側端面よりも前記第１電極の外周辺に近い
    請求項１〜１５のいずれか１項に記載の半導体装置。
  17. 前記接合金属層は、金からなり、
    前記第１電極は、金からなる第１表面層を有する
    請求項１〜１６のいずれか１項に記載の半導体装置。
  18. 前記第１表面層の平均結晶粒径は、前記第１の平均結晶粒径と同じである
    請求項１７に記載の半導体装置。
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