JPS63276247A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS63276247A
JPS63276247A JP62110491A JP11049187A JPS63276247A JP S63276247 A JPS63276247 A JP S63276247A JP 62110491 A JP62110491 A JP 62110491A JP 11049187 A JP11049187 A JP 11049187A JP S63276247 A JPS63276247 A JP S63276247A
Authority
JP
Japan
Prior art keywords
gold
bump
electrode
window
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62110491A
Other languages
English (en)
Inventor
Akira Tabata
田畑 晃
Aiichiro Umezuki
梅月 愛一郎
Yorio Kamata
鎌田 順夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP62110491A priority Critical patent/JPS63276247A/ja
Publication of JPS63276247A publication Critical patent/JPS63276247A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 TABに用いる金バンプにおいて、金の硬度が高さ方向
で変化した構造とする。
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に金のメッキによっ
てバンプを形成するに際し、金の硬度がバンプの高さ方
向に変化する構造のものに形成する方法に関する。
〔従来の技術〕
第4図の従来例平面図を参照すると、半導体チップ31
に形成された電極32と配線33の接続方法としては、
ワイヤボンディング法が用いられていた。
図示しないボンディング装置から配線33を引き出し、
配線33の端部を電極32上に配置し、例えば超音波を
用いて図示しないウェッジで配線33を電極32上に接
着する。かかる方法の実施北おいては、ボンディング装
置のウェッジなどの寸法の関係から電極32間には所定
の距離をとらなければならず、それが半導体チップ31
の集積度を高める際の障害であった。
かかる問題を解決するために開発されたのが第5図に示
されるTAB方式で、半導体基板41上に形成された例
えばアルミニウム(All)の電極42(この電極は第
4図の電極32に相当する)上に作られた絶縁膜43に
窓開けし、この開口部にバリアメタル44を介して金(
Au)のバンプ45が設けられている。バンプ45との
コンタクトをとるには、テープに貼り付けたインナーリ
ード46をバンプ45に熱圧着し、バンプ45とインナ
ーリード46とを接続する。この方法によると、バンプ
45のピッチを100μmと小にすることができるだけ
でなく、すべての電極45とすべてのインナーリード4
6とを一時に接続することができる利点がある。
第5図に示すバンプ45を作るには、第6図の断面図を
参照すると、半導体基板41上にiの電極42、絶縁膜
43を作り、それに図示の如く窓開けをなした後に全面
にバリアメタル44をスパッタまたは蒸着で形成し、全
面にレジスト47を塗布しそれを図示の如くバターニン
グし、次いで金をメッキしてバンプ45を作る。このレ
ジスト47の膜厚は30μm程度にする。
レジスト47を30μmと膜厚大に形成する理由はレジ
ストを第7図に示す如<1.0μm程度に薄く作ると、
金のメッキにおいてメッキされる金が等友釣に拡がって
、きのこ状の形のものとなる。そうなると、横に拡がっ
た拡大部が高集積化の妨げとなるだけでなく、バンプの
幅Wがバンプとi電極の接触部の幅W゛よりも大きくな
りすぎ、バンプが不安定になってバンプと電極との間の
接触不良の原因となる。さらには、拡大部の存在によっ
て、バンプと電極との接触状態を点検し難くなる問題も
ある。そこで、レジストを厚(して第5図、6図に示さ
れるストレート・バンプと呼称される拡がることなく直
立したバンプを形成するようになった。なお前記したバ
リアメタルには、Aji、Auとの間の反応を防止し、
導電性が良く (低抵抗の)、かつAA’、Auとの密
着性の良いパラジウム(Pd)チタン(Ti)などを用
いる。第6図のレジスト47を除去し、金のバンプ45
をマスクにしてバリアメタル44をエツチングすると、
第5図に示される構造が得られる。
〔発明が解決しようとする問題点〕
前記した金メッキによるバンプの形成において、金バン
プの硬度は高さ方向に対し全体にわたってほぼ一定にな
るように形成されていた。
バンプの金の硬度は、インナーリードのボンディングの
ときの熱圧力条件に対し最適な値のものであるように選
定することが必要になる。金の硬度を柔らかくすると、
ボンディングストレスが基板へ伝わりに<<、絶縁膜へ
のダメージを少なくできる利点はあるものの、第8図(
a)に示されるように、インナーリード46がバンブ4
5中へめり込んでインナーリードのエツジ(縁部)短絡
が発生し易くなり、さらには図示のインナーリードと接
続したデバイスが、インナーリードの位置が低(なりす
ぎることによって全体的に使用不能になる問題がある。
他方、金バンプの硬度を硬くすると、第8図(b)に示
される如くボンディングの圧力が直接絶縁膜43に伝わ
り、絶縁膜にクラック47が発生し易くなり、クラック
47が作られるとそこから湿気が侵入してデバイスの特
性に悪影響を与える問題がある。
本発明はこのような点に鑑みて創作されたもので、上記
問題点を解決したバンプの形成方法を提供することを目
的とする。
〔問題点を解決するための手段〕
第1図(a)〜+8)は本発明の一実施例の断面図で、
図中、11は半導体基板、12は例えばiの電極、13
は例えばPSGの絶縁膜、14はバリアメタル、15は
レジスト、16は柔らかい全部分、17は硬い全部分、
18はこれらの2つの部分からなるバンプである。
本発明においては、金メッキによってバンプ18を形成
するに際し、最初柔らかい全部分16をメッキし、次い
でその上に硬い全部分17をメッキして2層の全部分か
らなるバンプ18を作る。
〔作用〕
金バンプを電解メッキする際に、メッキ成長にあわせて
メッキ溶液温度を変化させることによって、金ハンプの
高さ方向での硬度を任意に変化させることにより、エツ
ジショート、絶縁月臭のダメージなどが防止されるバン
プを提供する。かかる構造においては、柔らかい全部分
がショック・アブソーバ−として働くものである。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
先ず第1図(a)に示される如く、半導体基Fj、(シ
リコンウェハ)11上にiの電極バター712を形成し
、PSGなどの絶縁膜13を全面に1〜2μmの膜厚に
成長し、電極12部分に通常のりソグラフィ技術で窓1
9を開ける。
次いで、第1図(b)に示される如く、パリアメクル1
4(例えばTi 0.3μm + Pd 0.3p m
 )を蒸着、スパッタで被着する。
次に、第1図(C)に示される如く、ネガレジスト15
を30μmの膜厚に塗布し、電極12の窓19よりも太
目に、すなわち窓19よりも広くかつより深く、フォト
リソグラフィ技術により窓20を開ける。
次いで、第1図td)に示される如く、高温、高電流の
条件で金の電解メッキを行い、10〜15μmの厚さの
柔らかい全部分16をメッキし、引続き低温、低電流密
度の条件で金の電解メッキによって5〜15μmの厚さ
の硬い全部分17を作ると、これら2層の部分からなる
バンプ18が作られる。
金メッキにおいて、メッキ温度および電流とメッキされ
る金の硬度は溶液の温度に依存する。ここで第3図の線
図を参照すると、縦軸にメッキされる金の硬度11を(
Kg/ mm2)でとり、横軸に溶液温度を(”C)で
とって、5grの負荷で金メッキの硬度(Kroop、
 Hardness)を測定した。なお、メッキに用い
て電流値は50mAであった。測定によると、55°C
〜65℃の範囲では硬度100 Kg/ mm2前後の
柔らかい金メッキが得られ、それ以下の温度範囲(25
℃〜50℃)では140〜170 Kg/ mm2の硬
い金メッキが得られた。
本発明実施例において、柔らかい全部分16は、電流密
度4 mA/ C1112、メッキ溶液温度40°Cで
20〜60分の時間をかけて5〜15μmの厚さにメッ
キし、硬い全部分17は電気の電流密度でメッキ溶液温
度は65℃に設定し、40〜60分かけて10〜15μ
mの厚さにメッキした。
次に、第1図(elに示されるように、レジスト15を
除去し、金のバンプ18をマスクにしてバリアメタル1
4をエツチングする。
本発明の他の実施例においては、メッキ温度を3度変化
させて第2図の断面図に示される如き硬い全部分/柔ら
かい全部分/硬い全部分の3層構造のバンプ18を形成
する。いずれの実施例においても、柔らかい全部分16
がショック・アブソーバ−となってインナーリードのボ
ンディングのときのストレスを緩和すると同時に、イン
ナーリードは硬い全部分17に熱圧着されるからインナ
ーリードがバンブ内にめり込むことが防止される。
〔発明の効果〕
以上述べてきたように本発明によれば、バンプを柔らか
い全部分と硬い全部分とをもった2層または3層の構造
とすることにより、インナーリードとの最適の熱圧着が
得られる一方で絶縁膜のダメージが防止され、TABの
信頼性向上に有効である。
【図面の簡単な説明】
第1図+a)〜fe)は本発明の一実施例の断面図、第
2図は本発明の他の実施例の断面図、第3図は金メツキ
溶液温度と金メッキの硬度の関係を示す線図、 第4図は従来例電極配置の平面図、 第5図はTAB方式の断面図、 第6図はバンプの形成方法を示す断面図、第7図はきの
こ形バンプの断面図、 第8図(al 、 (b)は従来例の問題点を示す図で
ある。 第1図と第2図において、 11は半導体基板、 12は電極、 13は絶縁膜、 14はバリアメタル、 15はレジスト、 16は柔らかい全部分、 17は硬い全部分、 18はバンプ、 19と20は窓である。 代理人  弁理士  久木元   彰 復代理人 弁理士  大 菅 義 2 第1図 奉4!:8J]の一欠慶4列の釘面閃 第1図 木登9月のイ吃め喫1セイ正1の棲)′面の第2図 −A、液1度(0C) 金メッキ瘍弓夜(シキし金〆ヅ〜の破産メ聞fま t 
月−オ ml¥1 第3図 状」5存り情l忌自乙Iの平Ml 第4図 一/インナーリード 46 エ≦1 TAB方代の断ltl圀 第5図 ハ゛ンデ距形に2″A4A4禾1国 第6図 きめ二形/くンブの前面閏 第7[4

Claims (3)

    【特許請求の範囲】
  1. (1)テープ・オートマティック・ボンディング(TA
    B)のためのバンプ(18)をメッキするにおいて、 半導体基板(11)に設けた電極(12)、電極(12
    )上で窓(19)を開けられた絶縁膜(13)、および
    電極(12)と絶縁膜(13)上に延在するバリアメタ
    ル(14)を覆うレジスト(15)に、前記窓(19)
    よりもより広くかつより深い窓(20)をバリアメタル
    (14)に達するまで開口し、窓(20)内に相対的に
    柔らかい金部分(16)と硬い金部分(17)をメッキ
    して2層構造のバンプ(18)を形成することを特徴と
    する半導体装置の製造方法。
  2. (2)前記窓(20)内に、相対的に硬い金部分(17
    )、柔らかい金部分(16)、硬い金部分(17)の3
    層構造のバンプ(18)をメッキすることを特徴とする
    特許請求の範囲第1項記載の方法。
  3. (3)前記硬い金部分(17)は45℃〜65℃の溶液
    を用いてメッキし、柔らかい金部分は前記温度より低い
    温度の溶液を用いてメッキされたものであることを特徴
    とする特許請求の範囲第1項記載の方法。
JP62110491A 1987-05-08 1987-05-08 半導体装置の製造方法 Pending JPS63276247A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62110491A JPS63276247A (ja) 1987-05-08 1987-05-08 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62110491A JPS63276247A (ja) 1987-05-08 1987-05-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS63276247A true JPS63276247A (ja) 1988-11-14

Family

ID=14537091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62110491A Pending JPS63276247A (ja) 1987-05-08 1987-05-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS63276247A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
JPWO2019150825A1 (ja) * 2018-02-01 2020-02-06 パナソニックIpマネジメント株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
JPWO2019150825A1 (ja) * 2018-02-01 2020-02-06 パナソニックIpマネジメント株式会社 半導体装置
US11183615B2 (en) 2018-02-01 2021-11-23 Nuvoton Technology Corporation Japan Semiconductor device
US11417805B2 (en) 2018-02-01 2022-08-16 Nuvoton Technology Corporation Japan Semiconductor device
US11742461B2 (en) 2018-02-01 2023-08-29 Nuvoton Technology Corporation Japan Semiconductor device

Similar Documents

Publication Publication Date Title
US4742023A (en) Method for producing a semiconductor device
JP2540652B2 (ja) 半導体装置
JP2001351940A (ja) Icチップにおいて銅相互接続配線
TW200535978A (en) Method for manufacturing semiconductor device
US7030496B2 (en) Semiconductor device having aluminum and metal electrodes and method for manufacturing the same
JPH03220751A (ja) インターレベル・コンタクトを製造する方法、および半導体構造
JPS63276247A (ja) 半導体装置の製造方法
US6479375B2 (en) Method of forming a semiconductor device having a non-peeling electrode pad portion
JPH0714028B2 (ja) 立体型半導体装置の製造方法
JPS58197857A (ja) 半導体装置とその製造方法
JPS5943734Y2 (ja) 半導体装置
JPH0878622A (ja) 半導体装置の製造方法
US20220013486A1 (en) Semiconductor composite structure, method for making the same, and semiconductor device having the same
JPS62155537A (ja) 半導体装置の製造方法
JPS61177746A (ja) 半導体装置およびその製造方法
CN117690907A (zh) 半导体结构及其制备方法、半导体器件
JPS63311745A (ja) 半導体装置の製造方法
JP3688335B2 (ja) 半導体集積回路装置およびその製造方法ならびに半導体ウエハ
JPS61166049A (ja) 半導体装置
JPS5823950B2 (ja) 半導体装置及びその製造方法
JPH08274164A (ja) 半導体装置
JPS5823940B2 (ja) 半導体装置の電極形成方法
JPS61218144A (ja) 電極・配線構造
JPH08124929A (ja) 半導体集積回路装置およびその製造方法
JPS61296752A (ja) 半導体デバイス