JP6648233B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6648233B2
JP6648233B2 JP2018188198A JP2018188198A JP6648233B2 JP 6648233 B2 JP6648233 B2 JP 6648233B2 JP 2018188198 A JP2018188198 A JP 2018188198A JP 2018188198 A JP2018188198 A JP 2018188198A JP 6648233 B2 JP6648233 B2 JP 6648233B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
low
insulating film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018188198A
Other languages
English (en)
Other versions
JP2019024112A (ja
Inventor
山崎　舜平
舜平 山崎
岡崎　健一
健一 岡崎
純一 肥塚
純一 肥塚
俊成 佐々木
俊成 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019024112A publication Critical patent/JP2019024112A/ja
Priority to JP2020004239A priority Critical patent/JP6966578B2/ja
Application granted granted Critical
Publication of JP6648233B2 publication Critical patent/JP6648233B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Liquid Crystal (AREA)

Description

本発明の一態様は、半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能する機器全
般を指す。例えば、電気光学装置、半導体回路、および電子機器は全て半導体装置である
。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン膜が広く知られているが、その他の材料と
して酸化物半導体膜が注目されている。
トランジスタを含む半導体装置の高性能化に伴い、酸化物半導体膜を含むトランジスタに
おいても、オン特性を向上させ、高速駆動を可能とすることが求められている。そこで、
窒素を注入することで酸化物半導体膜の抵抗を低減し、その結果酸化物半導体膜と、ソー
ス電極層およびドレイン電極層とのコンタクト抵抗が低減することによって、トランジス
タのオン特性を向上させる方法が知られている。
例えば、特許文献１には、亜鉛とインジウムと酸素を含有するアモルファス酸化物半導体
膜を用い、酸化物半導体膜にイオン注入法によって窒素を含有させることで抵抗を低減し
、窒素が含有された部位をソース部位またはドレイン部位とし、窒素が含有されていない
部位をチャンネル部位とする電界効果型トランジスタが開示されている。
特開２０１０−９３０７０号公報
ところで、酸化物半導体膜を用いたトランジスタは、酸化物半導体膜に水素、水分等の意
図しない不純物が混入することによってキャリアが形成され、トランジスタの電気特性が
変動するという問題がある。
そこで、本発明の一態様は、酸化物半導体膜を用いたトランジスタのオン特性の向上およ
び高速駆動を実現し、かつ、トランジスタに安定した電気的特性を付与して信頼性を向上
させることを目的の一とする。または、酸化物半導体膜を用いたトランジスタのオン特性
を向上させることを目的の一とする。または、トランジスタに安定した電気的特性を付与
して信頼性を向上させることを目的の一とする。または、半導体装置を、工程を複雑化さ
せずに作製することを目的の一とする。
酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層と、窒化シリコン膜とが、順に積層さ
れ、酸化物半導体膜にチャネル形成領域を有するトップゲート構造のトランジスタにおい
て、酸化物半導体膜上に、酸化物半導体膜と接する窒化シリコン膜を有することで、酸化
物半導体膜の一部の領域に窒素が添加され、当該領域が低抵抗領域となる。ソース電極層
およびドレイン電極層は、酸化物半導体膜の低抵抗領域と接する。酸化物半導体膜の窒化
シリコン膜と接していない領域（言い換えれば、ゲート絶縁膜およびゲート電極層と重畳
する領域）はチャネル形成領域となる。
したがって、本発明の一態様は、チャネル形成領域およびチャネル形成領域を挟み、窒素
が含有されている一対の低抵抗領域を含む酸化物半導体膜と、チャネル形成領域上のゲー
ト絶縁膜およびゲート電極層の積層と、低抵抗領域に接する、窒化シリコン膜と、一対の
低抵抗領域のそれぞれと電気的に接続するソース電極層およびドレイン電極層と、を有し
、窒化シリコン膜は、昇温脱離ガス分光法において５００℃以下では水素分子の脱離量の
ピークを現さない半導体装置である。
または、本発明の一態様は、例えば、酸化物半導体膜と、酸化物半導体膜上のゲート絶縁
膜と、ゲート絶縁膜上のゲート電極層と、酸化物半導体膜上、ゲート絶縁膜上およびゲー
ト電極層上にあり、酸化物半導体膜に達する開口部を有する窒化シリコン膜と、窒化シリ
コン膜上にあり、開口部を介して酸化物半導体膜と接するソース電極層およびドレイン電
極層と、を有し、窒化シリコン膜は、昇温脱離ガス分光法において５００℃以下では水素
分子の脱離量のピークを現さない半導体装置である。
また、該窒化シリコン膜は昇温脱離ガス分光法において５５０℃以下では水素分子の脱離
量が１．５×１０２０個／ｃｍ３以下、好ましくは１．０×１０２０個／ｃｍ３以下、よ
り好ましくは７．５×１０１９個／ｃｍ３以下とする。また、昇温脱離ガス分光法におい
て５００℃以下では水素分子の脱離量のピークを現さず、昇温脱離ガス分光法では水素分
子の脱離量が１．０×１０２０個／ｃｍ３以上となる温度が５００℃以上、より好ましく
は５５０℃以上とする。
チャネル形成領域および低抵抗領域は、表面に対して概略垂直なｃ軸を有する結晶を含む
領域とすることができる。また、チャネル形成領域は表面に対して概略垂直なｃ軸を有す
る結晶を含む領域とし、低抵抗領域は非晶質領域としてもよい。
窒化シリコン膜は、酸化物半導体膜、ゲート絶縁膜およびゲート電極層上を覆う層間絶縁
膜としてもよい。また、窒化シリコン膜をゲート絶縁膜およびゲート電極層の側面と接す
る側壁絶縁膜としてもよい。
また、本発明の一態様は、酸化物半導体膜は、ゲート電極層と重畳するチャネル形成領域
と、側壁絶縁膜と重畳し、チャネル形成領域を挟み、窒素が含有されている一対の第１の
低抵抗領域と、チャネル形成領域および第１の低抵抗領域を挟み、不純物元素が含有され
ており、ソース電極層およびドレイン電極層とそれぞれ接する一対の第２の低抵抗領域と
、を有し、不純物元素は、リンまたはホウ素であり、第２の低抵抗領域の抵抗は第１の低
抵抗領域よりも低い半導体装置である。
また、酸化物半導体膜はｃ軸の向きが表面に対して概略垂直である結晶を含む領域とし、
第２の低抵抗領域は非晶質領域とすることができる。
また、本発明の別の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁
膜を形成し、ゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマスクとしてゲー
ト絶縁膜をエッチングして、酸化物半導体膜の一部を露出させ、露出させた酸化物半導体
膜の一部に接して、昇温脱離ガス分光法において５００℃以下では水素分子の脱離量のピ
ークを現さない窒化シリコン膜を成膜することで、酸化物半導体膜の窒化シリコン膜と接
する領域に窒素を添加して、低抵抗領域を形成し、低抵抗領域と電気的に接続するソース
電極層またはドレイン電極層を形成し、窒化シリコン膜の成膜ガスとしてシランおよび窒
素を含む混合ガスを用いる半導体装置の作製方法である。
また、本発明の別の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁
膜を形成し、ゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマスクとしてゲー
ト絶縁膜をエッチングして、酸化物半導体膜の一部を露出させ、露出させた酸化物半導体
膜の一部に接して、昇温脱離ガス分光法において５００℃以下では水素分子の脱離量のピ
ークを現さない窒化シリコン膜を成膜することで、酸化物半導体膜の窒化シリコン膜と接
する領域に窒素を添加して、低抵抗領域を形成し、低抵抗領域と電気的に接続するソース
電極層またはドレイン電極層を形成し、窒化シリコン膜の成膜ガスとしてシラン、窒素お
よびアンモニアを含み、成膜ガス中の窒素に対するアンモニアの流量比が０．１倍以下で
ある半導体装置の作製方法である。
本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上に絶縁膜を成膜し、絶縁
膜上に導電膜を成膜し、導電膜および絶縁膜を加工することで、ゲート電極層およびゲー
ト絶縁膜を形成し、酸化物半導体膜上、ゲート絶縁膜上およびゲート電極層上に窒化シリ
コン膜を成膜することで、酸化物半導体膜の窒化シリコン膜と接する領域に窒素を添加し
て、低抵抗領域を形成し、窒化シリコン膜の一部をエッチングすることで、酸化物半導体
膜に達する開口部を形成し、酸化物半導体膜上および窒化シリコン膜上にソース電極層ま
たはドレイン電極層を形成し、窒化シリコン膜は、シラン、窒素およびアンモニアを含む
成膜ガスを用い、成膜ガス中の窒素に対するアンモニアの流量比が０．１倍以下である半
導体装置の作製方法である。
また、ゲート電極層の形成後、ゲート電極層をマスクとして酸化物半導体膜に不純物元素
として、リンまたはホウ素などを添加してもよい。
窒化シリコン膜をエッチングすることで、ゲート電極層の側面に接する側壁絶縁膜を形成
し、ゲート電極層および側壁絶縁膜をマスクとして酸化物半導体膜に不純物元素として、
リンまたはホウ素などを添加してもよい。
また、窒化シリコン膜の形成後に、加熱処理を行ってもよい。
本発明の一態様によって、酸化物半導体膜を用いたトランジスタのオン特性を向上させる
ことができる。または、酸化物半導体を用いたトランジスタに安定した電気的特性を付与
し、信頼性を向上させることができる。また、半導体装置を、工程を複雑化させずに作製
することができる。
本発明の一態様の半導体装置の上面図および断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の上面図および断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図および斜視図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の電子機器を説明する図。 実施例１のＴＤＳの結果を示す図。 実施例１のＳＩＭＳおよびＲＢＳ分析結果を示す図。 実施例２のＴＤＳの結果を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁膜上のゲート電極層」の表現であれば、絶縁
膜とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて詳細に説明する。
図１に本発明の一態様の半導体装置である、トランジスタ４２０の上面図および断面図を
示す。図１（Ａ）はトランジスタ４２０の上面図を示し、図１（Ｂ）は図１（Ａ）に示す
一点鎖線Ａ−Ｂにおける断面図を示したものである。
図１に示すトランジスタ４２０は、基板４００上に設けられた下地絶縁膜４３６と、下地
絶縁膜４３６上に設けられ、チャネル形成領域４０３、低抵抗領域４０４ａおよび低抵抗
領域４０４ｂを含む酸化物半導体膜４０９と、チャネル形成領域４０３上に設けられたゲ
ート絶縁膜４０２およびゲート電極層４０１と、酸化物半導体膜４０９、ゲート絶縁膜４
０２およびゲート電極層４０１上の窒化シリコン膜４０７と、窒化シリコン膜４０７上の
層間絶縁膜４１１と、窒化シリコン膜４０７および層間絶縁膜４１１に設けられた開口部
において、低抵抗領域４０４ａおよび低抵抗領域４０４ｂとそれぞれ電気的に接続するソ
ース電極層４０５ａおよびドレイン電極層４０５ｂとを有する。
窒化シリコン膜４０７は、酸化物半導体膜と接して形成されるため、膜中の水素濃度がな
るべく低減されており、水素分子の脱離量が低減されている膜であることが好ましい。例
えば、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）による測定によって、５００℃以下では水素分子の脱離量のピークを
現さないとよい。また、ＴＤＳにおいて、水素分子の脱離量が、例えば、５００℃以下で
は１．５×１０２０個／ｃｍ３以下、好ましくは１．０×１０２０個／ｃｍ３以下、より
好ましくは７．５×１０１９個／ｃｍ３以下であるとよい。または、水素分子の脱離量が
１．０×１０２０個／ｃｍ３以上となる温度が５００℃以上、より好ましくは５５０℃以
上であるとよい。
また、窒化シリコン膜中の水素濃度としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２．０×１０
２２ａｔｏｍｓ／ｃｍ３以下、好ましくは、１．５×１０２２ａｔｏｍｓ／ｃｍ３以下で
あるとよい。
また、窒化シリコン膜中の組成をラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒ
ｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合
、水素濃度が１５ａｔｏｍｉｃ％以下、好ましくは１０ａｔｏｍｉｃ％以下であるとよい
。
酸化物半導体膜４０９上に窒化シリコン膜４０７を接して成膜することで、酸化物半導体
膜４０９の窒化シリコン膜と接する領域に窒素を添加し、抵抗の低減された領域（低抵抗
領域４０４ａおよび低抵抗領域４０４ｂ）を形成する。低抵抗領域４０４ａおよび低抵抗
領域４０４ｂはチャネル形成領域４０３よりも電気的抵抗が低い領域である。
また、酸化物半導体膜４０９は、ｃ軸の向きが表面に対して概略垂直である結晶を含む、
ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いることが好ましい。本実施の形態で
は、酸化物半導体膜４０９としてＣＡＡＣ−ＯＳ膜を用いる。
本実施の形態では、窒化シリコン膜４０７の成膜工程において、酸化物半導体膜４０９へ
窒素を添加し低抵抗領域４０４ａおよび低抵抗領域４０４ｂを形成するため、低抵抗領域
４０４ａおよび低抵抗領域４０４ｂにおいてもＣＡＡＣ−ＯＳ膜としての結晶性を維持す
ることができる。よって、本実施の形態における酸化物半導体膜４０９においては、チャ
ネル形成領域４０３、低抵抗領域４０４ａ、および低抵抗領域４０４ｂは、ｃ軸の向きが
表面に対して概略垂直である結晶を含む。
トランジスタ４２０は、酸化物半導体膜４０９の抵抗が低い領域において、酸化物半導体
膜４０９とソース電極層４０５ａおよびドレイン電極層４０５ｂが接しているため、酸化
物半導体膜４０９とソース電極層４０５ａおよびドレイン電極層４０５ｂとのコンタクト
抵抗が低減されている。したがって、トランジスタ４２０はオン特性（例えばオン電流や
電界効果移動度）が高く、高速動作、高速応答が可能な半導体装置とすることができる。
また、層間絶縁膜として機能する窒化シリコン膜４０７の成膜工程において、酸化物半導
体膜４０９に窒素を添加し、低抵抗領域４０４ａおよび低抵抗領域４０４ｂを形成するこ
とができるため、工程を複雑化させることなくトランジスタ４２０のオン特性を向上させ
ることができる。
続いて、トランジスタ４２０の作製方法について図２を用いて説明する。
まず、基板４００上に下地絶縁膜４３６および下地絶縁膜４３８を成膜する。
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性
を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸
ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いること
ができる。
また、基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基
板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
下地絶縁膜４３６および下地絶縁膜４３８は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕ
ｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）、パルスレーザ堆積（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉ
ｏｎ：ＰＬＤ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を
適宜用いることができる。なお、下地絶縁膜４３８をスパッタリング法を用いて形成する
と、水素等の不純物元素を低減することができ、後に形成される酸化物半導体膜に水素が
混入することを防止することができる。
下地絶縁膜４３６および下地絶縁膜４３８としては、無機絶縁膜を用いればよい。例えば
、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜
、酸化ハフニウム膜、または酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒
化酸化シリコン膜、窒化酸化アルミニウム膜等を用いるとよい。また、これらの化合物を
単層構造または２層以上の積層構造で形成して用いることができる。また、下地絶縁膜４
３６および下地絶縁膜４３８は、同じ材料を用いた膜であってもよいし、異なる材料を用
いた膜であってもよい。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下
、窒素が０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉ
ｃ％以上３５ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザ
フォード後方散乱法や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ
Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率
は、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
トランジスタ４２０において、下地絶縁膜４３６が、基板４００から後に形成される酸化
物半導体膜４０９へ水素、水分等の不純物が混入することを防止する機能を有すると好ま
しい。したがって、下地絶縁膜４３６としては、窒化シリコン膜、酸化アルミニウム膜、
酸化窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、などの無機絶縁膜
を好適に用いることができる。特に、水素、水分などの不純物、および酸素の両方に対し
て遮断効果（ブロック効果）が高い窒化シリコン膜は好適である。
下地絶縁膜４３８は、後に形成される酸化物半導体膜４０９と接するため、層中（バルク
中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、
下地絶縁膜４３８として、酸化シリコン膜を用いる場合には、ＳｉＯ（２＋α）（ただし
、α＞０）とする。
また、後に形成される酸化物半導体膜４０９の平坦性を高めるために、下地絶縁膜４３８
に平坦化処理を行ってもよい。平坦化処理としては、例えば、化学的機械的研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ドライエッチ
ング処理などを行えばよい。ここで、エッチングガスとしては、塩素、塩化ホウ素、塩化
シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒
素などのフッ素系ガスなどを用いればよい。
なお、基板４００と後に設ける酸化物半導体膜４０９との絶縁性が確保できるようであれ
ば、下地絶縁膜を設けない構成とすることもできる。
本実施の形態では、下地絶縁膜４３６として、窒化シリコン膜を用い、下地絶縁膜４３８
として酸化シリコン膜を用いる。
続いて、下地絶縁膜４３８上に酸化物半導体膜４０９となる酸化物半導体膜を形成する。
酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ま
しい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体膜を用い
たトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一
または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸
化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸
化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ
−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸
化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉ
ｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ
−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸
化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ
−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚ
ｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａ
とＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、かつ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、かつ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、またはＩｎ：
Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物やその組成の近傍の酸化物
を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２
：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ酸化物やそ
の組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性および電気特性（電界効果移動度、し
きい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする
半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子
数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高いキャリア移動度が得られる。しか
しながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低くすることによりキャリ
ア移動度を上げることができる。
また、本実施の形態に用いる酸化物半導体膜としては、エネルギーギャップが２ｅＶ以上
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である酸化物半導体膜を用いる
。このように、エネルギーギャップの広い酸化物半導体膜を用いることで、トランジスタ
のオフ電流を低減することができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸
化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸
化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例え
ば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の
酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物
を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、後に設けるゲート電極層
４０１に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとす
るとよい。またゲート電極層４０１から遠い側（バックチャネル側）の酸化物半導体膜の
ＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
また、酸化物半導体膜を３層構造とし、第１の酸化物半導体膜〜第３の酸化物半導体膜の
構成元素を同一とし、かつそれぞれの組成を異ならせてもよい。例えば、第１の酸化物半
導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数
比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ
：Ｚｎ＝１：１：１としてもよい。
ＧａおよびＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、ＧａおよびＺｎよりＩｎの原
子数比が大きい酸化物半導体膜、代表的には第２の酸化物半導体膜、ならびにＧａ、Ｚｎ
およびＩｎの原子数比が同じ酸化物半導体膜、代表的には第３の酸化物半導体膜と比較し
て、絶縁性が高い。このため、第１の酸化物半導体膜をゲート電極層４０１に近い側に設
け、ゲート絶縁膜として機能させてもよい。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３
：２である第１の酸化物半導体膜が非晶質構造であってもよい。
また、第１の酸化物半導体膜〜第３の酸化物半導体膜の構成元素は同一であるため、第１
の酸化物半導体膜は、第２の酸化物半導体膜との界面におけるトラップ準位が少ない。こ
のため、酸化物半導体膜を上記構造とすることで、トランジスタの経時変化や光ＢＴスト
レス試験によるしきい値電圧の変動量を低減することができる。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることにより、より多くのｓ軌道が重なるため、原子数比がＩｎ＞Ｇａとなる酸
化物半導体は原子数比がＩｎ≦Ｇａとなる酸化物半導体と比較して高いキャリア移動度を
備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じ
にくいため、原子数比がＩｎ≦Ｇａとなる酸化物半導体は原子数比がＩｎ＞Ｇａとなる酸
化物半導体と比較して安定した特性を備える。
チャネル側に原子数比がＩｎ＞Ｇａとなる酸化物半導体を適用し、バックチャネル側に原
子数比がＩｎ≦Ｇａとなる酸化物半導体を適用することで、トランジスタの電界効果移動
度および信頼性をさらに高めることが可能となる。
また、酸化物半導体膜４０９を積層構造とする場合、第１の酸化物半導体膜乃至第３の酸
化物半導体膜に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸
化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜
を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜乃至第３の酸化物半
導体膜のいずれか一に非晶質酸化物半導体膜を適用すると、酸化物半導体膜の内部応力や
外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタ
の信頼性をさらに高めることが可能となる。
酸化物半導体膜の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎ
ｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以
下とすることが好ましい。
酸化物半導体膜において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏ
ｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属またはアルカリ
土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属およびアルカリ土類金属
は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流
の上昇の原因となるためである。
酸化物半導体膜において、二次イオン質量分析法により得られる水素濃度を、１×１０２
０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好
ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５
×１０１７ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以
下とする。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、
酸素が脱離した格子（または酸素が脱離した部分）には欠損が形成されてしまう。また、
水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。酸化物半導体
膜の成膜工程において、水素を含む不純物の混入を極めて小さくすることにより、酸化物
半導体膜の水素濃度を低減することが可能である。水素をできるだけ除去し、高純度化さ
せた酸化物半導体膜をチャネル形成領域とすることにより、しきい値電圧のマイナスシフ
トを低減することができる。また、トランジスタのソース−ドレイン間におけるチャネル
幅１μｍ当たりのリーク電流（オフ電流ともいう）を数ｙＡ／μｍ〜数ｚＡ／μｍにまで
低減することが可能となる。従って、高純度化させた酸化物半導体膜を用いることにより
、トランジスタの電気特性を向上させることができる。
酸化物半導体膜はスパッタリング法、塗布法、パルスレーザ堆積法、レーザーアブレーシ
ョン法等により形成する。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装
置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよ
び酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対
して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、ＣＡＡＣ−ＯＳ膜を形成する際は、例えば、多結晶である酸化物半導体スパッタリ
ング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用タ
ーゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−
ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子と
して剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶構造を維持した
まま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶構造が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーシ
ョンが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２０
０℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状の
スパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子
の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０ｖｏｌｕｍｅ％以上、好ましくは
１００ｖｏｌｕｍｅ％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて
以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお
、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲット
によって適宜変更すればよい。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または
脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好
ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気および酸素雰囲気に水素、水などが含まれな
いことが好ましい。処理時間は３分〜２４時間とする。
酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃
度を１×１０２０ａｔｏｍｓ／ｃｍ３未満、５×１０１９ａｔｏｍｓ／ｃｍ３未満、１×
１０１９ａｔｏｍｓ／ｃｍ３未満、５×１０１８ａｔｏｍｓ／ｃｍ３未満、１×１０１８
ａｔｏｍｓ／ｃｍ３以下、５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａ
ｔｏｍｓ／ｃｍ３以下とすることができる。
なお、下地絶縁膜４３８として酸化物絶縁膜を用いた場合、酸化物絶縁膜上に酸化物半導
体膜が設けられた状態で加熱することによって、酸化物半導体膜に酸素を供給することが
でき、酸化物半導体膜の酸素欠陥を低減し、半導体特性を良好にすることができる場合が
ある。酸化物半導体膜および酸化物絶縁膜を少なくとも一部が接した状態で加熱工程を行
うことによって、酸化物半導体膜への酸素の供給を行ってもよい。
次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスク
を用いて酸化物半導体膜の一部をエッチングすることで、図２（Ａ）に示すように、酸化
物半導体膜４０９を形成する。この後、マスクを除去する。なお、酸化物半導体膜４０９
に下地絶縁膜４３８から酸素を供給するための加熱処理は、酸化物半導体膜を島状に加工
する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよ
りも前に加熱処理を行うことで、下地絶縁膜４３８から外部に放出される酸素の量を少な
くできるため、より多くの酸素を酸化物半導体膜４０９に供給できる。
なお、酸化物半導体膜の形成方法として印刷法を用いることで、島状の酸化物半導体膜４
０９を直接形成することができる。
続いて、酸化物半導体膜４０９上にゲート絶縁膜４０２となる絶縁膜を形成する。
ゲート絶縁膜４０２の材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸
化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物
絶縁膜を用いることが好ましい。また、酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケー
ト、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ランタン、など
のＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁
膜は、単層構造としてもよいし、積層構造としてもよい。
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲー
ト絶縁膜は、スパッタリング用ターゲット表面に対し、略垂直に複数の基板表面がセット
された状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、ゲート絶縁膜４０２は、下地絶縁膜４３８と同様に酸化物半導体膜と接するため、
層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好まし
い。
本実施の形態では、ＣＶＤ法により、酸化窒化シリコン膜を２０ｎｍ成膜する。
続いて、ゲート絶縁膜４０２上にゲート電極層４０１を形成し、該ゲート電極層をマスク
としてゲート絶縁膜をエッチングし、酸化物半導体膜を一部露出させる。ここまでで、図
２（Ａ）に示す構造となる。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらのいずれかを主成
分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン
等の不純物元素を添加した多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド
などのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、タングステンイン
ジウム酸化物、タングステンインジウム亜鉛酸化物、チタンインジウム酸化物、チタンイ
ンジウムスズ酸化物、インジウム亜鉛酸化物、シリコンインジウムスズ酸化物などの導電
性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とす
ることもできる。
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物膜、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ酸化物膜や、窒素を含むＩｎ−Ｓｎ酸化
物膜や、窒素を含むＩｎ−Ｇａ酸化物膜や、窒素を含むＩｎ−Ｚｎ酸化物膜や、窒素を含
むＳｎ酸化物膜や、窒素を含むＩｎ酸化物膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用
いることができる。これらの膜は５ｅＶ以上、または５．５ｅＶ以上の仕事関数を有し、
ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラスにすることができ
、いわゆるノーマリオフのスイッチング素子を実現できる。
ゲート電極層４０１の膜厚は、５０ｎｍ以上３００ｎｍ以下が好ましい。本実施の形態で
は、スパッタリング法を用いて、膜厚３０ｎｍの窒化タンタルと膜厚２００ｎｍのタング
ステンの積層を成膜する。
ゲート電極層４０１の形成後、ゲート電極層４０１をマスクとして、ゲート絶縁膜４０２
をエッチングして、酸化物半導体膜４０９の一部を露出させる。
続いて、酸化物半導体膜４０９、ゲート絶縁膜４０２およびゲート電極層４０１上に、酸
化物半導体膜の露出した領域と接するように窒化シリコン膜４０７を形成する。窒化シリ
コン膜４０７を成膜することで、酸化物半導体膜４０９の窒化シリコン膜４０７と接する
領域（ゲート絶縁膜４０２のエッチングによって露出された領域ともいえる）に窒素を添
加して低抵抗領域４０４ａおよび低抵抗領域４０４ｂを形成する。なお、酸化物半導体膜
４０９の露出していない領域（ゲート電極層４０１およびゲート絶縁膜４０２と重畳する
領域ともいえる）には窒素が添加されず、チャネル形成領域４０３が形成される。
窒化シリコン膜４０７の成膜には、プラズマＣＶＤ法やスパッタリング法を用いることが
できる。成膜には、成膜ガスとしてシラン（ＳｉＨ４）および窒素（Ｎ２）の混合ガスや
、シラン（ＳｉＨ４）、窒素（Ｎ２）およびアンモニア（ＮＨ３）の混合ガスを用いるこ
とができる。
窒化シリコン膜４０７からの水素分子の脱離量を低減するためには、成膜ガス中のアンモ
ニアの流量比ができるだけ少ない方がよい。例えば、成膜ガス中の窒素に対するアンモニ
アの流量比が、０．１倍以下、好ましくは０．０５倍以下、より好ましくは０．０２倍以
下（言い換えれば、成膜ガス中のアンモニアの流量比に対して、窒素の流量比が、１０倍
以上、好ましくは２０倍以上、より好ましくは５０倍以上）であるとよい。
成膜ガスとしてアンモニアを用いると、成膜時において、シランにおけるシリコン原子と
水素原子の結合や、窒素における窒素原子どうしの三重結合が、解離したアンモニアによ
って切断されやすくなる。そのため、成膜時にシランや窒素の分解が促進され、緻密な窒
化シリコン膜を形成することができる。緻密な窒化シリコン膜を形成することによって、
酸化物半導体膜への外部からの水素、水分等の混入を防止することができる。よって、上
記窒化シリコン膜の成膜時における、アンモニアの流量は、シランの分解が促進される程
度の量であり、なおかつ、水素分子の脱離量が抑えられる程度の量とすることが、半導体
装置の信頼性を高める上で望ましいといえる。
また、成膜時において、基板を窒素プラズマ条件下においたまま、成膜ガスを供給しない
時間を設けてもよい。基板を窒素プラズマ条件下におくことで、酸化物半導体膜の露出し
た部分に窒素が添加され、より抵抗を低減することができる場合がある。
また、窒化シリコン膜４０７は、水素、水分、水酸基または水素化物（水素化合物ともい
う）などの不純物、および酸素の両方に対して膜を通過させないようにする遮断効果を有
する。したがって、窒化シリコン膜は作製工程中および作製工程後において、変動要因と
なる水素、水分などの不純物が酸化物半導体膜へ混入することを防ぐとともに、酸化物半
導体膜の主成分材料である酸素の外方拡散を防止する保護膜として機能する。
また、酸化物半導体膜４０９に窒素を添加するために、窒化シリコン膜４０７を設けた後
に、加熱処理を行ってもよい。加熱処理を行うことで、窒化シリコン膜４０７から酸化物
半導体膜４０９に窒素を添加することができる。
続いて、窒化シリコン膜４０７上に層間絶縁膜４１１を形成する。層間絶縁膜４１１は、
下地絶縁膜４３６と同様の材料、方法を用いて形成することができる。なお、層間絶縁膜
４１１は必ずしも設けなくともよい。
続いて、窒化シリコン膜４０７および層間絶縁膜４１１の低抵抗領域４０４ａおよび低抵
抗領域４０４ｂと重畳する領域の一部をエッチングし、低抵抗領域４０４ａおよび低抵抗
領域４０４ｂに達する開口部を形成する。開口部の形成は、マスクなどを用いた選択的な
エッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングで
もよく、双方を組み合わせて開口部を形成してもよい。また、該開口部は低抵抗領域４０
４ａおよび低抵抗領域４０４ｂに達すればよく、形状は特に限定されない。
続いて、該開口部に導電材料を成膜することで、ソース電極層４０５ａおよびドレイン電
極層４０５ｂを形成する（図２（Ｃ）参照）。ソース電極層４０５ａおよびドレイン電極
層４０５ｂには上述したゲート電極層４０１に用いた材料および方法と同様にして作製す
ることができる。
以上の工程でトランジスタ４２０を作製することができる。
本実施の形態に示したトランジスタは、酸化物半導体膜上に設けた窒化シリコン膜の成膜
によって、酸化物半導体膜に窒素を添加し、酸化物半導体膜４０９に低抵抗領域を形成す
ることができる。また、該低抵抗領域において、酸化物半導体膜とソース電極層およびド
レイン電極層が電気的に接続するため、酸化物半導体膜とソース電極層およびドレイン電
極層とのコンタクト抵抗が低減されている。したがって、オン特性に優れ、電気的特性の
良好な半導体装置とすることができる。
また、層間絶縁膜として機能する窒化シリコン膜４０７の成膜工程において、酸化物半導
体膜４０９に窒素を添加し、低抵抗領域４０４ａおよび低抵抗領域４０４ｂを形成するこ
とができるため、工程を複雑化させることなくトランジスタ４２０のオン特性を向上させ
ることができる。
また、窒化シリコン膜４０７は、水素濃度が低減されており、水素分子脱離量の少ない膜
である。そのため、窒化シリコン膜４０７から酸化物半導体膜４０９に水素、水分といっ
た不純物が混入することを防ぐことができる。また、該窒化シリコン膜は外部からの水素
、水分の混入を防止することができるブロッキング性を有する膜である。したがって、外
部から水素、水分等の不純物が混入することを防止することができる。そのため、電気的
特性の安定した、信頼性の高い半導体装置とすることができる。
低抵抗領域４０４ａおよび低抵抗領域４０４ｂの形成は、窒化シリコン膜４０７の成膜工
程における窒素の添加を用いて行うが、組み合わせて酸化物半導体膜を低抵抗化させる不
純物元素の添加工程を行ってもよい。不純物元素を添加することによって、低抵抗領域４
０４ａおよび低抵抗領域４０４ｂの抵抗をより低減することができる。
しかし、成膜後の酸化物半導体膜４０９へ不純物元素を添加すると、添加領域において結
晶性が低下する場合がある。例えば、ＣＡＡＣ−ＯＳ膜である酸化物半導体膜４０９にお
いて、成膜時の窒素添加工程と、不純物元素の添加工程を行って低抵抗領域４０４ａおよ
び低抵抗領域４０４ｂを形成する場合、低抵抗領域４０４ａおよび低抵抗領域４０４ｂは
非晶質構造（または、非晶質構造を多く含む状態）となる場合がある。この場合、酸化物
半導体膜４０９において、チャネル形成領域４０３はＣＡＡＣ−ＯＳ膜、低抵抗領域４０
４ａおよび低抵抗領域４０４ｂは非晶質膜（または、非晶質構造を多く含む膜）となる場
合がある。
不純物元素の添加方法としては、イオン注入法、イオンドーピング法などを用いることが
できる。
添加する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこ
れらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０
１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素としてリン
を添加する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
また、酸化物半導体膜４０９に不純物元素を添加する処理は、複数回行ってもよい。酸化
物半導体膜４０９に不純物元素を添加する処理を複数回行う場合、不純物元素の種類は複
数回の添加処理すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
また、不純物元素の添加は、酸化物半導体膜４０９となる酸化物半導体膜の成膜直後に行
ってもよいし、酸化物半導体膜を島状の酸化物半導体膜４０９に加工した直後に行っても
よい。また、ゲート絶縁膜４０２となる絶縁膜の成膜後に行ってもよいし、ゲート絶縁膜
４０２を形成して、酸化物半導体膜を一部を露出させた状態で行ってもよい。また、窒化
シリコン膜４０７の成膜後に行ってもよい。ゲート絶縁膜４０２または窒化シリコン膜４
０７が酸化物半導体膜４０９を覆っている状態で不純物元素を添加する場合、ゲート絶縁
膜４０２または窒化シリコン膜４０７を通過させて不純物元素を添加するため、酸化物半
導体膜４０９に与えるダメージが少ない。
なお、非晶質構造の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半
導体膜から水素などのドナーとなる不純物を吸収しやすいため、チャネル形成領域４０３
を挟む低抵抗領域が非晶質構造であると、チャネル形成領域４０３から、不純物を吸収（
ゲッタリングとも表現できる）し、トランジスタ４２０の電気的特性を良好なものとする
ことができる場合がある。
また、図示しないが、トランジスタ４２０上に、さらに絶縁膜を設けてもよい。絶縁膜と
しては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒
化アルミニウム膜、酸化ハフニウム膜、または酸化ガリウム膜、窒化シリコン膜、窒化ア
ルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層ま
たは積層を用いることができる。
絶縁膜の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００
℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加
熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
また、トランジスタ４２０起因の表面凹凸を低減するために、平坦化絶縁膜を形成しても
よい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹
脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。
また、本実施の形態に示すトランジスタは上記の構成に限定されない。例えば、図３に示
すトランジスタ４３０のように、窒化シリコン膜４０７を形成する前に、酸化物半導体膜
４０９と接するソース電極層４０５ａおよびドレイン電極層４０５ｂを形成する構成とし
てもよい。
窒化シリコン膜４０７の形成前にソース電極層４０５ａおよびドレイン電極層４０５ｂを
形成することによって、ソース電極層４０５ａおよびドレイン電極層４０５ｂと重畳する
領域の酸化物半導体膜４０９は、窒化シリコン膜４０７の成膜時における窒素の添加が行
われないため、抵抗が低減されず、チャネル形成領域４０３と同様の抵抗を有する領域４
０３ａおよび領域４０３ｂが形成される。
なお、図３に示すトランジスタ４３０においては、ソース電極層４０５ａおよびドレイン
電極層４０５ｂと接する酸化物半導体膜４０９の端部が、低抵抗化されていないため寄生
チャネルの発生が低減される。なお、チャネル形成領域４０３とソース電極層４０５ａお
よびドレイン電極層４０５ｂとの間には、低抵抗領域４０４ａおよび低抵抗領域４０４ｂ
が形成されているため、チャネル形成領域４０３とソース電極層４０５ａおよびドレイン
電極層４０５ｂとの間の抵抗は低減することができ、トランジスタ４３０の電気的特性を
良好とすることができる。
なお、トランジスタ４３０のオン特性を重視し、ソース電極層４０５ａおよびドレイン電
極層４０５ｂと領域４０３ａおよび領域４０３ｂの抵抗を低減するためには、ソース電極
層４０５ａおよびドレイン電極層４０５ｂの形成前に酸化物半導体膜４０９に不純物元素
を添加すればよい。不純物元素を添加することで、ソース電極層４０５ａおよびドレイン
電極層４０５ｂと重畳する領域４０３ａおよび４０３ｂの抵抗を低減させることができる
。この場合、低抵抗領域４０４ａおよび低抵抗領域４０４ｂにも不純物元素が添加される
ため、低抵抗領域４０４ａおよび低抵抗領域４０４ｂはより抵抗が低減される。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、本発明の一態様のトランジスタについて説
明する。なお、本実施の形態では、実施の形態１と同様の箇所については同様の符号を付
し、詳細な説明は省略する。
図４に本実施の形態の一態様のトランジスタ５２０を示す。図４（Ａ）はトランジスタ５
２０の上面図であり、図４（Ｂ）は図４（Ａ）に示す一点鎖線Ｃ−Ｄにおける断面図を示
す。
トランジスタ５２０は、基板４００上の下地絶縁膜４３６および下地絶縁膜４３８と、下
地絶縁膜４３８上の酸化物半導体膜５０９と、酸化物半導体膜５０９上のゲート絶縁膜４
０２と、ゲート絶縁膜４０２上のゲート電極層４０１と、ゲート絶縁膜４０２およびゲー
ト電極層４０１の側面と接する側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂと、酸化物
半導体膜５０９、ゲート電極層４０１、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂ上
の層間絶縁膜４１１および層間絶縁膜４１４と、層間絶縁膜４１１および層間絶縁膜４１
４に設けられた開口部において酸化物半導体膜５０９と接するソース電極層４０５ａおよ
びドレイン電極層４０５ｂと、を有する。
側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂは実施の形態１に示した窒化シリコン膜４
０７と同様の条件を用いて成膜された窒化シリコン膜を用いることで形成される。
酸化物半導体膜５０９は、ゲート電極層４０１と重畳するチャネル形成領域４０３と、チ
ャネル形成領域４０３を挟み、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂとそれぞれ
重畳する第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂと、第１の低抵抗領
域４０６ａおよび第１の低抵抗領域４０６ｂを挟み、ソース電極層４０５ａおよびドレイ
ン電極層４０５ｂとそれぞれ電気的に接続する第２の低抵抗領域４０８ａおよび第２の低
抵抗領域４０８ｂと、を有する。
第１の低抵抗領域４０６ａ、第１の低抵抗領域４０６ｂ、第２の低抵抗領域４０８ａおよ
び第２の低抵抗領域４０８ｂは、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂとなる窒
化シリコン膜の成膜によって、窒素が添加され、抵抗が低減されている。
さらに、第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０８ｂには、ゲート電極層
４０１および側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂをマスクとして導電率を低減
させる不純物元素が添加されているため、第１の低抵抗領域４０６ａ、第１の低抵抗領域
４０６ｂよりも抵抗が低減されている。
そのため、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂは、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。ＬＤＤ領域を設けることに
より、オフ電流の低減、またはトランジスタの耐圧向上（信頼性の向上）を図ることがで
きる。
なお、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂには、不純物元素４２
１が添加されていないため、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂ
は、結晶性半導体膜、ＣＡＡＣ−ＯＳ膜等の結晶（または、非晶質構造よりも結晶構造が
多い）状態を有する膜である。
また、不純物元素の添加によって、第２の低抵抗領域４０８ａおよび第２の低抵抗領域４
０８ｂは、チャネル形成領域４０３、第１の低抵抗領域４０６ａおよび第１の低抵抗領域
４０６ｂに比べて、結晶成分よりも非晶質成分の割合が多くなる場合がある。非晶質構造
の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素な
どのドナーとなる不純物を吸収しやすい場合があるため、チャネル形成領域４０３、第１
の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂから、第２の低抵抗領域４０８ａ
および第２の低抵抗領域４０８ｂは、不純物を吸収（ゲッタリングとも表現できる）し、
トランジスタ５２０の電気的特性を良好なものとすることができる。また、不純物元素を
吸収し、不純物元素濃度が高くなっている第２の低抵抗領域４０８ａおよび第２の低抵抗
領域４０８ｂと、チャネル形成領域４０３との間に、第１の低抵抗領域４０６ａおよび第
１の低抵抗領域４０６ｂが設けられているため、チャネル形成領域４０３と不純物元素の
濃度の高い領域が接していないため、トランジスタ５２０の信頼性を向上させることがで
きる。
続いて、トランジスタ５２０の作製方法について図５を用いて説明する。なお、実施の形
態１と同様の箇所については、詳細な説明を省略する。
図５（Ａ）に示す半導体装置は、図２（Ｂ）に示す半導体装置に対応する。したがって、
図５（Ａ）に示す半導体装置の作製方法は実施の形態１の記載を参照すればよい。なお、
この段階では、酸化物半導体膜４０９は窒化シリコン膜４０７の成膜時に窒素が添加され
、窒化シリコン膜４０７と接する領域に窒素が添加されることによって抵抗が低減されて
いるため、低抵抗領域４０４ａと、低抵抗領域４０４ｂと、低抵抗領域４０４ａおよび低
抵抗領域４０４ｂとに挟まれるチャネル形成領域４０３を有する。
続いて、窒化シリコン膜４０７に異方性エッチングを行い、酸化物半導体膜４０９の一部
を露出させる。なお、異方性エッチングはゲート電極層４０１の上面が露出するまで行え
ばよい。異方性エッチングによってゲート電極層４０１が露出した段階では、ゲート電極
層４０１およびゲート絶縁膜４０２の側部には窒化シリコン膜が残留している。したがっ
て、この段階でエッチングを止めることで、マスクを用いずに自己整合的に側壁絶縁膜４
１３ａおよび側壁絶縁膜４１３ｂを形成することができる。マスクを用いずに側壁絶縁膜
４１３ａおよび側壁絶縁膜４１３ｂを作製することによって、マスク数を削減し、作製コ
ストを低減することができる。
続いて、ゲート電極層４０１、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂをマスクと
して、酸化物半導体膜４０９に不純物元素４２１の添加を行う。不純物元素４２１の添加
方法としては、イオン注入法、イオンドーピング法などを用いることができる。
添加する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこ
れらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０
１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素としてリン
を添加する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
また、酸化物半導体膜４０９に不純物元素を添加する処理は、複数回行ってもよい。酸化
物半導体膜４０９に不純物元素を添加する処理を複数回行う場合、不純物元素の種類は複
数回の添加処理すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
ここで、不純物元素４２１を添加することによって、低抵抗領域４０４ａおよび低抵抗領
域４０４ｂの露出した領域（ゲート電極層４０１、側壁絶縁膜４１３ａおよび側壁絶縁膜
４１３ｂと重畳しない領域）の抵抗を低減する。したがって、ここで酸化物半導体膜５０
９は、チャネル形成領域４０３と、窒化シリコン膜の成膜時における窒素の添加によって
抵抗が低減された第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂと、窒化シ
リコン膜の成膜時における窒素の添加および不純物元素４２１の添加によって抵抗が低減
されている第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０８ｂと、を含む（図５
（Ｂ）参照）。
第１の低抵抗領域４０６ａ、第１の低抵抗領域４０６ｂ、第２の低抵抗領域４０８ａおよ
び第２の低抵抗領域４０８ｂは窒化シリコン膜４０７の成膜時に窒素が添加され、抵抗が
低減された領域である。さらに、第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０
８ｂは、不純物元素４２１が添加されることによって、第１の低抵抗領域４０６ａおよび
第１の低抵抗領域４０６ｂよりも抵抗が低減され、抵抗が低い領域である。
なお、不純物元素４２１の添加時に、酸化物半導体膜５０９の側壁絶縁膜４１３ａおよび
側壁絶縁膜４１３ｂと重畳する領域（第１の低抵抗領域４０６ａおよび第１の低抵抗領域
４０６ｂ）に、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂを通過して不純物元素が添
加されるように、不純物元素の加速電圧を調整してもよい。第１の低抵抗領域４０６ａお
よび第１の低抵抗領域４０６ｂにも不純物元素が添加されることによって、さらに第１の
低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂの抵抗を低減することができる。な
お、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂにも不純物元素が添加さ
れる場合、第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０８ｂには、第１の低抵
抗領域４０６ａおよび第１の低抵抗領域４０６ｂよりも多くの不純物元素が添加されてい
てもよい。
続いて、酸化物半導体膜５０９、側壁絶縁膜４１３ａ、側壁絶縁膜４１３ｂおよびゲート
電極層４０１上に層間絶縁膜４１１および層間絶縁膜４１４を形成する。層間絶縁膜４１
１および層間絶縁膜４１４は、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム
膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、または酸化ガリウム膜、窒化シリコン
膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁
膜の単層または積層を用いることができる。層間絶縁膜４１１および層間絶縁膜４１４は
異なる膜であってもよいし、同一の膜であってもよい。ここでは、層間絶縁膜４１１を酸
化物半導体膜５０９に対して酸素を供給するため、化学量論的組成よりも酸素が過剰に添
加された酸化シリコン膜とし、層間絶縁膜４１４を、酸化物半導体膜に対する外部からの
水素、水等の不純物の混入を防止するブロッキング性を有する窒化シリコン膜とする。
続いて、層間絶縁膜４１１および層間絶縁膜４１４に第２の低抵抗領域４０８ａおよび第
２の低抵抗領域４０８ｂにそれぞれ達する開口部を形成し、該開口部に導電材料を用いて
ソース電極層４０５ａおよびドレイン電極層４０５ｂを形成する（図５（Ｃ）参照）。
ソース電極層４０５ａおよびドレイン電極層４０５ｂは第２の低抵抗領域４０８ａおよび
第２の低抵抗領域４０８ｂにおいて、酸化物半導体膜５０９と接しているため、酸化物半
導体膜５０９とソース電極層４０５ａおよびドレイン電極層４０５ｂとのコンタクト抵抗
を低減することができる。
また、ここで、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂはＬＤＤ領域
として機能するため、オフ電流の低減、またはトランジスタの耐圧向上（信頼性の向上）
を図ることができる。
以上の工程でトランジスタ５２０を作製することができる。
本実施の形態に示すトランジスタは、酸化物半導体膜、ゲート絶縁膜およびゲート電極層
上の窒化シリコン膜を形成することで、酸化物半導体膜の窒化シリコン膜と接する領域に
窒素を拡散して、低抵抗領域を形成する。該低抵抗領域において、酸化物半導体膜はソー
ス電極層およびドレイン電極層と電気的に接続するため、ソース電極層およびドレイン電
極層と酸化物半導体膜とのコンタクト抵抗を低減することができる。
また、該窒化シリコン膜は、水素濃度が低減されており、水素分子脱離量の少ない膜であ
る。そのため、窒化シリコン膜から酸化物半導体膜に対して酸化物半導体膜の劣化要因と
なる水素、水分といった不純物が混入することを防ぐことができる。また、該窒化シリコ
ン膜は外部からの水素、水分の混入を防止することができるブロッキング性を有する膜で
ある。したがって、外部から水素、水分等の不純物が混入することを防止することができ
る。そのため、電気的特性の安定した、信頼性の高い半導体装置とすることができる。
さらに、本実施の形態に示す半導体装置はゲート電極層および側壁絶縁膜をマスクとして
不純物元素を添加することで自己整合的にＬＤＤ領域を形成することができる。ＬＤＤ領
域を設けることによって、トランジスタのオフ電流の低減、またはトランジスタの耐圧向
上（信頼性の向上）を図ることができる。
また、本実施の形態に示すトランジスタは上記の構成に限らない。例えば、図６（Ａ）に
示すトランジスタ５３０のように、酸化物半導体膜５０９とソース電極層４０５ａおよび
ドレイン電極層４０５ｂとが層間絶縁膜４１１に設けられた開口部を介さずに接する構成
としてもよい。また、ゲート電極層４０１上に絶縁膜４１２を形成してもよい。
トランジスタ５３０の作製方法としては、まず、酸化物半導体膜を形成し、酸化物半導体
膜５０９上にゲート絶縁膜４０２およびゲート電極層４０１を形成した後に窒化シリコン
膜の成膜によって酸化物半導体膜５０９に窒素を添加して抵抗を低減し、該窒化シリコン
膜を異方性エッチングすることで、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂを形成
する。その後、ソース電極層４０５ａおよびドレイン電極層４０５ｂを形成し、ゲート電
極層４０１、側壁絶縁膜４１３ａ、側壁絶縁膜４１３ｂ、ソース電極層４０５ａおよびド
レイン電極層４０５ｂをマスクとして酸化物半導体膜５０９に不純物元素を添加する。
そのため、トランジスタ５３０の酸化物半導体膜５０９は、ゲート電極層４０１と重畳す
るチャネル形成領域４０３と、チャネル形成領域４０３を挟み、側壁絶縁膜４１３ａおよ
び側壁絶縁膜４１３ｂと重畳する第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０
６ｂと、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂをはさみ、不純物元
素の添加処理によって、第１の低抵抗領域４０６ａおよび第１の低抵抗領域４０６ｂより
も抵抗が低減されている第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０８ｂと、
第２の低抵抗領域４０８ａおよび第２の低抵抗領域４０８ｂを挟んで、ソース電極層４０
５ａおよびドレイン電極層４０５ｂと接する第３の低抵抗領域４１０ａおよび第３の低抵
抗領域４１０ｂと、を有する。
トランジスタ５３０は、ソース電極層４０５ａおよびドレイン電極層４０５ｂと電気的に
接続する酸化物半導体膜５０９の端部が、低抵抗化されていないため寄生チャネルの発生
が低減される。なお、トランジスタ５３０のオン特性を重視する場合は、ソース電極層４
０５ａおよびドレイン電極層４０５ｂの形成の前に不純物元素を添加することで、ソース
電極層４０５ａおよびドレイン電極層４０５ｂと重畳する、第３の低抵抗領域４１０ａお
よび第３の低抵抗領域４１０ｂにも不純物元素を添加してもよい。
また、本実施の形態の他の一態様の半導体装置は、図６（Ｂ）に示すトランジスタ５４０
のように、ゲート電極層４０１上の絶縁膜４１２を有し、ソース電極層４０５ａおよびド
レイン電極層４０５ｂが側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂの側面と接し、酸
化物半導体膜４０９を覆うように形成された構成としてもよい。
トランジスタ５４０の作製方法としては、トランジスタ５２０と同様の方法を用いて側壁
絶縁膜４１３ａおよび側壁絶縁膜４１３ｂを形成した後、酸化物半導体膜５０９、ゲート
電極層４０１、側壁絶縁膜４１３ａおよび側壁絶縁膜４１３ｂ上に、ソース電極層４０５
ａおよびドレイン電極層４０５ｂとなる導電膜、層間絶縁膜４１１となる絶縁膜を形成す
る。該導電膜および絶縁膜のゲート電極層４０１と重畳する領域を除去することによって
、該導電膜を分断し、自己整合的にソース電極層４０５ａおよびドレイン電極層４０５ｂ
を形成することができる。
導電膜および絶縁膜の除去には化学的機械的研磨処理、異方性エッチング等を用いること
ができる。
ゲート電極層４０１上に設けた絶縁膜４１２によって、ゲート電極層４０１と、ソース電
極層４０５ａおよびドレイン電極層４０５ｂとの絶縁性を確保することができる。
本実施の形態は他の実施の形態と適宜組み合わせて利用することができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示すトランジスタを使用した半導
体装置の一例について図７および図８を用いて説明する。
図７は、本実施の形態に示す半導体装置の断面図の一部を示す。なお、図７に示す断面図
は一例であり、本実施の形態に示す半導体装置の構造はこれに限らない。
図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、
上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ
１６２は、実施の形態１および実施の形態２に示したトランジスタと同様の構成とするこ
とができる。ここでは、トランジスタ１６２として実施の形態１に示すトランジスタを用
いる。
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料と
することが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリ
コンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以
外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用い
たトランジスタは、その特性により長時間の電荷保持を可能とし、消費電力を低減するこ
とができる。
図７におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上の半導体層１１６と、半導体
層１１６上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極層１１０と、ゲ
ート絶縁膜１０８上の、ゲート電極層１１０の側面と接する側壁絶縁膜１２０ａおよび側
壁絶縁膜１２０ｂと、半導体層１１６、ゲート絶縁膜１０８、ゲート電極層１１０、側壁
絶縁膜１２０ａおよび側壁絶縁膜１２０ｂを覆う絶縁膜１２５、絶縁膜１３１、および絶
縁膜１３３の積層と、絶縁膜１２５、絶縁膜１３１、および絶縁膜１３３に設けられた開
口部を介して半導体層１１６に接するソース電極層１２４ａおよびドレイン電極層１２４
ｂと、を有する。
なお、高集積化を実現するためには、トランジスタ１６０が側壁絶縁膜１２０ａおよび側
壁絶縁膜１２０ｂを有しない構成とすることが望ましい。一方で、トランジスタ１６０の
特性を重視する場合には、図７に示すように、側壁絶縁膜１２０ａおよび側壁絶縁膜１２
０ｂを設けるとよい。
トランジスタ１６０上には、絶縁膜１３５が設けられている。絶縁膜１３５上には絶縁膜
１３７が設けられており、絶縁膜１３７に導電層１４１ａおよび導電層１４１ｂが設けら
れている。導電層１４１ａは、絶縁膜１３５に設けられた開口部においてトランジスタ１
６０のドレイン電極層１２４ｂと電気的に接続している。
絶縁膜１３７上には絶縁膜１５１、絶縁膜１５３、絶縁膜１５５が設けられている。絶縁
膜１５１および絶縁膜１５３はトランジスタ１６２に対して、トランジスタ１６０起因の
不純物が添加されないよう、ブロッキング性を有する膜を用いることが好ましい。例えば
絶縁膜１５１に酸化シリコンを含む膜を用い、絶縁膜１５３に窒化シリコンを含む膜を用
いる構成としてもよい。絶縁膜１５５は、後に形成される酸化物半導体膜１４４の平坦性
を向上させ、酸化物半導体膜に酸素を供給する膜である。したがって、絶縁膜１５５とし
て、化学量論的組成を超えた酸素が含まれる酸化シリコン膜等を用い、ＣＭＰ処理等によ
って平坦性を向上させた膜とするとよい。
絶縁膜１５５上には、トランジスタ１６２が形成されている。トランジスタ１６２は、実
施の形態１に示す酸化物半導体を用いたトランジスタである。トランジスタ１６２が有す
る酸化物半導体膜１４４は、ゲート電極層１４８をマスクとした不純物元素の添加処理と
酸化物半導体膜１４４上に設けられた窒化シリコン膜１４３の成膜によって低抵抗化され
ている。よって、酸化物半導体膜１４４は低抵抗領域１４４ａ、低抵抗領域１４４ｂ、低
抵抗領域１４４ｃ、低抵抗領域１４４ｄおよびチャネル形成領域１４４ｅを含む。なお、
不純物元素の添加処理は、ゲート電極層１４８の形成後、窒化シリコン膜１４３の成膜前
に行われている。
低抵抗領域１４４ａ乃至低抵抗領域１４４ｄには、ゲート電極層１４８をマスクとした不
純物元素の添加が行われている。したがって、低抵抗領域１４４ａ乃至低抵抗領域１４４
ｄは、チャネル形成領域１４４ｅよりも不純物元素の濃度が高い。不純物元素の濃度を高
くすることによって酸化物半導体膜１４４中のキャリア密度が増加するため、配線層と酸
化物半導体膜の間で良好なオーミックコンタクトをとることができ、トランジスタのオン
電流や電界効果移動度が向上する。
加えて、低抵抗領域１４４ｃおよび低抵抗領域１４４ｄは、酸化物半導体膜１４４上に形
成された窒化シリコン膜１４３の成膜によって窒素が添加されて、抵抗が低減されている
。したがって、低抵抗領域１４４ａおよび低抵抗領域１４４ｂよりも抵抗が低い。
トランジスタ１６２は、酸化物半導体膜に窒化シリコン膜を接して成膜することによって
、酸化物半導体膜に窒素を添加し、酸化物半導体膜１４４に低抵抗領域１４４ｃおよび低
抵抗領域１４４ｄを形成することができる。したがって、オン特性に優れ、電気的特性の
良好なトランジスタとすることができ、半導体装置の高速応答、高速動作を可能とする。
また、該窒化シリコン膜は、水素濃度が低減されており、外部からの水素、水分の混入を
防止することができるブロッキング性を有する膜である。したがって、酸化物半導体膜の
劣化要因となる、水、水素等の不純物が混入することを防止し、電気的特性の安定した、
信頼性の高い半導体装置とすることができる。
トランジスタ１６２は、上述の酸化物半導体膜１４４と、酸化物半導体膜１４４上のゲー
ト絶縁膜１４６と、ゲート絶縁膜１４６上のゲート電極層１４８と、酸化物半導体膜１４
４の低抵抗領域１４４ａおよび低抵抗領域１４４ｂとそれぞれ接するソース電極層１４２
ａおよびドレイン電極層１４２ｂと、酸化物半導体膜１４４、ソース電極層１４２ａ、ド
レイン電極層１４２ｂ、ゲート絶縁膜１４６およびゲート電極層１４８を覆う窒化シリコ
ン膜１４３と、を有する。なお、ソース電極層１４２ａは、絶縁膜１５１、絶縁膜１５３
および絶縁膜１５５に設けられた開口部において導電層１４１ａと電気的に接続している
。
トランジスタ１６２上には、絶縁膜１４７および絶縁膜１４９の積層が設けられている。
絶縁膜１４７および絶縁膜１４９には、酸化シリコン膜、酸化窒化シリコン膜、酸化アル
ミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、または酸化ガリウム膜、窒化
シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜等の無
機絶縁膜を用いればよい。絶縁膜１４７および絶縁膜１４９は同一の膜であってもよいし
、異なる膜であってもよい。
絶縁膜１４７および絶縁膜１４９上には、絶縁膜１４７および絶縁膜１４９に設けられた
開口部においてソース電極層１４２ａと電気的に接続する配線層１４５が設けられている
。配線層１４５上には絶縁膜１５７が設けられ、絶縁膜１５７上に、絶縁膜１５７に設け
られた開口部において配線層１４５と電気的に接続する配線層１５９が設けられている。
本明細書に示すトランジスタを使用した半導体装置の例として、論理回路であるＮＯＲ型
回路、およびＮＡＮＤ型回路を図８（Ａ）および図８（Ｂ）に示す。図８（Ａ）はＮＯＲ
型回路であり、図８（Ｂ）はＮＡＮＤ型回路である。
図８（Ａ）および図８（Ｂ）に示すＮＯＲ型回路およびＮＡＮＤ型回路では、トランジス
タ２０１、２０２、２１１、２１４は、ｐチャネル型トランジスタであり、図７に示すト
ランジスタ１６０と同様な構造を有するトランジスタである。トランジスタ２０３、２０
４、２１２、２１３は、ｎチャネル型トランジスタであり、図７に示すトランジスタ１６
２または実施の形態１および実施の形態２に示すトランジスタと同様な構造を有するトラ
ンジスタである。
本実施の形態に示す半導体装置では、トランジスタ１６２としてチャネル形成領域に酸化
物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十
分に低減することができる。また、実施の形態１および実施の形態２に示すトランジスタ
を用いることで、酸化物半導体膜とソース電極層およびドレイン電極層とのコンタクト抵
抗が低減され、オン特性に優れているため、半導体装置の高速応答、高速動作が可能とな
る。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化および高集積
化を実現し、かつ安定で高い電気的特性を付与された半導体装置、および該半導体装置の
作製方法を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の
一例を、図面を用いて説明する。
図９（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図９（Ａ）に示すトランジスタ２６０は、図７に示すトランジスタ１６０と同様の構造を
適用することができ、高速動作が容易である。また、トランジスタ２６２には図７に示す
トランジスタ１６２、実施の形態１または実施の形態２に示すトランジスタと同様の構造
を適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トラ
ンジスタを用いることもできる。
図９（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ２６２のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気
的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６
２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的
に接続されている。
図９（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子１６４に与
えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベルに相
当する電荷、Ｈｉｇｈレベルに相当する電荷という）のいずれかが与えられるものとする
。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トラ
ンジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与え
られた電荷が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベ
ルに相当する電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ
２６０のゲート電極層にＬｏｗレベルに相当する電荷が与えられている場合の見かけのし
きい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トラン
ジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。し
たがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより
、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込み
において、Ｈｉｇｈレベルに相当する電荷が与えられていた場合には、第５の配線の電位
がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレ
ベルに相当する電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ
）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線
の電位から、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
図９（Ｂ）に図９（Ａ）とは異なる記憶装置の構造の一形態の例を示す。図９（Ｂ）は、
半導体装置の回路構成の一例を示し、図９（Ｃ）は半導体装置の一例を示す概念図である
。まず、図９（Ｂ）に示す半導体装置について説明を行い、続けて図９（Ｃ）に示す半導
体装置について、以下説明を行う。
図９（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極
層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲ
ート電極層とは電気的に接続され、トランジスタ２６２のソース電極層またはドレイン電
極層と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（または、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保
持することが可能である。
次に、図９（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トラン
ジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２
６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（または容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（または容量素子２５４に蓄積された
電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ・ＶＢ０＋Ｃ・Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ・ＶＢ０＋Ｃ・Ｖ１）
／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ・ＶＢ０
＋Ｃ・Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図９（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
次に、図９（Ｃ）に示す半導体装置について、説明を行う。
図９（Ｃ）に示す半導体装置は、上部に記憶回路として図９（Ｂ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、下
部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５
１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メ
モリセルアレイ２５１と電気的に接続されている。
図９（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることができ
るため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。
なお、図９（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する
構成としてもよい。
図１０に、図９（Ｃ）に示す半導体装置の断面図の一例を示す。図１０に示す断面図は、
周辺回路２５３に含まれるトランジスタ２６０と、メモリセルアレイ２５１ａおよびメモ
リセルアレイ２５１ｂに含まれるトランジスタ２６２および容量素子２５４を示している
。
なお、トランジスタ２６０およびトランジスタ２６２は、図７に示すトランジスタ１６０
およびトランジスタ１６２と同様の構成のトランジスタをそれぞれ適用することができる
ため、詳細な説明は省略する。
メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂが有する容量素子２５４はト
ランジスタ２６２のソース電極層１４２ａ、窒化シリコン膜１４３、絶縁膜１４７、絶縁
膜１４９および導電層２４２を有する。つまり、トランジスタ２６２のソース電極層１４
２ａは容量素子２５４の一方の電極として機能し、窒化シリコン膜１４３、絶縁膜１４７
、および絶縁膜１４９は容量素子２５４の誘電体として機能し、導電層２４２は容量素子
２５４の他方の電極として機能する。
周辺回路２５３とメモリセルアレイ２５１ａとの間には、周辺回路２５３およびメモリセ
ルアレイ２５１ａを電気的に接続するための配線層が設けられている。配線層２５８は、
周辺回路２５３が有するトランジスタ２６０のドレイン電極層と導電層２５６とを電気的
に接続し、導電層２５６と同一工程で形成された導電層２５７は、配線層２５９を介して
、メモリセルアレイ２５１ａが有するトランジスタ２６２のソース電極層と電気的に接続
している。
メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂの間にも同様に、メモリセル
アレイ２５１ａおよびメモリセルアレイ２５１ｂを電気的に接続するための配線層が設け
られている。詳細な説明は省略するが、配線層２７１、配線層２７２、導電層２７３、導
電層２７４、導電層２７５、導電層２７６および導電層２７７を介してメモリセルアレイ
２５１ａおよびメモリセルアレイ２５１ｂは電気的に接続している。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体装
置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ２６２として実施の形態１および実施の形態２に示すトランジスタを
用いることができる。トランジスタ２６２は、酸化物半導体膜上に窒化シリコン膜を接し
て成膜することによって、酸化物半導体膜に窒素を添加し、酸化物半導体膜１４４に低抵
抗領域を形成することができる。したがって、オン特性に優れ、電気的特性の良好なトラ
ンジスタとすることができ、半導体装置の高速応答、高速動作を可能とする。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図１１乃至図１４を用いて説明する。
携帯電話、スマートフォン、電子書籍などの電子機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のＳＲＡＭは、図１１（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１
つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１０
０〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中でも高
い。
それに対して、ＤＲＡＭはメモリセルが図１１（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ、１容量の構成になっており、面積が小さい
。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレ
ッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、かつ
消費電力を低減することができる。また、先の実施の形態に示した半導体装置を用いるこ
とによって、外部からの水素、水等の混入による影響を受けにくい、信頼性の高い半導体
装置とすることができる。
図１２に電子機器のブロック図を示す。図１２に示す電子機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ
）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低
減された信頼性の高い電子機器を提供することができる。
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２
およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行
うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号によ
り表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送ら
れ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デ
ータＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメ
モリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像デー
タの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ
９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割し
て使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９
５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保
持が可能で、かつ消費電力を十分に低減することができる。また、外部からの水、水分等
の混入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図１４に電子書籍のブロック図を示す。図１４はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
かつ消費電力を十分に低減することができる。また、外部からの水、水分等の混入の影響
を受けにくい信頼性の高い半導体装置とすることができる。
図１５に電子機器の具体例を示す。図１５（Ａ）および図１５（Ｂ）は、２つ折り可能な
タブレット型端末である。図１５（Ａ）は、開いた状態であり、タブレット型端末は、筐
体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３
４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、
操作スイッチ９０３８を有する。
実施の形態１または実施の形態２に示す半導体装置は、表示部９６３１ａ、表示部９６３
１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる
。また、先の実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
また、図１５（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図１５（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１５（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１５（Ａ）および図１５（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的
に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池
を用いると、小型化を図れる等の利点がある。
また、図１５（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１５（
Ｃ）にブロック図を示し説明する。図１５（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３
、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１５（Ｂ）に示す充放電制御
回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太
陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９
６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部
９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー
９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力
を低減した電子機器が実現される。また、外部からの水、水分等の混入の影響を受けにく
い信頼性の高い半導体装置とすることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、本発明の一態様の半導体装置に適用できる窒化シリコン膜の評価結果につ
いて説明する。詳細には、ＴＤＳ、ＳＩＭＳ、ＲＢＳによる結果を示す。
本実施例において評価した試料の作製方法について説明する。
試料Ａ１として、シリコンウェハ上に厚さ３００ｎｍの窒化シリコン膜を成膜した。窒化
シリコン膜の成膜はシリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内
の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗの電力を供給
した。なお、該プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラ
ズマＣＶＤ装置であり、電力密度は３．２×１０−１Ｗ／ｃｍ２となる。また、基板温度
は３５０℃とした。供給ガスをシランと窒素の混合ガス（ＳｉＨ４流量２００ｓｃｃｍ：
Ｎ２流量５０００ｓｃｃｍ）とした。
試料Ａ２として、シリコンウェハ上に厚さ３００ｎｍの窒化シリコン膜を成膜した。窒化
シリコン膜の成膜はシリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内
の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗ（電力密度と
しては３．２×１０−１Ｗ／ｃｍ２）の電力を供給した。また、基板温度は３５０℃とし
た。供給ガスはシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃｍ：Ｎ
２流量２０００ｓｃｃｍ：ＮＨ３流量１００ｓｃｃｍ）とした。
また、比較例試料として、シリコンウェハ上に厚さ３００ｎｍの窒化シリコン膜を成膜し
た。窒化シリコン膜の成膜はシリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、
処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗの電
力（電力密度としては３．２×１０−１Ｗ／ｃｍ２）を供給した。また、基板温度は３５
０℃とした。供給ガスはシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃ
ｃｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）とした。
試料Ａ１および試料Ａ２は、本発明の一態様の半導体装置に用いる窒化シリコン膜として
適する、供給ガス中の窒素に対するアンモニアの流量比が０．１倍以下を満たす条件で成
膜された窒化シリコン膜である。一方比較例試料は、本発明の一態様の半導体装置に用い
る窒化シリコン膜としては適さない条件で成膜された窒化シリコン膜である。
試料Ａ１、試料Ａ２および比較例試料に対して、ＴＤＳ測定を行った。図１６に各試料の
基板温度に対する水素分子脱離量を示す。図１６において、横軸は基板温度を示し、縦軸
は水素分子脱離量に相当するＴＤＳ強度を示している。
ＴＤＳの結果を示す曲線におけるピークは、分析した試料（本実施例では試料Ａ１、試料
Ａ２、比較例試料）に含まれる原子または分子が外部に脱離されることで現れるピークで
ある。なお、外部に脱離される原子または分子の総量は、各曲線の積分値に比例する。そ
れゆえ、当該ピーク強度の高低によって窒化シリコン膜に含まれる原子または分子の総量
を比較できる。なお、本実施例では、５０℃から５７０℃の範囲における水素分子の脱離
量を定量値として取得した。
図１６より、比較例試料は加熱処理によって基板温度３５０℃付近から水素分子が脱離し
はじめ、５００℃付近にその水素分子脱離量のピークを有していることが確認された。一
方で、試料Ａ１および試料Ａ２には、５００℃以下では水素分子脱離量のピークが見られ
なかった。
試料Ａ１、試料Ａ２、比較例試料におけるそれぞれの水素分子脱離量の定量値は、試料Ａ
１が７．３５×１０１９個／ｃｍ３であり、試料Ａ２が９．００×１０１９個／ｃｍ３で
あり、比較例試料が７．７５×１０２０個／ｃｍ３であった。
続いて、試料Ａ１、試料Ａ２、比較例試料におけるＳＩＭＳを行い窒化シリコン膜中の水
素濃度を測定した。図１７（Ａ）にＳＩＭＳ結果を示す。
試料Ａ１に含まれる水素濃度は、１．２５×１０２２ａｔｏｍｓ／ｃｍ３であり、試料Ａ
２に含まれる水素濃度は、１．６７×１０２２ａｔｏｍｓ／ｃｍ３であり、比較例試料に
含まれる水素濃度は２．４８×１０２２ａｔｏｍｓ／ｃｍ３であった。したがって、試料
Ａ１および試料Ａ２には比較例試料に対して膜中に含まれる水素濃度が低減されているこ
とが確認できた。
続いて、試料Ａ１、試料Ａ２、比較例試料の組成をＲＢＳによって測定した。図１７（Ｂ
）にＲＢＳ分析の定量値を示す。
図１７（Ｂ）の縦軸は、各試料が含有するシリコン（Ｓｉ）、窒素（Ｎ）、水素（Ｈ）の
割合（ａｔｏｍｉｃ％）の値である。試料Ａ１には、シリコンが３９．５ａｔｏｍｉｃ％
、窒素が５０．６ａｔｏｍｉｃ％、水素が９．９ａｔｏｍｉｃ％含有されていることが確
認された。試料Ａ２には、シリコンが３６．２ａｔｏｍｉｃ％、窒素が５０．３ａｔｏｍ
ｉｃ％、水素が１３．５ａｔｏｍｉｃ％含有されていることが確認された。比較例試料に
はシリコンが３１．６ａｔｏｍｉｃ％、窒素が４７．６ａｔｏｍｉｃ％、水素が２０．８
ａｔｏｍｉｃ％含有されていることが確認された。したがって、試料Ａ１および試料Ａ２
は比較例試料に比べて、水素の割合が低減されていることが確認された。
本実施例において作製された膜は、水素分子の脱離量が少なく、かつ膜中の水素濃度も低
減されている。よって当該膜は、本発明の一態様の半導体装置に適用される膜として好適
である。
本実施例では、本発明の一態様の半導体装置に用いる窒化シリコン膜の水素のブロッキン
グ性について評価を行った。評価方法としては、ＴＤＳを行った。
まず、シリコンウェハ上に、窒化シリコン膜Ｂ１を膜厚２７５ｎｍで成膜した。窒化シリ
コン膜Ｂ１としては、実施例１に示した比較例試料と同一の条件を用いて成膜した。
図１８（Ａ）に、窒化シリコン膜Ｂ１のＴＤＳ結果を示す。図１８（Ａ）の横軸は基板温
度を示し、縦軸は基板温度に対する水素分子の脱離量を示している。窒化シリコン膜Ｂ１
は、ＴＤＳによる加熱によって、３５０℃付近から水素分子が脱離しはじめ、５００℃付
近において、水素分子脱離量のピークが検出された。また、図１８（Ａ）に示すＴＤＳに
おける水素分子脱離量の定量値は７．７５×１０２０個／ｃｍ３である。
続いて、窒化シリコン膜Ｂ１の上に、実施例１で示したように、本発明の一態様の半導体
装置に適用することができる窒化シリコン膜Ｂ２を膜厚５０ｎｍで積層し、試料Ｃを作製
した。窒化シリコン膜Ｂ２は、実施例１に示した試料Ａ１に用いた窒化シリコン膜と同一
の条件を用いて形成した。
図１８（Ｂ）に、試料Ｃの基板温度に対する水素分子脱離量を示す。
図１８（Ｂ）に示すように、試料Ｃでは、５５０℃以下において、水素分子脱離量のピー
クが見られなかった。また、試料Ｃにおける水素分子脱離量の定量値は、１．１０×１０
２０個／ｃｍ３である。従って、窒化シリコン膜Ｂ１膜上に、本発明の一態様の半導体装
置に用いる窒化シリコン膜Ｂ２を積層して設けることによって、窒化シリコン膜Ｂ１単膜
の場合に見られた水素分子の脱離を抑制できることが確認された。
したがって、本発明の一態様の半導体装置に適用することができる窒化シリコン膜は、水
素に対するブロッキング性を有することが確認された。
１００ 基板
１０２ 下地絶縁膜
１０８ ゲート絶縁膜
１１０ ゲート電極層
１１６ 半導体層
１２０ａ 側壁絶縁膜
１２０ｂ 側壁絶縁膜
１２４ａ ソース電極層
１２４ｂ ドレイン電極層
１２５ 絶縁膜
１３１ 絶縁膜
１３３ 絶縁膜
１３５ 絶縁膜
１３７ 絶縁膜
１４１ａ 導電層
１４１ｂ 導電層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４３ 窒化シリコン膜
１４４ 酸化物半導体膜
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ 低抵抗領域
１４４ｄ 低抵抗領域
１４４ｅ チャネル形成領域
１４５ 配線層
１４６ ゲート絶縁膜
１４７ 絶縁膜
１４８ ゲート電極層
１４９ 絶縁膜
１５１ 絶縁膜
１５３ 絶縁膜
１５５ 絶縁膜
１５７ 絶縁膜
１５９ 配線層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２４２ 導電層
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 導電層
２５７ 導電層
２５８ 配線層
２５９ 配線層
２６０ トランジスタ
２６２ トランジスタ
２７１ 配線層
２７２ 配線層
２７３ 導電層
２７４ 導電層
２７５ 導電層
２７６ 導電層
２７７ 導電層
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ チャネル形成領域
４０３ａ 領域
４０３ｂ 領域
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ａ 低抵抗領域
４０６ｂ 低抵抗領域
４０７ 窒化シリコン膜
４０８ａ 低抵抗領域
４０８ｂ 低抵抗領域
４０９ 酸化物半導体膜
４１０ａ 低抵抗領域
４１０ｂ 低抵抗領域
４１１ 層間絶縁膜
４１２ 絶縁膜
４１３ａ 側壁絶縁膜
４１３ｂ 側壁絶縁膜
４１４ 層間絶縁膜
４２０ トランジスタ
４２１ 不純物元素
４３０ トランジスタ
４３６ 下地絶縁膜
４３８ 下地絶縁膜
５０９ 酸化物半導体膜
５２０ トランジスタ
５３０ トランジスタ
５４０ トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (5)

  1. チャネル形成領域と、前記チャネル形成領域を挟む一対の第１の低抵抗領域と、前記チャネル形成領域及び前記一対の第１の低抵抗領域を挟む一対の第２の低抵抗領域と、を含む酸化物半導体層と、
    前記チャネル形成領域上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記一対の第１の低抵抗領域に接する側壁絶縁膜と、
    前記一対の第２の低抵抗領域に接する、層間絶縁膜と、を有し、
    前記側壁絶縁膜は、シリコン及び窒素を含み、
    前記側壁絶縁膜は、昇温脱離ガス分光法において、５００℃以下では水素分子の脱離量のピークを現さず、
    前記一対の第１の低抵抗領域は、窒素を含み、
    前記一対の第２の低抵抗領域は、窒素及び不純物元素を含み、
    前記不純物元素は、リンまたはホウ素のいずれか一以上である半導体装置。
  2. チャネル形成領域と、前記チャネル形成領域を挟む一対の第１の低抵抗領域と、前記チャネル形成領域及び前記一対の第１の低抵抗領域を挟む一対の第２の低抵抗領域と、を含む酸化物半導体層と、
    前記チャネル形成領域上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記一対の第１の低抵抗領域に接する側壁絶縁膜と、
    前記一対の第２の低抵抗領域に接する、層間絶縁膜と、を有し、
    前記側壁絶縁膜は、シリコン及び窒素を含み、
    前記側壁絶縁膜は、昇温脱離ガス分光法において、５５０℃以下では水素分子の脱離量が１．５×１０ ２０ 個／ｃｍ ３ 以下であり、
    前記一対の第１の低抵抗領域は、窒素を含み、
    前記一対の第２の低抵抗領域は、窒素及び不純物元素を含み、
    前記不純物元素は、リンまたはホウ素のいずれか一以上である半導体装置。
  3. チャネル形成領域と、前記チャネル形成領域を挟む一対の第１の低抵抗領域と、前記チャネル形成領域及び前記一対の第１の低抵抗領域を挟む一対の第２の低抵抗領域と、を含む酸化物半導体層と、
    前記チャネル形成領域上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記一対の第１の低抵抗領域に接する側壁絶縁膜と、
    前記一対の第２の低抵抗領域に接する、層間絶縁膜と、を有し、
    前記側壁絶縁膜は、シリコン及び窒素を含み、
    前記側壁絶縁膜は、昇温脱離ガス分光法において、水素分子の脱離量が１．０×１０ ２０ 個／ｃｍ ３ 以上となる温度が５００℃以上であり、
    前記一対の第１の低抵抗領域は、窒素を含み、
    前記一対の第２の低抵抗領域は、窒素及び不純物元素を含み、
    前記不純物元素は、リンまたはホウ素のいずれか一以上である半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記層間絶縁膜は、シリコン及び酸素を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記一対の第２の低抵抗領域の抵抗は、前記一対の第１の低抵抗領域の抵抗よりも低い半導体装置。
JP2018188198A 2012-06-29 2018-10-03 半導体装置 Active JP6648233B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020004239A JP6966578B2 (ja) 2012-06-29 2020-01-15 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012147633 2012-06-29
JP2012147633 2012-06-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017090183A Division JP6416316B2 (ja) 2012-06-29 2017-04-28 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020004239A Division JP6966578B2 (ja) 2012-06-29 2020-01-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2019024112A JP2019024112A (ja) 2019-02-14
JP6648233B2 true JP6648233B2 (ja) 2020-02-14

Family

ID=49777168

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2013134515A Active JP6140551B2 (ja) 2012-06-29 2013-06-27 半導体装置
JP2017090183A Active JP6416316B2 (ja) 2012-06-29 2017-04-28 半導体装置の作製方法
JP2018188198A Active JP6648233B2 (ja) 2012-06-29 2018-10-03 半導体装置
JP2020004239A Active JP6966578B2 (ja) 2012-06-29 2020-01-15 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2013134515A Active JP6140551B2 (ja) 2012-06-29 2013-06-27 半導体装置
JP2017090183A Active JP6416316B2 (ja) 2012-06-29 2017-04-28 半導体装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020004239A Active JP6966578B2 (ja) 2012-06-29 2020-01-15 半導体装置

Country Status (4)

Country Link
US (3) US9472682B2 (ja)
JP (4) JP6140551B2 (ja)
KR (2) KR102099445B1 (ja)
TW (1) TWI596778B (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6224931B2 (ja) 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2016027597A (ja) 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
CN105849796B (zh) 2013-12-27 2020-02-07 株式会社半导体能源研究所 发光装置
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102060377B1 (ko) * 2014-01-27 2020-02-11 한국전자통신연구원 디스플레이 소자, 그 제조 방법, 및 이미지 센서 소자의 제조방법
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US10290908B2 (en) 2014-02-14 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6585354B2 (ja) 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
WO2015132694A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
JP6545976B2 (ja) * 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI657488B (zh) 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
TWI613706B (zh) * 2015-07-03 2018-02-01 友達光電股份有限公司 氧化物半導體薄膜電晶體及其製作方法
KR102548001B1 (ko) * 2015-07-08 2023-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
WO2017029576A1 (en) * 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9852926B2 (en) * 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10243010B2 (en) * 2015-11-30 2019-03-26 Sharp Kabushiki Kaisha Semiconductor substrate and display device
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
DE112017000905T5 (de) 2016-02-18 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür, Anzeigevorrichtung und elektronisches Gerät
WO2017159413A1 (ja) 2016-03-14 2017-09-21 シャープ株式会社 半導体装置および半導体装置の製造方法
CN108780757B (zh) * 2016-03-22 2022-08-23 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
KR102358829B1 (ko) 2016-05-19 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
KR102359245B1 (ko) * 2016-07-08 2022-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20210125988A1 (en) * 2017-03-13 2021-04-29 Semiconductors Energy Laboratory Co., Ltd. Semiconductor Device and Method for Manufacturing Semiconductor Device
DE112018002191T5 (de) 2017-04-28 2020-01-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
US20180323246A1 (en) * 2017-05-02 2018-11-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light-emitting diode display panel and manufacturing method thereof
CN108226735B (zh) * 2017-11-24 2020-11-06 京东方科技集团股份有限公司 一种有机薄膜晶体管电学特性的确定方法及介质
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR20210042197A (ko) 2019-10-08 2021-04-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
JP7066672B2 (ja) * 2019-12-19 2022-05-13 株式会社半導体エネルギー研究所 半導体装置
JP7424268B2 (ja) 2020-10-19 2024-01-30 住友電気工業株式会社 トランジスタ
CN113437144A (zh) * 2021-05-22 2021-09-24 兰州大学 一种基于二硫化铼的场效应管及其制造方法

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04367277A (ja) 1991-06-14 1992-12-18 Nec Corp 薄膜トランジスタおよびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002198526A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体装置の製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3909583B2 (ja) * 2001-08-27 2007-04-25 セイコーエプソン株式会社 電気光学装置の製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
SG115733A1 (en) * 2004-03-12 2005-10-28 Semiconductor Energy Lab Thin film transistor, semiconductor device, and method for manufacturing the same
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007305645A (ja) * 2006-05-09 2007-11-22 Nec Corp 磁気メモリ装置、及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2008300678A (ja) * 2007-05-31 2008-12-11 Oki Electric Ind Co Ltd 半導体素子の製造方法、及び半導体素子
JP5069531B2 (ja) * 2007-09-28 2012-11-07 富士フイルム株式会社 窒化シリコン膜の形成方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP2009212504A (ja) * 2008-02-08 2009-09-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置およびその製造方法
JP5345328B2 (ja) 2008-02-22 2013-11-20 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101634411B1 (ko) 2008-10-31 2016-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 표시 장치 및 전자 장치
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011043163A1 (en) 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120093864A (ko) 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101789309B1 (ko) 2009-10-21 2017-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
KR20120102653A (ko) 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
WO2011070892A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
JP2011164302A (ja) 2010-02-08 2011-08-25 Seiko Epson Corp 電気泳動表示装置、電子機器
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8519387B2 (en) 2010-07-26 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US20120032172A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103140920B (zh) * 2010-09-28 2016-05-04 凸版印刷株式会社 薄膜晶体管、其制造方法以及装备有该薄膜晶体管的图像显示装置
TWI593115B (zh) 2010-11-11 2017-07-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101832361B1 (ko) 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP6019329B2 (ja) 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TW201338173A (zh) 2012-02-28 2013-09-16 Sony Corp 電晶體、製造電晶體之方法、顯示裝置及電子機器
CN103367459B (zh) 2012-03-28 2019-08-27 株式会社日本有机雷特显示器 半导体装置和电子设备

Also Published As

Publication number Publication date
JP2017168854A (ja) 2017-09-21
JP2014030000A (ja) 2014-02-13
JP2020065080A (ja) 2020-04-23
TW201419549A (zh) 2014-05-16
KR20200038448A (ko) 2020-04-13
JP6140551B2 (ja) 2017-05-31
US20140001468A1 (en) 2014-01-02
JP6416316B2 (ja) 2018-10-31
KR20140002500A (ko) 2014-01-08
US20170033205A1 (en) 2017-02-02
JP2019024112A (ja) 2019-02-14
KR102240219B1 (ko) 2021-04-13
US11393918B2 (en) 2022-07-19
JP6966578B2 (ja) 2021-11-17
US10811521B2 (en) 2020-10-20
US20210184021A1 (en) 2021-06-17
KR102099445B1 (ko) 2020-04-09
US9472682B2 (en) 2016-10-18
TWI596778B (zh) 2017-08-21

Similar Documents

Publication Publication Date Title
JP6648233B2 (ja) 半導体装置
JP7449980B2 (ja) 半導体装置
JP6785890B2 (ja) 半導体装置
JP2019195072A (ja) 半導体装置
US9087908B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181030

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181030

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200115

R150 Certificate of patent or registration of utility model

Ref document number: 6648233

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250