JP6647294B2 - フェライトビーズを有するスイッチング回路 - Google Patents

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Description

本明細書は、フェライトビーズ(ferrite beads)を使用して、スイッチング回路、例えば、高速III‐N電力スイッチを安定させることに関する。
高速III‐N電力スイッチを使用することは、熱伝達、アセンブリの容易さ、及び高速な低インダクタンスの電気相互接続のための要件をバランスさせることを含む。TO‐220パッケージの変形例の何れかなどの、従来のリード電力パッケージ(leaded power package)が、III‐N電力スイッチと共に使用され得る。金属取付タブとフレキシブル銅リードの組み合わせは、様々な形状の効果的なヒートシンクに対するパッケージの取り付けを可能にする。従来のはんだ付け技術を用いたPCBへの接続は、製造の容易さを可能にする。
にもかかわらず、通常、パッケージリードは、望ましくないインダクタンスを導入する。このインダクタンスによってもたらされるスイッチング速度の低減は、許容可能な設計の妥協であり得るが、不安定性が未だ課題を提示し得る。電力スイッチが高利得装置であり得るので、線形モードで動作することが可能ならば、寄生共振による任意の振動が、正のフィードバックが振動を維持し得る又は増幅し得るノードに連結されないという配慮がなされるべきである。
図1は、ゲートドライバ102、高電圧ノード106に接続されたハイサイドIII‐Nトランジスタ104、及びグランドノード110に接続されたローサイドIII‐Nトランジスタ108を備えた、ハーフブリッジ回路の回路図である。ゲートドライバ102の2つの端子は、トランジスタ104と108のそれぞれのゲートに接続され、ゲートドライバの2つの端子は、トランジスタ104と108のそれぞれのソースに接続され、それによって、ゲートドライバは、それらのそれぞれのソースに対してトランジスタ104と108の各々のゲートに電圧信号を印加することができる。誘導負荷114は、負荷ノード112においてハーフブリッジ回路に接続されている。
動作において、ゲートドライバ102は、電流一定モード(CCM)においてトランジスタ104と108を動作させることができ、定格電圧で定格電流をスイッチングする。例えば、高電圧ノードは、400V若しくは600V又はそれより大きい電圧を提供することができ、III‐Nトランジスタは、結果としての高電流に耐える定格(rating)で構成され得る。負荷114のインダクタンスによって、負荷114を通って流れる電流は、即座に変化することができない。
ハーフブリッジの動作を示すために、ゲートドライバ102がハイサイドトランジスタ104をオンにし、且つ、ローサイドトランジスタ108をオフにする例示的なシナリオを考慮する。高電圧ノード106からハイサイドトランジスタ104を通って、且つ、負荷ノード112を通って負荷114まで電流が流れる。ゲートドライバ102がハイサイドトランジスタ104をオフにしたときに、負荷114のインダクタンスは、負荷ノード112における電圧を負(negative)に至らしめ、そのことは、ローサイドトランジスタ108がオフであったとしても、電流がローサイドトランジスタ108を通って流れることを可能にする。ハーフブリッジが従来のパッケージを使用して実装されるならば、パッケージリードによって導入された望ましくないインダクタンスは、回路を通って流れる過渡電流に関連する大きな共鳴及び振動をもたらし、それらは、安定で効率的なスイッチング機能を妨害し得る。
第1の態様では、回路が、少なくとも第1のリードを有する電子構成要素パッケージを備え、電子構成要素パッケージは、ドレイン、ゲート、及びソースを有するIII‐N装置を含み、ソースが第1のリードに接続されている。回路は、第1及び第2の端子を有するゲートドライバを更に備え、第1の端子は第1のリードに接続され、フェライトビーズが、III‐Nトランジスタのゲートとゲートドライバの第2の端子との間に接続されている。
第2の態様では、回路が、第1及び第2のハイサイド出力端子と第1及び第2のローサイド出力端子とを備えている。回路は、ゲートドライバの第1のハイサイド出力端子に接続されたハイサイドゲートを有するハイサイドIII‐N装置、高電圧ノードに接続されたハイサイドドレイン、及び負荷ノードに接続されたハイサイドソースを更に含む。回路は、ゲートドライバの第1のローサイド出力端子に接続されたローサイドゲートを有するローサイドIII‐N装置、負荷ノードに接続されたローサイドドレイン、及びグランドノードに接続されたローサイドソースも含む。フェライトビーズは、ハイサイドゲートとゲートドライバの第1のハイサイド出力端子との間に接続されている。
第3の態様では、電子構成要素が、少なくとも第1のリードを有する電子パッケージ、ゲートを有するIII‐Nスイッチング装置であって、電子パッケージ内に入れられた、III‐Nスイッチング装置、及び電子パッケージ内に入れられたフェライトビーズであって、ゲートと第1のリードとの間に接続された、フェライトビーズを備える。
第4の態様では、回路が、ハイサイド及びローサイド出力端子を有するゲートドライバ、第1の電子構成要素、及び第2の電子構成要素を備える。第1の電子構成要素は、第1の導電性構造ベースを含む第1の電子パッケージ、並びに第1の電子パッケージ内に入れられたハイサイドIII‐N装置を備え、ハイサイドIII‐N装置は、第1の電子パッケージ内に入れられたフェライトビーズによってゲートドライバのハイサイド出力端子に接続されたハイサイドゲート、負荷ノードに接続されたハイサイドソース、及び第1の電子パッケージの第1の導電性構造ベースによって高電圧ノードに接続されたハイサイドドレインを含む。第2の電子構成要素は、第2の導電性構造ベースを含む第2の電子パッケージ、並びに第2の電子パッケージ内に入れられたローサイドIII‐N装置を備え、ローサイドIII‐N装置は、ゲートドライバのローサイド出力端子に接続されたローサイドゲート、負荷ノードに接続されたローサイドドレイン、及び第2の電子パッケージの第2の導電性構造ベースによってグランドノードに接続されたローサイドソースを含む。
本明細書で説明される回路と構成要素は、各々、以下のもののうちの1以上を含み得る。回路は、ゲートドライバの第2の端子、フェライトビーズ、III‐N装置、第1のリード、及び第1の端子を用いて形成されたゲートループを含むことができ、第1のリードは、寄生インダクタンスを有し、フェライトビーズは、寄生インダクタンスによるゲートループ内の振動及び電磁干渉を低減させるように構成される。回路は、III‐N装置及び電子構成要素パッケージを用いて形成されたローサイドスイッチを含むことができ、第1のリードはグランドノードに接続される。回路は、III‐N装置のドレインと高電圧ノードとの間に接続されたハイサイドスイッチを更に含むことができ、ハイサイドスイッチは、ゲートドライバの第3の端子に接続されたハイサイドゲートを備える。ゲートドライバは、ゲートドライバの第1の端子に対して第2の端子にローサイド制御信号を印加し、ゲートドライバの第4の端子に対して第3の端子にハイサイド制御信号を印加するように構成され、第4の端子は、ハイサイドスイッチのハイサイドソースに接続され得る。
回路は、プロセッサを更に含むことができ、プロセッサは、ゲートドライバと、プロセッサによって実行されたときに、プロセッサが回路をハーフブリッジとして動作させるようにゲートドライバを制御することをもたらす、実行可能な指示命令を記憶しているメモリとに接続されている。回路内では、グランドノードに対する高電圧ノードにおける電圧が、約400V以上であり得る。ゲートドライバは、第1の端子に対して第2の端子に制御信号を印加するように構成され、制御信号は、30kHzと10MHzの間の周波数を有し得る。第2のフェライトビーズが、ハイサイドゲートとゲートドライバの第3の端子との間に接続されるように、回路が構成され得る。III‐N装置は、エンハンスメントモードトランジスタ、又はディプリーションモードのIII‐Nトランジスタ及びエンハンスメントモードのシリコントランジスタを含むハイブリッド装置であり得る。回路内では、フェライトビーズが、100MHzより上の周波数を有する電磁干渉を遮断するように構成され得る。電子構成要素パッケージが、ソースとグランドノードとに接続された、第2のリードを更に含み、第1のリードがゲートドライバの第1の端子と電気的に接続されるように、回路が構成され得る。
回路の動作の間に、グランドノードに対する高電圧ノードにおける電圧は、少なくとも400Vであり得る。ゲートドライバは、第2のハイサイド出力端子に対して第1のハイサイド出力端子に、且つ、第2のローサイド出力端子に対して第1のローサイド出力端子に、30kHzと10MHzの間の周波数を有する制御信号を印加するように構成され得る。
電子構成要素内のIII‐Nスイッチング装置は、エンハンスメントモードのIII‐Nトランジスタ、又はディプリーションモードのIII‐Nトランジスタ及びエンハンスメントモードトランジスタを含むハイブリッド装置であり、ゲートは、エンハンスメントモードトランジスタの第1のゲートであり得る。電子パッケージは、導電性構造ベースを含むことができ、ディプリーションモードのIII‐Nトランジスタは、第2のゲートを含むラテラルIII‐Nトランジスタであり、第2のゲートは、電子パッケージの導電性構造ベースと電気的に接続されている。電子パッケージは、導電性構造ベースを更に含むことができ、III‐Nスイッチング装置とフェライトビーズとが、両方とも導電性構造ベース上に取り付けられている。
電子構成要素は、フェライトビーズとゲートとの間の第1のワイヤー接合、及びフェライトビーズと第1のリードとの間の第2のワイヤー接合を含むことができる。III‐Nスイッチング装置は、電子パッケージの第2及び第3のリードに接続されたソース及びドレインを有するIII‐Nトランジスタを含むことができ、電子パッケージは、ソースを直接的にゲートドライバに接続するためにソースに接続された第4のリードを含む。電子パッケージは、導電性構造ベースを含むことができ、エンハンスメントモードのIII‐Nトランジスタは、ラテラルIII‐Nトランジスタであり、ゲートは、エンハンスメントモードのIII‐Nトランジスタのゲートであり、且つ、エンハンスメントモードのIII‐Nトランジスタのソース又はドレインが、電子パッケージの導電性構造ベースと電気的に接続されている。
ゲートドライバは、ハイサイドとローサイドの端子にそれぞれの制御信号を出力するように構成され、制御信号は、50kHzと1MHzとの間の周波数を有し得る。ハイサイドIII‐N装置は、エンハンスメントモードトランジスタ、又はディプリーションモードのIII‐Nトランジスタ及びエンハンスメントモードトランジスタを備えたハイブリッド装置であり得る。
本明細書で使用される際に、III‐窒素又はIII‐N材料、層、装置などという用語は、化学量論式BwAlxlnyGazNによる化合物半導体材料を含む材料又は装置を指し、ここで、w+x+y+zは約1であり、0≦w≦1、0≦x<1、0≦y≦1、及び0≦z≦1であり得る。III‐N材料、層、又は装置は、(例えば、金属有機化学蒸着法によって)適切な基板上に直接的に成長させられるか、又は適切な基板上に成長させられ、元々の基板から取り外され、且つ、他の基板に接合されるか、のうちの何れかによって形成又は準備され得る。
本明細書で使用される際に、導電性チャネル又は構成要素などの2以上の接点又は他のアイテムは、接点又は他のアイテムの各々における電位が、任意のバイアス条件のもとで常に同じ、例えば、ほぼ同じであることが企図されることを保証するように十分に導電性を有する材料によって接続されているならば、「電気的に接続されている」と言われる。
本明細書で使用される際に、「電圧を遮断する」は、トランジスタ、装置、又は構成要素にわたって電圧が印加されたときに、通常の通電の間の動作電流の0.001倍よりも大きい電流などの、十分な電流が、トランジスタ、装置、又は構成要素を通って流れることを妨げる、トランジスタ、装置、又は構成要素の能力を指す。言い換えると、トランジスタ、装置、又は構成要素が、それにわたって印加された電圧を遮断しているときに、トランジスタ、装置、又は構成要素を通過する全電流は、通常の通電の間の動作電流の0.001倍よりも大きくないだろう。この値よりも大きいオフ状態電流を有する装置は、高い損失及び低い効率を示し、通常、多くの用途に対して適切ではない。
本明細書で使用される際に、「高電圧装置」、例えば、高電圧スイッチングトランジスタは、高電圧スイッチングの用途に最適化された電子装置である。すなわち、トランジスタがオフであるときに、それは、約300V以上、約600V以上、又は約1200V以上などの、高電圧を遮断することができ、トランジスタがオンであるときに、それは、それが使用される用途に対して十分に低いオン抵抗(RON)を有し、例えば、十分な電流が装置を通過するときに十分に低い導通損失(conduction loss)を経験する。高電圧装置は、少なくとも、それが使用される回路内の高電圧供給又は最大電圧と等しい電圧を遮断することができる。高電圧装置は、300V、600V、1200V、又は用途によって必要とされる他の適切な遮断電圧を遮断することができる。言い換えると、高電圧装置は、0Vと少なくともVmaxとの間の全ての電圧を遮断することができる。ここで、Vmaxは、回路又は電源によって供給され得る最大電圧であり、Vmaxは、例えば、300V、600V、1200V、又は用途によって必要とされる他の適切な遮断電圧であり得る。
本明細書で使用される際に、「III‐窒素」又は「III‐N装置」は、III‐N材料に基づく装置である。III‐N装置は、エンハンスメントモード(Eモード)トランジスタ装置として動作するように設計され、それによって、装置の閾値電圧(すなわち、装置をオンにするためにソースに対してゲートに印加されなければならない最小電圧)が、正(positive)であり得る。代替的に、III‐N装置は、負の閾値電圧を有する、ディプリーションモード(Dモード)の装置であり得る。III‐N装置は、高電圧の用途に対して適切な高電圧装置であり得る。そのような高電圧装置では、装置がバイアスオフされた(例えば、ソースに対するゲートの電圧が、装置の閾値電圧未満である)ときに、それは、少なくとも、例えば、100V、300V、600V、1200V、1700V以上であり得る、装置が使用される用途での高電圧以下の全てのソースドレイン電圧をサポートすることができる。高電圧装置がバイアスオンされた(例えば、ソースに対するゲートの電圧が、装置の閾値電圧よりも大きい)ときに、それは、低いオン電圧で十分な電流を導通させることができる。最大許容可能なオン電圧は、装置が使用される用途で維持され得る最大電圧である。
本明細書で説明される主題の1以上の開示される実施態様の詳細が、添付の図面及び以下の詳細な説明で説明される。他の特徴、態様、及び利点は、詳細な説明、図面、及び特許請求の範囲から明らかになる。
ゲートドライバ、高電圧ノードに接続されたハイサイドIII‐Nトランジスタ、及びグランドノードに接続されたローサイドIII‐Nトランジスタを備えた、ハーフブリッジ回路の回路図である。 回路の一部分が電子モジュールとして実装された、例示的なスイッチング回路の回路図である。 図2のスイッチの一実施例としてのIII‐Nトランジスタの図である。 高電圧Dモードトランジスタ及び低電圧Eモードトランジスタを含む、ハイブリッド装置を示す概略的な回路図である。 スイッチが各々個別の電子パッケージに入れられた、例示的なスイッチング回路の回路図である。 図5のパッケージ化されたスイッチの一実施例としての、パッケージ化されたIII‐N装置の概略的な図である。 回路の一部分が電子モジュールとして実装され、ゲートドライバの第3の端子とハイサイドスイッチのゲートとの間に第2のフェライトビーズが接続された、例示的なスイッチング回路の回路図である。 スイッチが各々個別の電子パッケージ内に入れられ、ゲートドライバの第3の端子とハイサイドトランジスタのゲートとの間に第2のフェライトビーズが接続された、例示的なスイッチング回路の回路図である。 電子パッケージ内に入れられたIII‐Nトランジスタを含むスイッチの概略的な図である。 4つのパッケージリードを有する別の電子パッケージ内に入れられたIII‐Nトランジスタを含むスイッチの概略的な図である。 電子パッケージを使用して実装され、図5及び図8の個別にパッケージ化されたローサイド及びハイサイドスイッチのために使用され得る、例示的なローサイドトランジスタ及び例示的なハイサイドトランジスタの概略的な図である。 例示的なインバータ回路の回路図である。 回路の一部分が電子モジュールとして実装された、スイッチング回路の回路図である。
様々な図面内の類似の参照記号は、類似の要素を示す。
図2は、回路の一部分が電子モジュール200として実装された、例示的なスイッチング回路の回路図である。モジュール200は、ハーフブリッジ構成内でローサイドスイッチ108と直列に接続されたハイサイドスイッチ104を含む。破線220で示されているモジュールケーシングは、ノード221〜227を含む。ノード221と222は、それぞれ、スイッチ104のゲートとソースに接続(例えば、電気的に接続)されている。ノード223と224は、それぞれ、スイッチ108のゲートとソースに接続(例えば、電気的に接続)されている。ノード225は、スイッチ104のドレインに接続(例えば、電気的に接続)されている。ノード226は、寄生インダクタンス202を有する接続によって、スイッチ108のソースに接続(例えば、電気的に接続)されている。出力ノード227は、スイッチ104及び108によって形成されたハーフブリッジの出力において、負荷ノード112に接続(例えば、電気的に接続)されている。回路は、それらのそれぞれのソースに対してスイッチ104と108のゲートに電圧信号を印加するために、モジュールのノード221〜224に接続されている、ゲートドライバ102を更に含む。誘導負荷114は、出力ノード227においてモジュールに接続(例えば、電気的に接続)されている。電子モジュールは、モジュールの構成要素と電気的に接続されているプリントされた配線接続を有する回路基板として形成され得る。
スイッチ104及び108は、シリコンベースのトランジスタ(例えば、シリコンベースのMOSFET又はIGBT)として実装されたスイッチなどの、従来の高電圧電力スイッチング回路で使用される幾つかのスイッチよりも高いスイッチング周波数で動作することができる。例えば、スイッチ104及び108は、図3で示されるIII‐NトランジスタなどのIII‐Nトランジスタであり、それは、動作の間に相当な更なる電力損失又は他の不安定性を示すことなしに、シリコンベースのMOSFET又はIGBTよりも高い周波数においてスイッチングされ得る。図3で見られるように、III窒素の高電子移動度トランジスタ(HEMT)は、基板300(例えば、シリコン基板)、AIN又はAIGaNなどのIII‐N半導体材料から形成されたIII‐N緩衝層302、GaNなどのIII‐N半導体材料から形成されたIII‐Nチャネル層306、III‐Nチャネル層306のものよりも大きいバンドギャップを有するIII‐N半導体材料(例えば、AlGaN又はAlN)から形成されたIII‐N障壁層308、及びIII‐N障壁層308に隣接するIII‐Nチャネル層306内で形成された2次元電子ガス(2DEG)チャネル316を含むことができ、2DEGチャネル316は、トランジスタの導電性チャネルとして働く。III‐NのHEMTは、それぞれ、2DEGチャネル316と接触するソース及びドレインの接点310及び312を更に含む。ソースとドレインの接点310と312の間に配置されるゲート電極314は、ゲート電極314の直下の領域内でチャネルの導電性を調節するために使用される。任意選択的に、ゲート絶縁膜320が、ゲート電極314と下層のIII‐N半導体材料との間に含まれる。
多くの用途では、スイッチ104及び108が、エンハンスメントモードの装置であることが好ましい。しかし、単一の高電圧エンハンスメントモードトランジスタから形成されたスイッチング装置は、確実に製造することが困難であり得る。例えば、少なくとも部分的に厳しいプロセス許容性によって、正の閾値電圧を有するエンハンスメントモード装置として一貫して且つ確実に動作するような、図3で示される装置などのIII‐NのHEMTを設計することは困難であり得る。すなわち、それに対して結果としてのHEMTがエンハンスメントモード装置であるべきところのIII‐NのHEMTのために設計が実施されるとしても、通常生じる層の厚さ及び特徴寸法などにおける小さい変形は、装置の多くが、ディプリーションモード装置であるか又はそれ以外の信頼できる動作のための十分に高い閾値電圧を示さない装置であるかの何れかをもたらし得る。
単一の高電圧エンハンスメントモードトランジスタに対する一代替例として、高スイッチング周波数で動作できるエンハンスメントモードスイッチが、スイッチ104及び108に対して望ましいときに、スイッチは、各々、図4で示されるように構成された、高電圧ディプリーションモード(Dモード)トランジスタ404と低電圧エンハンスメントモード(Eモード)トランジスタ402を含む、ハイブリッド装置として実装され得る。結果としての図4のハイブリッド装置は、単一の高電圧Eモードトランジスタと同じやり方で動作することができ、多くの場合に、単一の高電圧Eモードトランジスタと同じか又は類似の出力特性を達成する。低電圧Eモードトランジスタ402のソース電極406と高電圧Dモードトランジスタ404のゲート電極408は、両方とも、例えば、ワイヤー接合で共に電気的に接続され、共にハイブリッド装置のソース410を形成する。低電圧Eモードトランジスタ402のゲート電極412は、ハイブリッド装置のゲート414を形成する。高電圧Dモードトランジスタ404のドレイン電極416は、ハイブリッド装置のドレイン418を形成する。高電圧Dモードトランジスタ404のソース電極420は、低電圧Eモードトランジスタ402のドレイン電極422と電気的に接続されている。
図4のハイブリッド装置の特定の実施態様では、ハイブリッド装置がIII‐N装置として実装されている。この場合では、Dモードトランジスタ404が、(例えば、オフ状態にバイアスされている間に少なくとも200Vを遮断することができる)高電圧III‐NのDモードトランジスタであり、Eモードトランジスタ402は、(例えば、オフ状態にバイアスされている間に100Vよりも大きい電圧を確実に遮断することができない)低電圧シリコンベースのEモードトランジスタである。そのようなIII‐Nスイッチの一実施態様は、スイッチ内でシリコンベースのトランジスタを利用するけれども、シリコンベースのトランジスタは低電圧装置なので、スイッチは、より高いスイッチング周波数で未だ動作することができる。
図2に戻って参照すると、(図3のような)III‐Nトランジスタ、又は(図4のような)ハイブリッド装置、例えば、III‐Nハイブリッド装置を、スイッチ104及び108として使用することによって、図2で示されたスイッチング回路は、シリコントランジスタを使用して実装された幾つかの従来のスイッチング回路よりも高いスイッチング周波数で動作できる。例えば、スイッチング回路は、30kHz以上、50kHz以上、80kHz以上、又は1MHz以上のスイッチング周波数で動作することができる(すなわち、回路の動作の間に、スイッチは、30kHz以上、50kHz以上、80kHz以上、又は1MHz以上の周波数におけるスイッチであり得る)。
スイッチング回路が所与のスイッチング周波数で動作するように設計されたときに、望ましくないノイズ及び振動は、更により高い周波数で生じ得る。例えば、スイッチング周波数が約1MHz以下ならば、振動は、約100MHzと300MHzの間で生じ得る。たとえ個々のスイッチがより高いスイッチング周波数で動作できるとしても、望ましくない振動は、殊に、より高いスイッチング周波数で動作する回路内で生じる傾向がある。
図2を再び参照すると、フェライトビーズ210は、ローサイドスイッチ108のゲートとゲートドライバ102の第2の端子208との間に接続されている。フェライトビーズは、受動的な(passive)電子構成要素であり、通常、フェライトすなわち他の金属で合金化された酸化鉄から作られた半磁性物質から作られた中空のビーズ又は円筒である。フェライトビーズは、回路内の電磁干渉(EMI)からのノイズを抑制するために使用され得る。
ハイサイド及びローサイドスイッチ104及び108によって形成され、且つ、より高い周波数で動作するように構成された、ハーフブリッジが、電子モジュール200の部分として実装される、図2の例示的なスイッチング回路では、フェライトビーズ210が、概して、ノイズを低減させることにおいて効果的でないだろう。ローサイドスイッチ108のソースからの電流は、寄生インダクタンスを通って流れ、したがって、接続204を通ってゲートドライバ102の第1の端子206へは流れない。実質的に接続204を通って流れている電流は存在しないので、寄生インダクタンス202からのノイズは、ゲートドライバ102、ローサイドスイッチ108、及びゲードドライバ102とローサイドスイッチ108のゲートとの間のコネクタ、によって形成されたループから分断されている。この構成内のフェライトビーズ210の無効性は、フェライトビーズ210が他の構成内でも効果的でないだろうことを示唆する。
図5は、スイッチ104と108が各々個別の電子パッケージに入れられた、例示的なスイッチング回路の回路図である。そのようなパッケージ化されたIII‐N装置の一実施例が、図6で示されている。例えば、パッケージ702は、それぞれ、接続701(例えば、ワイヤー接合)によってIII‐N装置のそれぞれのソース、ゲート、及びドレインに接続された、ソース、ゲート、及びドレインのリード716、718、及び720と同様に、III‐N装置704のソース706又はドレイン710の何れかと接続された、(図示せぬ)金属取付タブを含むことができる。図6のパッケージ化されたIII‐N装置が、図5のスイッチ108のために使用されるときに、パッケージのソースリード716は、(接続502を介して)ゲートドライバの第1の端子206と及びグランド110との両方に接続され、ゲートリード718は、フェライトビーズ210に接続され、且つ、ドレインリード720は、スイッチ104のパッケージのソースリードに接続されている。図5で見られるように、この構成では、接続502がスイッチ108に接続されるポイントが、グランド110とスイッチ108の寄生ソースインダクタンス202との間にある。したがって、この構成では、ローサイドスイッチ108のソースとグランドノード110との間の寄生インダクタンス202が、ゲートドライバ102によって見られる。
この構成では、ゲートドライバ102の第1の端子206、ゲートドライバ102の第2の端子208、フェライトビーズ210、ローサイドスイッチ108、及び寄生インダクタンス202が、ゲートループ504を形成する。ゲートループ504は、例示目的で示されており、物理的な構造を示唆しない。ここで、フェライトビーズ210は、寄生インダクタンス202によるゲートループ504内の振動及び関連するEMI又は不安定性を低減させることにおいて効果的であり得る。この構成内のフェライトビーズ210の有効性は、図2で示されたように、それに対してハーフブリッジがモジュール200の部分として実装されたところの、電子回路内で観察されるフェライトビーズ210の無効性に照らして予測されない。
図7は、図2のように、回路の一部分が再び電子モジュール200として実装された、例示的なスイッチング回路の回路図である。図7の構成では、ローサイドスイッチ108のゲートとゲートドライバ102の第2の端子208との間に接続されたフェライトビーズ210に加えて、第2のフェライトビーズ610が、ゲートドライバ102の第3の端子209とハイサイドスイッチ104のゲートとの間に接続されている。ここで、第2のフェライトビーズ610は、ハイサイドスイッチ104のゲートにおける振動を低減させることにおいて効果的であり得る。それは、ローサイドスイッチ108のゲートに接続されたフェライトビーズ210の無効性に照らして予測されないものである。
図7と類似する図5では示されていないが、第2のフェライトビーズ610は、図5の構成内のゲートドライバ102の第3の端子209とハイサイドスイッチ104のパッケージのゲートリードとの間にも接続され得る。この構成は図8で示されている。
図2、図5、図7、及び図8の回路内のフェライトビーズ210及び610は、約100MHz又は300MHzより上の周波数を有する振動を遮断し、例えば、数十若しくは数百kHz又は1MHzの範囲内のスイッチング周波数を通過させるように構成された、受動的なローパスフィルタを形成するように選択され得る。様々なフェライトビーズが利用可能であり、適切なフェライトビーズが、目標スイッチング周波数に基づいてスイッチング回路に対して選択され得る。
個別にパッケージ化されたトランジスタスイッチがスイッチ104及び108のために使用される、図5及び図8の構成に対して、代替的に、フェライトビーズ210及び610が、それらのそれぞれのスイッチのパッケージ内に組み込まれ得る。図9は、電子パッケージ702内に入れられたIII‐Nトランジスタ704を含むスイッチの概略的な図である。トランジスタ704は、ソース706、ゲート708、及びドレイン710を含む。例えばワイヤー接合であり得る第1のコネクタ712が、これもまたパッケージ702内に入れられ且つ直接的に取り付けられた、フェライトビーズ714にゲート708を電気的に接続する。例えば、これもまたワイヤー接合であり得る第2のコネクタ716が、ゲート708のために、フェライトビーズ714をパッケージリード718に電気的に接続する。フェライトビーズをパッケージ702内に直接的に入れることによって、個別にパッケージ化されたスイッチを利用するスイッチング回路、例えば、図5及び図8で示されたスイッチング回路内でスイッチを使用するために、外部のフェライトビーズは必要とされない。
図10は、4つのパッケージリード818、820、822、及び824を有する別の電子パッケージ802内に入れられたIII‐Nトランジスタ704を含むスイッチの概略的な図である。電子パッケージは、通常3つのリード又は5つのリードの何れかを伴って製造され、したがって、パッケージ802は、5つのリードのパッケージを使って、且つ、5番目のリードを取り去ること又は単に5番目のリードを使用しないことの何れかによって、4つのリードを伴って製造され得る。
ゲート708は、フェライトビーズ714によってゲートリード818に接続され、ドレイン710は、ワイヤー接合812によってドレインリード824に接続(例えば、電気的に接続)されている。ソース706は、ワイヤー接合808によってソースリード820に接続(例えば、電気的に接続)されている。ソース706は、ワイヤー接合810によって更なるパッケージリード822にも接続(例えば、電気的に接続)されている。他のタイプのコネクタも、ワイヤー接合の代わりに使用され得る。ソース706のための2つのパッケージリード820と822を有することは、スイッチが、改良された回路性能をもたらし得る構成内のスイッチング回路の中へより容易に統合され得ることを可能にする。例えば、図5及び図8を参照すると、ローサイドスイッチ108及びフェライトビーズ210が図10の装置として実装されるならば、ソース706のための第1のパッケージリード820は、グランドノード110に接続(例えば、電気的に接続)され、ソース706のための第2のパッケージリード822は、ゲートドライバ102の第1の端子206に接続(例えば、電気的に接続)され得る。
図6、図9、及び図10で示されているパッケージ化されたIII‐N装置704は、単一チップのエンハンスメントモードの電力トランジスタ、例えば、単一チップのIII‐NのEモードトランジスタであり得る。代替的に、パッケージ化されたIII‐N装置704は、図4で示されたように、エンハンスメントモードトランジスタとディプリーションモードトランジスタを含む、ハイブリッド装置であり得る。
図11は、電子パッケージを使用して実装され、それぞれ、図5及び図8の個別にパッケージ化されたローサイド及びハイサイドスイッチ108及び104のために使用され得る、例示的なローサイドトランジスタ700及び例示的なハイサイドトランジスタ700’の概略的な図である。トランジスタは、ラテラルIII‐N装置である。ローサイドトランジスタ700のパッケージは、ヒートシンク70、導電性パッケージベース71、及び絶縁材料から形成され得るケース72を含む。パッケージの内側で、ローサイドトランジスタ700は、基板73、半導体本体74、ソース電極75、ゲート電極76、及びドレイン電極77を含む。ソース電極は、導電性パッケージベース71にワイヤー接合され、今度は、導電性パッケージベース71が、ソースパッケージリードに接続(例えば、電気的に接続)される。ゲート76は、ゲートパッケージリードに接続(例えば、電気的に接続)され、ドレイン77は、ドレインパッケージリードに接続(例えば、電気的に接続)されている。
ハイサイドトランジスタ700’も、ヒートシンク70’、導電性パッケージベース71’、及びケース72’を含む。ハイサイドトランジスタ700’は、基板73’、半導体本体74’、ソース電極75’、ゲート電極76’、及びドレイン電極77’を含む。ドレイン電極は、導電性パッケージベース71’にワイヤー接合され、今度は、導電性パッケージベース71’が、ドレインパッケージリードに接続(例えば、電気的に接続)されている。ゲート76’は、ゲートパッケージリードに接続(例えば、電気的に接続)され、ドレイン75’は、ソースパッケージリードに接続(例えば、電気的に接続)されている。
トランジスタ700と700’は、スイッチング回路、例えば、図5と図8のスイッチング回路の何れかにおいて使用され得る。例えば、図8を参照すると、ローサイドトランジスタパッケージ700は、ローサイドスイッチ108のパッケージとして使用され、ハイサイドトランジスタパッケージ700’は、ハイサイドスイッチ104のパッケージとして使用され得る。この構成内でトランジスタ700及び700’を使用することは、スイッチング回路内の容量結合(capacitive coupling)を改良し得る。
図12は、例示的なインバータの回路図である。インバータは、マイクロコントローラ902、及び第1のゲートドライバ904と第2のゲートドライバ906を備えた2つのハーフブリッジを含む。ゲートドライバ904と906は、フェライトビーズ91、92、93、及び94によって、III‐N装置、例えばIII‐Nトランジスタのそれぞれのゲートに接続されている。マイクロコントローラ902は、プロセッサ、及びマイクロコントローラによって実行されたときに、マイクロコントローラがゲートドライバ904と906の各々をハーフブリッジのゲートドライバとして動作させることをもたらす、実行可能な指示命令を記憶したメモリを備える。
図13は、図2及び図7のように、回路の一部分が再び電子モジュール300として実装された、スイッチング回路の回路図である。図13の電子モジュール300は、ハイサイドスイッチが並列に接続されたスイッチ104と104’のペアとして実装され、且つ、ローサイドスイッチが並列に接続されたスイッチ108と108’のペアとして実装されているという点において、図7の電子モジュール200と異なる。多くの用途は、個別のスイッチによってサポートされ得る、より大きい負荷電流を必要とする。図13のように2つのスイッチを並列に接続することは、負荷に送られ得る最大電流が、図7のように単一のスイッチがハイサイドスイッチとローサイドスイッチの各々のために使用されるときに送られ得る電流のほぼ2倍であることを可能にする。図13では示されていないが、ハイサイドスイッチとローサイドスイッチは、各々、並列に接続されたN個のスイッチを含み得る。ここで、Nは、2より大きい整数である。この場合に、負荷に送られ得る最大電流は、単一のスイッチがハイサイドスイッチとローサイドスイッチの各々のために使用されるときに送られ得る電流のほぼN倍である。
明瞭さのために図13では示されていないが、スイッチ104’のゲートは、ゲートドライバ102の端子209に接続され、スイッチ108’のゲートは、ゲートドライバ102の端子208に接続されている。この接続は、多くのやり方によって達成され得る。例えば、スイッチ104’のゲートは、モジュールノード221に接続され、スイッチ108’のゲートは、モジュールノード223に接続され得る。それによって、フェライトビーズ610が、スイッチ104と104’に共有され、フェライトビーズ210が、スイッチ108と108’に共有される。代替的に、スイッチ104’と108’のゲートは、各々、それら自身の更なるフェライトビーズに接続され、更なるフェライトビーズの両端部が、それぞれ、ゲートドライバの端子209と208に接続されている。
図13のように、ハーフブリッジのスイッチが並列した装置を用いて形成されるが、フェライトビーズがスイッチのゲートに接続されてないときに、ハーフブリッジのスイッチは、動作の間に非常に不安定である傾向を示す。フェライトビーズを含むことは、これらの回路の安定性を十分に高めることが分かってきた。そのゲートにそれ自身のフェライトビーズを有する並列した装置の各々を提供することが、単一のフェライトビーズが全ての並列な装置によって共有されたときよりも安定な動作をもたらす傾向を示す一方で、単一のフェライトビーズが全ての並列な装置によって共有されるモジュールを設計及び実装することは、通常、より簡単である。
図13の回路で更に見られるように、フェライトビーズ610及び210を、ハイサイドスイッチ及びローサイドスイッチのゲートとそれらのそれぞれのゲートドライバの端子209及び208との間に接続することに加えて、フェライトビーズ910及び510も、ハイサイドスイッチ及びローサイドスイッチのソースとそれらのそれぞれのゲートドライバの端子207及び206との間に接続され得る。フェライトビーズ910及び510は、更に、本明細書で説明された回路の何れかにおいて、スイッチのソースとそれらのそれぞれのゲートドライバの端子との間に含まれ得る。フェライトビーズ910及び510は、更に、図13のように、特に、スイッチが並列な装置として実装されるときに、スイッチが、大きな電圧及び/又は電流をサポートし、且つ、高周波数で動作するように構成された、ハーフブリッジ回路の安定性を高め得る。
幾つかの実施態様が説明されてきた。にもかかわらず、本明細書で説明された技術及び装置の精神及び範囲から逸脱することなしに、様々な変形が行われ得ることは理解されるだろう。例えば、ハーフブリッジが電子モジュールとして提供される回路では、フェライトビーズが、モジュール内に又はモジュールの部分として含まれ得る。したがって、他の実施態様は、以下の特許請求の範囲内に含まれる。

Claims (23)

  1. 少なくとも第1のリードを備えた電子構成要素パッケージ、
    前記電子構成要素パッケージ内のIII‐N装置であって、ドレイン、ゲート、及びソースを備え、前記ソースが前記第1のリードに接続されている、III‐N装置、
    第1の端子及び第2の端子を備えたゲートドライバであって、前記第1の端子が前記第1のリードに接続されている、ゲートドライバ、並びに
    前記III‐N装置の前記ゲートと前記ゲートドライバの前記第2の端子との間に接続されているフェライトビーズを備え
    前記III‐N装置が、ディプリーションモードのIII‐Nトランジスタとエンハンスメントモードのシリコントランジスタとを備えた、ハイブリッド装置である、
    回路。
  2. 前記ゲートドライバの前記第2の端子、前記フェライトビーズ、前記III‐N装置、前記第1のリード、及び前記第1の端子が、ゲートループを形成し、前記第1のリードが、寄生インダクタンスを有し、前記フェライトビーズが、前記寄生インダクタンスによる前記ゲートループ内の振動及び電磁干渉を低減させるように構成されている、請求項1に記載の回路。
  3. 前記III‐N装置及び前記電子構成要素パッケージがローサイドスイッチを形成し、前記第1のリードがグランドノードに接続され、前記回路が前記III‐N装置の前記ドレインと高電圧ノードとの間に接続されたハイサイドスイッチを更に備え、前記ハイサイドスイッチが前記ゲートドライバの第3の端子に接続されたハイサイドゲートを備える、請求項1に記載の回路。
  4. 前記ゲートドライバが、前記第1の端子に対して前記第2の端子にローサイド制御信号を印加し、前記ゲートドライバの第4の端子に対して前記第3の端子にハイサイド制御信号を印加するように構成され、前記第4の端子が、前記ハイサイドスイッチのハイサイドソースに接続されている、請求項3に記載の回路。
  5. 前記ゲートドライバと少なくとも1つの他のゲートドライバとに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーフブリッジとして動作させるように前記ゲートドライバと前記他のゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項3に記載の回路。
  6. 前記グランドノードに対する前記高電圧ノードにおける電圧が、約400V以上である、請求項3に記載の回路。
  7. 前記ゲートドライバが、前記第1の端子に対して前記第2の端子に制御信号を印加するように構成され、前記制御信号が、30kHzと10MHzの間の周波数を有している、請求項6に記載の回路。
  8. 前記ハイサイドゲートと前記ゲートドライバの前記第3の端子との間に接続された、第2のフェライトビーズを更に備える、請求項3に記載の回路。
  9. 前記ゲートドライバが、前記第1の端子に対して前記第2の端子に制御信号を印加するように構成され、前記制御信号が、30kHzと10MHzの間の周波数を有している、請求項1に記載の回路。
  10. 前記フェライトビーズが、100MHzより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項1に記載の回路。
  11. 前記電子構成要素パッケージが、第2のリードであって、前記ソースとグランドノードとに接続された、第2のリードを更に備え、前記第1のリードが、前記ゲートドライバの前記第1の端子と電気的に接続されている、請求項1に記載の回路。
  12. 第1及び第2のハイサイド出力端子と第1及び第2のローサイド出力端子とを備えたゲートドライバ、
    ハイサイドIII‐N装置であって、
    前記ゲートドライバの前記第1のハイサイド出力端子に接続されたハイサイドゲートと、
    高電圧ノードに接続されたハイサイドドレインと、
    負荷ノードに接続されたハイサイドソースとを備えた、ハイサイドIII‐N装置、
    ローサイドIII‐N装置であって、
    前記ゲートドライバの前記第1のローサイド出力端子に接続されたローサイドゲートと、
    前記負荷ノードに接続されたローサイドドレインと、
    グランドノードに接続されたローサイドソースとを備えた、ローサイドIII‐N装置、並びに
    前記ハイサイドゲートと前記ゲートドライバの前記第1のハイサイド出力端子との間に接続されたフェライトビーズを備え
    前記ハイサイドIII‐N装置が、ディプリーションモードのIII‐Nトランジスタとエンハンスメントモードのシリコントランジスタとを備えた、ハイブリッド装置である、
    回路。
  13. 前記ゲートドライバに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーブリッジとして動作させるように前記ゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項12に記載の回路。
  14. 前記回路の動作の間に、前記グランドノードに対する前記高電圧ノードにおける電圧が、少なくとも約400Vである、請求項12に記載の回路。
  15. 前記ゲートドライバが、前記第2のハイサイド出力端子に対して前記第1のハイサイド出力端子に制御信号を印加し、前記第2のローサイド出力端子に対して前記第1のローサイド出力端子に制御信号を印加するように構成され、前記制御信号が、30kHzと10MHzの間の周波数を有している、請求項12に記載の回路。
  16. 前記フェライトビーズが、100MHzより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項12に記載の回路。
  17. ハイサイド及びローサイド出力端子を備えたゲートドライバ、
    第1の電子構成要素であって、
    第1の導電性構造ベースを備えた第1の電子パッケージと、
    前記第1の電子パッケージ内に入れられたハイサイドIII‐N装置であって、前記第1の電子パッケージ内に入れられたフェライトビーズによって前記ゲートドライバの前記ハイサイド出力端子に接続されたハイサイドゲート、負荷ノードに接続されたハイサイドソース、及び前記第1の電子パッケージの前記第1の導電性構造ベースによって高電圧ノードに接続されたハイサイドドレインを備えた、ハイサイドIII‐N装置とを備えた、第1の電子構成要素、並びに
    第2の電子構成要素であって、
    第2の導電性構造ベースを備えた第2の電子パッケージと、
    前記第2の電子パッケージ内に入れられたローサイドIII‐N装置であって、前記ゲートドライバの前記ローサイド出力端子に接続されたローサイドゲート、前記負荷ノードに接続されたローサイドドレイン、及び前記第2の電子パッケージの前記第2の導電性構造ベースによってグランドノードに接続されたローサイドソースを備えた、ローサイドIII‐N装置とを備えた、第2の電子構成要素を備える、回路。
  18. 前記ゲートドライバに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーブリッジとして動作させるように前記ゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項17に記載の回路。
  19. 動作の間に、前記グランドノードに対する前記高電圧ノードにおける電圧が約400V以上であるように構成されている、請求項17に記載の回路。
  20. 前記ゲートドライバが、前記ハイサイド及びローサイド出力端子にそれぞれの制御信号を出力するように構成され、前記制御信号が、50kHzと1MHzの間の周波数を有している、請求項17に記載の回路。
  21. 前記ハイサイドIII‐N装置が、エンハンスメントモードトランジスタである、請求項17に記載の回路。
  22. 前記ハイサイドIII‐N装置が、ディプリーションモードのIII‐Nトランジスタとエンハンスメントモードトランジスタとを備えた、ハイブリッド装置である、請求項17に記載の回路。
  23. 前記フェライトビーズが、100MHzより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項17に記載の回路。
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