JP6647294B2 - フェライトビーズを有するスイッチング回路 - Google Patents

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Description

本明細書は、フェライトビーズ（ｆｅｒｒｉｔｅ ｂｅａｄｓ）を使用して、スイッチング回路、例えば、高速ＩＩＩ‐Ｎ電力スイッチを安定させることに関する。
高速ＩＩＩ‐Ｎ電力スイッチを使用することは、熱伝達、アセンブリの容易さ、及び高速な低インダクタンスの電気相互接続のための要件をバランスさせることを含む。ＴＯ‐２２０パッケージの変形例の何れかなどの、従来のリード電力パッケージ（ｌｅａｄｅｄ ｐｏｗｅｒ ｐａｃｋａｇｅ）が、ＩＩＩ‐Ｎ電力スイッチと共に使用され得る。金属取付タブとフレキシブル銅リードの組み合わせは、様々な形状の効果的なヒートシンクに対するパッケージの取り付けを可能にする。従来のはんだ付け技術を用いたＰＣＢへの接続は、製造の容易さを可能にする。
にもかかわらず、通常、パッケージリードは、望ましくないインダクタンスを導入する。このインダクタンスによってもたらされるスイッチング速度の低減は、許容可能な設計の妥協であり得るが、不安定性が未だ課題を提示し得る。電力スイッチが高利得装置であり得るので、線形モードで動作することが可能ならば、寄生共振による任意の振動が、正のフィードバックが振動を維持し得る又は増幅し得るノードに連結されないという配慮がなされるべきである。
図１は、ゲートドライバ１０２、高電圧ノード１０６に接続されたハイサイドＩＩＩ‐Ｎトランジスタ１０４、及びグランドノード１１０に接続されたローサイドＩＩＩ‐Ｎトランジスタ１０８を備えた、ハーフブリッジ回路の回路図である。ゲートドライバ１０２の２つの端子は、トランジスタ１０４と１０８のそれぞれのゲートに接続され、ゲートドライバの２つの端子は、トランジスタ１０４と１０８のそれぞれのソースに接続され、それによって、ゲートドライバは、それらのそれぞれのソースに対してトランジスタ１０４と１０８の各々のゲートに電圧信号を印加することができる。誘導負荷１１４は、負荷ノード１１２においてハーフブリッジ回路に接続されている。
動作において、ゲートドライバ１０２は、電流一定モード（ＣＣＭ）においてトランジスタ１０４と１０８を動作させることができ、定格電圧で定格電流をスイッチングする。例えば、高電圧ノードは、４００Ｖ若しくは６００Ｖ又はそれより大きい電圧を提供することができ、ＩＩＩ‐Ｎトランジスタは、結果としての高電流に耐える定格（ｒａｔｉｎｇ）で構成され得る。負荷１１４のインダクタンスによって、負荷１１４を通って流れる電流は、即座に変化することができない。
ハーフブリッジの動作を示すために、ゲートドライバ１０２がハイサイドトランジスタ１０４をオンにし、且つ、ローサイドトランジスタ１０８をオフにする例示的なシナリオを考慮する。高電圧ノード１０６からハイサイドトランジスタ１０４を通って、且つ、負荷ノード１１２を通って負荷１１４まで電流が流れる。ゲートドライバ１０２がハイサイドトランジスタ１０４をオフにしたときに、負荷１１４のインダクタンスは、負荷ノード１１２における電圧を負（ｎｅｇａｔｉｖｅ）に至らしめ、そのことは、ローサイドトランジスタ１０８がオフであったとしても、電流がローサイドトランジスタ１０８を通って流れることを可能にする。ハーフブリッジが従来のパッケージを使用して実装されるならば、パッケージリードによって導入された望ましくないインダクタンスは、回路を通って流れる過渡電流に関連する大きな共鳴及び振動をもたらし、それらは、安定で効率的なスイッチング機能を妨害し得る。
第１の態様では、回路が、少なくとも第１のリードを有する電子構成要素パッケージを備え、電子構成要素パッケージは、ドレイン、ゲート、及びソースを有するＩＩＩ‐Ｎ装置を含み、ソースが第１のリードに接続されている。回路は、第１及び第２の端子を有するゲートドライバを更に備え、第１の端子は第１のリードに接続され、フェライトビーズが、ＩＩＩ‐Ｎトランジスタのゲートとゲートドライバの第２の端子との間に接続されている。
第２の態様では、回路が、第１及び第２のハイサイド出力端子と第１及び第２のローサイド出力端子とを備えている。回路は、ゲートドライバの第１のハイサイド出力端子に接続されたハイサイドゲートを有するハイサイドＩＩＩ‐Ｎ装置、高電圧ノードに接続されたハイサイドドレイン、及び負荷ノードに接続されたハイサイドソースを更に含む。回路は、ゲートドライバの第１のローサイド出力端子に接続されたローサイドゲートを有するローサイドＩＩＩ‐Ｎ装置、負荷ノードに接続されたローサイドドレイン、及びグランドノードに接続されたローサイドソースも含む。フェライトビーズは、ハイサイドゲートとゲートドライバの第１のハイサイド出力端子との間に接続されている。
第３の態様では、電子構成要素が、少なくとも第１のリードを有する電子パッケージ、ゲートを有するＩＩＩ‐Ｎスイッチング装置であって、電子パッケージ内に入れられた、ＩＩＩ‐Ｎスイッチング装置、及び電子パッケージ内に入れられたフェライトビーズであって、ゲートと第１のリードとの間に接続された、フェライトビーズを備える。
第４の態様では、回路が、ハイサイド及びローサイド出力端子を有するゲートドライバ、第１の電子構成要素、及び第２の電子構成要素を備える。第１の電子構成要素は、第１の導電性構造ベースを含む第１の電子パッケージ、並びに第１の電子パッケージ内に入れられたハイサイドＩＩＩ‐Ｎ装置を備え、ハイサイドＩＩＩ‐Ｎ装置は、第１の電子パッケージ内に入れられたフェライトビーズによってゲートドライバのハイサイド出力端子に接続されたハイサイドゲート、負荷ノードに接続されたハイサイドソース、及び第１の電子パッケージの第１の導電性構造ベースによって高電圧ノードに接続されたハイサイドドレインを含む。第２の電子構成要素は、第２の導電性構造ベースを含む第２の電子パッケージ、並びに第２の電子パッケージ内に入れられたローサイドＩＩＩ‐Ｎ装置を備え、ローサイドＩＩＩ‐Ｎ装置は、ゲートドライバのローサイド出力端子に接続されたローサイドゲート、負荷ノードに接続されたローサイドドレイン、及び第２の電子パッケージの第２の導電性構造ベースによってグランドノードに接続されたローサイドソースを含む。
本明細書で説明される回路と構成要素は、各々、以下のもののうちの１以上を含み得る。回路は、ゲートドライバの第２の端子、フェライトビーズ、ＩＩＩ‐Ｎ装置、第１のリード、及び第１の端子を用いて形成されたゲートループを含むことができ、第１のリードは、寄生インダクタンスを有し、フェライトビーズは、寄生インダクタンスによるゲートループ内の振動及び電磁干渉を低減させるように構成される。回路は、ＩＩＩ‐Ｎ装置及び電子構成要素パッケージを用いて形成されたローサイドスイッチを含むことができ、第１のリードはグランドノードに接続される。回路は、ＩＩＩ‐Ｎ装置のドレインと高電圧ノードとの間に接続されたハイサイドスイッチを更に含むことができ、ハイサイドスイッチは、ゲートドライバの第３の端子に接続されたハイサイドゲートを備える。ゲートドライバは、ゲートドライバの第１の端子に対して第２の端子にローサイド制御信号を印加し、ゲートドライバの第４の端子に対して第３の端子にハイサイド制御信号を印加するように構成され、第４の端子は、ハイサイドスイッチのハイサイドソースに接続され得る。
回路は、プロセッサを更に含むことができ、プロセッサは、ゲートドライバと、プロセッサによって実行されたときに、プロセッサが回路をハーフブリッジとして動作させるようにゲートドライバを制御することをもたらす、実行可能な指示命令を記憶しているメモリとに接続されている。回路内では、グランドノードに対する高電圧ノードにおける電圧が、約４００Ｖ以上であり得る。ゲートドライバは、第１の端子に対して第２の端子に制御信号を印加するように構成され、制御信号は、３０ｋＨｚと１０ＭＨｚの間の周波数を有し得る。第２のフェライトビーズが、ハイサイドゲートとゲートドライバの第３の端子との間に接続されるように、回路が構成され得る。ＩＩＩ‐Ｎ装置は、エンハンスメントモードトランジスタ、又はディプリーションモードのＩＩＩ‐Ｎトランジスタ及びエンハンスメントモードのシリコントランジスタを含むハイブリッド装置であり得る。回路内では、フェライトビーズが、１００ＭＨｚより上の周波数を有する電磁干渉を遮断するように構成され得る。電子構成要素パッケージが、ソースとグランドノードとに接続された、第２のリードを更に含み、第１のリードがゲートドライバの第１の端子と電気的に接続されるように、回路が構成され得る。
回路の動作の間に、グランドノードに対する高電圧ノードにおける電圧は、少なくとも４００Ｖであり得る。ゲートドライバは、第２のハイサイド出力端子に対して第１のハイサイド出力端子に、且つ、第２のローサイド出力端子に対して第１のローサイド出力端子に、３０ｋＨｚと１０ＭＨｚの間の周波数を有する制御信号を印加するように構成され得る。
電子構成要素内のＩＩＩ‐Ｎスイッチング装置は、エンハンスメントモードのＩＩＩ‐Ｎトランジスタ、又はディプリーションモードのＩＩＩ‐Ｎトランジスタ及びエンハンスメントモードトランジスタを含むハイブリッド装置であり、ゲートは、エンハンスメントモードトランジスタの第１のゲートであり得る。電子パッケージは、導電性構造ベースを含むことができ、ディプリーションモードのＩＩＩ‐Ｎトランジスタは、第２のゲートを含むラテラルＩＩＩ‐Ｎトランジスタであり、第２のゲートは、電子パッケージの導電性構造ベースと電気的に接続されている。電子パッケージは、導電性構造ベースを更に含むことができ、ＩＩＩ‐Ｎスイッチング装置とフェライトビーズとが、両方とも導電性構造ベース上に取り付けられている。
電子構成要素は、フェライトビーズとゲートとの間の第１のワイヤー接合、及びフェライトビーズと第１のリードとの間の第２のワイヤー接合を含むことができる。ＩＩＩ‐Ｎスイッチング装置は、電子パッケージの第２及び第３のリードに接続されたソース及びドレインを有するＩＩＩ‐Ｎトランジスタを含むことができ、電子パッケージは、ソースを直接的にゲートドライバに接続するためにソースに接続された第４のリードを含む。電子パッケージは、導電性構造ベースを含むことができ、エンハンスメントモードのＩＩＩ‐Ｎトランジスタは、ラテラルＩＩＩ‐Ｎトランジスタであり、ゲートは、エンハンスメントモードのＩＩＩ‐Ｎトランジスタのゲートであり、且つ、エンハンスメントモードのＩＩＩ‐Ｎトランジスタのソース又はドレインが、電子パッケージの導電性構造ベースと電気的に接続されている。
ゲートドライバは、ハイサイドとローサイドの端子にそれぞれの制御信号を出力するように構成され、制御信号は、５０ｋＨｚと１ＭＨｚとの間の周波数を有し得る。ハイサイドＩＩＩ‐Ｎ装置は、エンハンスメントモードトランジスタ、又はディプリーションモードのＩＩＩ‐Ｎトランジスタ及びエンハンスメントモードトランジスタを備えたハイブリッド装置であり得る。
本明細書で使用される際に、ＩＩＩ‐窒素又はＩＩＩ‐Ｎ材料、層、装置などという用語は、化学量論式ＢｗＡｌｘｌｎｙＧａｚＮによる化合物半導体材料を含む材料又は装置を指し、ここで、ｗ＋ｘ＋ｙ＋ｚは約１であり、０≦ｗ≦１、０≦ｘ＜１、０≦ｙ≦１、及び０≦ｚ≦１であり得る。ＩＩＩ‐Ｎ材料、層、又は装置は、（例えば、金属有機化学蒸着法によって）適切な基板上に直接的に成長させられるか、又は適切な基板上に成長させられ、元々の基板から取り外され、且つ、他の基板に接合されるか、のうちの何れかによって形成又は準備され得る。
本明細書で使用される際に、導電性チャネル又は構成要素などの２以上の接点又は他のアイテムは、接点又は他のアイテムの各々における電位が、任意のバイアス条件のもとで常に同じ、例えば、ほぼ同じであることが企図されることを保証するように十分に導電性を有する材料によって接続されているならば、「電気的に接続されている」と言われる。
本明細書で使用される際に、「電圧を遮断する」は、トランジスタ、装置、又は構成要素にわたって電圧が印加されたときに、通常の通電の間の動作電流の０．００１倍よりも大きい電流などの、十分な電流が、トランジスタ、装置、又は構成要素を通って流れることを妨げる、トランジスタ、装置、又は構成要素の能力を指す。言い換えると、トランジスタ、装置、又は構成要素が、それにわたって印加された電圧を遮断しているときに、トランジスタ、装置、又は構成要素を通過する全電流は、通常の通電の間の動作電流の０．００１倍よりも大きくないだろう。この値よりも大きいオフ状態電流を有する装置は、高い損失及び低い効率を示し、通常、多くの用途に対して適切ではない。
本明細書で使用される際に、「高電圧装置」、例えば、高電圧スイッチングトランジスタは、高電圧スイッチングの用途に最適化された電子装置である。すなわち、トランジスタがオフであるときに、それは、約３００Ｖ以上、約６００Ｖ以上、又は約１２００Ｖ以上などの、高電圧を遮断することができ、トランジスタがオンであるときに、それは、それが使用される用途に対して十分に低いオン抵抗（ＲＯＮ）を有し、例えば、十分な電流が装置を通過するときに十分に低い導通損失（ｃｏｎｄｕｃｔｉｏｎ ｌｏｓｓ）を経験する。高電圧装置は、少なくとも、それが使用される回路内の高電圧供給又は最大電圧と等しい電圧を遮断することができる。高電圧装置は、３００Ｖ、６００Ｖ、１２００Ｖ、又は用途によって必要とされる他の適切な遮断電圧を遮断することができる。言い換えると、高電圧装置は、０Ｖと少なくともＶｍａｘとの間の全ての電圧を遮断することができる。ここで、Ｖｍａｘは、回路又は電源によって供給され得る最大電圧であり、Ｖｍａｘは、例えば、３００Ｖ、６００Ｖ、１２００Ｖ、又は用途によって必要とされる他の適切な遮断電圧であり得る。
本明細書で使用される際に、「ＩＩＩ‐窒素」又は「ＩＩＩ‐Ｎ装置」は、ＩＩＩ‐Ｎ材料に基づく装置である。ＩＩＩ‐Ｎ装置は、エンハンスメントモード（Ｅモード）トランジスタ装置として動作するように設計され、それによって、装置の閾値電圧（すなわち、装置をオンにするためにソースに対してゲートに印加されなければならない最小電圧）が、正（ｐｏｓｉｔｉｖｅ）であり得る。代替的に、ＩＩＩ‐Ｎ装置は、負の閾値電圧を有する、ディプリーションモード（Ｄモード）の装置であり得る。ＩＩＩ‐Ｎ装置は、高電圧の用途に対して適切な高電圧装置であり得る。そのような高電圧装置では、装置がバイアスオフされた（例えば、ソースに対するゲートの電圧が、装置の閾値電圧未満である）ときに、それは、少なくとも、例えば、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ以上であり得る、装置が使用される用途での高電圧以下の全てのソースドレイン電圧をサポートすることができる。高電圧装置がバイアスオンされた（例えば、ソースに対するゲートの電圧が、装置の閾値電圧よりも大きい）ときに、それは、低いオン電圧で十分な電流を導通させることができる。最大許容可能なオン電圧は、装置が使用される用途で維持され得る最大電圧である。
本明細書で説明される主題の１以上の開示される実施態様の詳細が、添付の図面及び以下の詳細な説明で説明される。他の特徴、態様、及び利点は、詳細な説明、図面、及び特許請求の範囲から明らかになる。
ゲートドライバ、高電圧ノードに接続されたハイサイドＩＩＩ‐Ｎトランジスタ、及びグランドノードに接続されたローサイドＩＩＩ‐Ｎトランジスタを備えた、ハーフブリッジ回路の回路図である。 回路の一部分が電子モジュールとして実装された、例示的なスイッチング回路の回路図である。 図２のスイッチの一実施例としてのＩＩＩ‐Ｎトランジスタの図である。 高電圧Ｄモードトランジスタ及び低電圧Ｅモードトランジスタを含む、ハイブリッド装置を示す概略的な回路図である。 スイッチが各々個別の電子パッケージに入れられた、例示的なスイッチング回路の回路図である。 図５のパッケージ化されたスイッチの一実施例としての、パッケージ化されたＩＩＩ‐Ｎ装置の概略的な図である。 回路の一部分が電子モジュールとして実装され、ゲートドライバの第３の端子とハイサイドスイッチのゲートとの間に第２のフェライトビーズが接続された、例示的なスイッチング回路の回路図である。 スイッチが各々個別の電子パッケージ内に入れられ、ゲートドライバの第３の端子とハイサイドトランジスタのゲートとの間に第２のフェライトビーズが接続された、例示的なスイッチング回路の回路図である。 電子パッケージ内に入れられたＩＩＩ‐Ｎトランジスタを含むスイッチの概略的な図である。 ４つのパッケージリードを有する別の電子パッケージ内に入れられたＩＩＩ‐Ｎトランジスタを含むスイッチの概略的な図である。 電子パッケージを使用して実装され、図５及び図８の個別にパッケージ化されたローサイド及びハイサイドスイッチのために使用され得る、例示的なローサイドトランジスタ及び例示的なハイサイドトランジスタの概略的な図である。 例示的なインバータ回路の回路図である。 回路の一部分が電子モジュールとして実装された、スイッチング回路の回路図である。
様々な図面内の類似の参照記号は、類似の要素を示す。
図２は、回路の一部分が電子モジュール２００として実装された、例示的なスイッチング回路の回路図である。モジュール２００は、ハーフブリッジ構成内でローサイドスイッチ１０８と直列に接続されたハイサイドスイッチ１０４を含む。破線２２０で示されているモジュールケーシングは、ノード２２１〜２２７を含む。ノード２２１と２２２は、それぞれ、スイッチ１０４のゲートとソースに接続（例えば、電気的に接続）されている。ノード２２３と２２４は、それぞれ、スイッチ１０８のゲートとソースに接続（例えば、電気的に接続）されている。ノード２２５は、スイッチ１０４のドレインに接続（例えば、電気的に接続）されている。ノード２２６は、寄生インダクタンス２０２を有する接続によって、スイッチ１０８のソースに接続（例えば、電気的に接続）されている。出力ノード２２７は、スイッチ１０４及び１０８によって形成されたハーフブリッジの出力において、負荷ノード１１２に接続（例えば、電気的に接続）されている。回路は、それらのそれぞれのソースに対してスイッチ１０４と１０８のゲートに電圧信号を印加するために、モジュールのノード２２１〜２２４に接続されている、ゲートドライバ１０２を更に含む。誘導負荷１１４は、出力ノード２２７においてモジュールに接続（例えば、電気的に接続）されている。電子モジュールは、モジュールの構成要素と電気的に接続されているプリントされた配線接続を有する回路基板として形成され得る。
スイッチ１０４及び１０８は、シリコンベースのトランジスタ（例えば、シリコンベースのＭＯＳＦＥＴ又はＩＧＢＴ）として実装されたスイッチなどの、従来の高電圧電力スイッチング回路で使用される幾つかのスイッチよりも高いスイッチング周波数で動作することができる。例えば、スイッチ１０４及び１０８は、図３で示されるＩＩＩ‐ＮトランジスタなどのＩＩＩ‐Ｎトランジスタであり、それは、動作の間に相当な更なる電力損失又は他の不安定性を示すことなしに、シリコンベースのＭＯＳＦＥＴ又はＩＧＢＴよりも高い周波数においてスイッチングされ得る。図３で見られるように、ＩＩＩ窒素の高電子移動度トランジスタ（ＨＥＭＴ）は、基板３００（例えば、シリコン基板）、ＡＩＮ又はＡＩＧａＮなどのＩＩＩ‐Ｎ半導体材料から形成されたＩＩＩ‐Ｎ緩衝層３０２、ＧａＮなどのＩＩＩ‐Ｎ半導体材料から形成されたＩＩＩ‐Ｎチャネル層３０６、ＩＩＩ‐Ｎチャネル層３０６のものよりも大きいバンドギャップを有するＩＩＩ‐Ｎ半導体材料（例えば、ＡｌＧａＮ又はＡｌＮ）から形成されたＩＩＩ‐Ｎ障壁層３０８、及びＩＩＩ‐Ｎ障壁層３０８に隣接するＩＩＩ‐Ｎチャネル層３０６内で形成された２次元電子ガス（２ＤＥＧ）チャネル３１６を含むことができ、２ＤＥＧチャネル３１６は、トランジスタの導電性チャネルとして働く。ＩＩＩ‐ＮのＨＥＭＴは、それぞれ、２ＤＥＧチャネル３１６と接触するソース及びドレインの接点３１０及び３１２を更に含む。ソースとドレインの接点３１０と３１２の間に配置されるゲート電極３１４は、ゲート電極３１４の直下の領域内でチャネルの導電性を調節するために使用される。任意選択的に、ゲート絶縁膜３２０が、ゲート電極３１４と下層のＩＩＩ‐Ｎ半導体材料との間に含まれる。
多くの用途では、スイッチ１０４及び１０８が、エンハンスメントモードの装置であることが好ましい。しかし、単一の高電圧エンハンスメントモードトランジスタから形成されたスイッチング装置は、確実に製造することが困難であり得る。例えば、少なくとも部分的に厳しいプロセス許容性によって、正の閾値電圧を有するエンハンスメントモード装置として一貫して且つ確実に動作するような、図３で示される装置などのＩＩＩ‐ＮのＨＥＭＴを設計することは困難であり得る。すなわち、それに対して結果としてのＨＥＭＴがエンハンスメントモード装置であるべきところのＩＩＩ‐ＮのＨＥＭＴのために設計が実施されるとしても、通常生じる層の厚さ及び特徴寸法などにおける小さい変形は、装置の多くが、ディプリーションモード装置であるか又はそれ以外の信頼できる動作のための十分に高い閾値電圧を示さない装置であるかの何れかをもたらし得る。
単一の高電圧エンハンスメントモードトランジスタに対する一代替例として、高スイッチング周波数で動作できるエンハンスメントモードスイッチが、スイッチ１０４及び１０８に対して望ましいときに、スイッチは、各々、図４で示されるように構成された、高電圧ディプリーションモード（Ｄモード）トランジスタ４０４と低電圧エンハンスメントモード（Ｅモード）トランジスタ４０２を含む、ハイブリッド装置として実装され得る。結果としての図４のハイブリッド装置は、単一の高電圧Ｅモードトランジスタと同じやり方で動作することができ、多くの場合に、単一の高電圧Ｅモードトランジスタと同じか又は類似の出力特性を達成する。低電圧Ｅモードトランジスタ４０２のソース電極４０６と高電圧Ｄモードトランジスタ４０４のゲート電極４０８は、両方とも、例えば、ワイヤー接合で共に電気的に接続され、共にハイブリッド装置のソース４１０を形成する。低電圧Ｅモードトランジスタ４０２のゲート電極４１２は、ハイブリッド装置のゲート４１４を形成する。高電圧Ｄモードトランジスタ４０４のドレイン電極４１６は、ハイブリッド装置のドレイン４１８を形成する。高電圧Ｄモードトランジスタ４０４のソース電極４２０は、低電圧Ｅモードトランジスタ４０２のドレイン電極４２２と電気的に接続されている。
図４のハイブリッド装置の特定の実施態様では、ハイブリッド装置がＩＩＩ‐Ｎ装置として実装されている。この場合では、Ｄモードトランジスタ４０４が、（例えば、オフ状態にバイアスされている間に少なくとも２００Ｖを遮断することができる）高電圧ＩＩＩ‐ＮのＤモードトランジスタであり、Ｅモードトランジスタ４０２は、（例えば、オフ状態にバイアスされている間に１００Ｖよりも大きい電圧を確実に遮断することができない）低電圧シリコンベースのＥモードトランジスタである。そのようなＩＩＩ‐Ｎスイッチの一実施態様は、スイッチ内でシリコンベースのトランジスタを利用するけれども、シリコンベースのトランジスタは低電圧装置なので、スイッチは、より高いスイッチング周波数で未だ動作することができる。
図２に戻って参照すると、（図３のような）ＩＩＩ‐Ｎトランジスタ、又は（図４のような）ハイブリッド装置、例えば、ＩＩＩ‐Ｎハイブリッド装置を、スイッチ１０４及び１０８として使用することによって、図２で示されたスイッチング回路は、シリコントランジスタを使用して実装された幾つかの従来のスイッチング回路よりも高いスイッチング周波数で動作できる。例えば、スイッチング回路は、３０ｋＨｚ以上、５０ｋＨｚ以上、８０ｋＨｚ以上、又は１ＭＨｚ以上のスイッチング周波数で動作することができる（すなわち、回路の動作の間に、スイッチは、３０ｋＨｚ以上、５０ｋＨｚ以上、８０ｋＨｚ以上、又は１ＭＨｚ以上の周波数におけるスイッチであり得る）。
スイッチング回路が所与のスイッチング周波数で動作するように設計されたときに、望ましくないノイズ及び振動は、更により高い周波数で生じ得る。例えば、スイッチング周波数が約１ＭＨｚ以下ならば、振動は、約１００ＭＨｚと３００ＭＨｚの間で生じ得る。たとえ個々のスイッチがより高いスイッチング周波数で動作できるとしても、望ましくない振動は、殊に、より高いスイッチング周波数で動作する回路内で生じる傾向がある。
図２を再び参照すると、フェライトビーズ２１０は、ローサイドスイッチ１０８のゲートとゲートドライバ１０２の第２の端子２０８との間に接続されている。フェライトビーズは、受動的な（ｐａｓｓｉｖｅ）電子構成要素であり、通常、フェライトすなわち他の金属で合金化された酸化鉄から作られた半磁性物質から作られた中空のビーズ又は円筒である。フェライトビーズは、回路内の電磁干渉（ＥＭＩ）からのノイズを抑制するために使用され得る。
ハイサイド及びローサイドスイッチ１０４及び１０８によって形成され、且つ、より高い周波数で動作するように構成された、ハーフブリッジが、電子モジュール２００の部分として実装される、図２の例示的なスイッチング回路では、フェライトビーズ２１０が、概して、ノイズを低減させることにおいて効果的でないだろう。ローサイドスイッチ１０８のソースからの電流は、寄生インダクタンスを通って流れ、したがって、接続２０４を通ってゲートドライバ１０２の第１の端子２０６へは流れない。実質的に接続２０４を通って流れている電流は存在しないので、寄生インダクタンス２０２からのノイズは、ゲートドライバ１０２、ローサイドスイッチ１０８、及びゲードドライバ１０２とローサイドスイッチ１０８のゲートとの間のコネクタ、によって形成されたループから分断されている。この構成内のフェライトビーズ２１０の無効性は、フェライトビーズ２１０が他の構成内でも効果的でないだろうことを示唆する。
図５は、スイッチ１０４と１０８が各々個別の電子パッケージに入れられた、例示的なスイッチング回路の回路図である。そのようなパッケージ化されたＩＩＩ‐Ｎ装置の一実施例が、図６で示されている。例えば、パッケージ７０２は、それぞれ、接続７０１（例えば、ワイヤー接合）によってＩＩＩ‐Ｎ装置のそれぞれのソース、ゲート、及びドレインに接続された、ソース、ゲート、及びドレインのリード７１６、７１８、及び７２０と同様に、ＩＩＩ‐Ｎ装置７０４のソース７０６又はドレイン７１０の何れかと接続された、（図示せぬ）金属取付タブを含むことができる。図６のパッケージ化されたＩＩＩ‐Ｎ装置が、図５のスイッチ１０８のために使用されるときに、パッケージのソースリード７１６は、（接続５０２を介して）ゲートドライバの第１の端子２０６と及びグランド１１０との両方に接続され、ゲートリード７１８は、フェライトビーズ２１０に接続され、且つ、ドレインリード７２０は、スイッチ１０４のパッケージのソースリードに接続されている。図５で見られるように、この構成では、接続５０２がスイッチ１０８に接続されるポイントが、グランド１１０とスイッチ１０８の寄生ソースインダクタンス２０２との間にある。したがって、この構成では、ローサイドスイッチ１０８のソースとグランドノード１１０との間の寄生インダクタンス２０２が、ゲートドライバ１０２によって見られる。
この構成では、ゲートドライバ１０２の第１の端子２０６、ゲートドライバ１０２の第２の端子２０８、フェライトビーズ２１０、ローサイドスイッチ１０８、及び寄生インダクタンス２０２が、ゲートループ５０４を形成する。ゲートループ５０４は、例示目的で示されており、物理的な構造を示唆しない。ここで、フェライトビーズ２１０は、寄生インダクタンス２０２によるゲートループ５０４内の振動及び関連するＥＭＩ又は不安定性を低減させることにおいて効果的であり得る。この構成内のフェライトビーズ２１０の有効性は、図２で示されたように、それに対してハーフブリッジがモジュール２００の部分として実装されたところの、電子回路内で観察されるフェライトビーズ２１０の無効性に照らして予測されない。
図７は、図２のように、回路の一部分が再び電子モジュール２００として実装された、例示的なスイッチング回路の回路図である。図７の構成では、ローサイドスイッチ１０８のゲートとゲートドライバ１０２の第２の端子２０８との間に接続されたフェライトビーズ２１０に加えて、第２のフェライトビーズ６１０が、ゲートドライバ１０２の第３の端子２０９とハイサイドスイッチ１０４のゲートとの間に接続されている。ここで、第２のフェライトビーズ６１０は、ハイサイドスイッチ１０４のゲートにおける振動を低減させることにおいて効果的であり得る。それは、ローサイドスイッチ１０８のゲートに接続されたフェライトビーズ２１０の無効性に照らして予測されないものである。
図７と類似する図５では示されていないが、第２のフェライトビーズ６１０は、図５の構成内のゲートドライバ１０２の第３の端子２０９とハイサイドスイッチ１０４のパッケージのゲートリードとの間にも接続され得る。この構成は図８で示されている。
図２、図５、図７、及び図８の回路内のフェライトビーズ２１０及び６１０は、約１００ＭＨｚ又は３００ＭＨｚより上の周波数を有する振動を遮断し、例えば、数十若しくは数百ｋＨｚ又は１ＭＨｚの範囲内のスイッチング周波数を通過させるように構成された、受動的なローパスフィルタを形成するように選択され得る。様々なフェライトビーズが利用可能であり、適切なフェライトビーズが、目標スイッチング周波数に基づいてスイッチング回路に対して選択され得る。
個別にパッケージ化されたトランジスタスイッチがスイッチ１０４及び１０８のために使用される、図５及び図８の構成に対して、代替的に、フェライトビーズ２１０及び６１０が、それらのそれぞれのスイッチのパッケージ内に組み込まれ得る。図９は、電子パッケージ７０２内に入れられたＩＩＩ‐Ｎトランジスタ７０４を含むスイッチの概略的な図である。トランジスタ７０４は、ソース７０６、ゲート７０８、及びドレイン７１０を含む。例えばワイヤー接合であり得る第１のコネクタ７１２が、これもまたパッケージ７０２内に入れられ且つ直接的に取り付けられた、フェライトビーズ７１４にゲート７０８を電気的に接続する。例えば、これもまたワイヤー接合であり得る第２のコネクタ７１６が、ゲート７０８のために、フェライトビーズ７１４をパッケージリード７１８に電気的に接続する。フェライトビーズをパッケージ７０２内に直接的に入れることによって、個別にパッケージ化されたスイッチを利用するスイッチング回路、例えば、図５及び図８で示されたスイッチング回路内でスイッチを使用するために、外部のフェライトビーズは必要とされない。
図１０は、４つのパッケージリード８１８、８２０、８２２、及び８２４を有する別の電子パッケージ８０２内に入れられたＩＩＩ‐Ｎトランジスタ７０４を含むスイッチの概略的な図である。電子パッケージは、通常３つのリード又は５つのリードの何れかを伴って製造され、したがって、パッケージ８０２は、５つのリードのパッケージを使って、且つ、５番目のリードを取り去ること又は単に５番目のリードを使用しないことの何れかによって、４つのリードを伴って製造され得る。
ゲート７０８は、フェライトビーズ７１４によってゲートリード８１８に接続され、ドレイン７１０は、ワイヤー接合８１２によってドレインリード８２４に接続（例えば、電気的に接続）されている。ソース７０６は、ワイヤー接合８０８によってソースリード８２０に接続（例えば、電気的に接続）されている。ソース７０６は、ワイヤー接合８１０によって更なるパッケージリード８２２にも接続（例えば、電気的に接続）されている。他のタイプのコネクタも、ワイヤー接合の代わりに使用され得る。ソース７０６のための２つのパッケージリード８２０と８２２を有することは、スイッチが、改良された回路性能をもたらし得る構成内のスイッチング回路の中へより容易に統合され得ることを可能にする。例えば、図５及び図８を参照すると、ローサイドスイッチ１０８及びフェライトビーズ２１０が図１０の装置として実装されるならば、ソース７０６のための第１のパッケージリード８２０は、グランドノード１１０に接続（例えば、電気的に接続）され、ソース７０６のための第２のパッケージリード８２２は、ゲートドライバ１０２の第１の端子２０６に接続（例えば、電気的に接続）され得る。
図６、図９、及び図１０で示されているパッケージ化されたＩＩＩ‐Ｎ装置７０４は、単一チップのエンハンスメントモードの電力トランジスタ、例えば、単一チップのＩＩＩ‐ＮのＥモードトランジスタであり得る。代替的に、パッケージ化されたＩＩＩ‐Ｎ装置７０４は、図４で示されたように、エンハンスメントモードトランジスタとディプリーションモードトランジスタを含む、ハイブリッド装置であり得る。
図１１は、電子パッケージを使用して実装され、それぞれ、図５及び図８の個別にパッケージ化されたローサイド及びハイサイドスイッチ１０８及び１０４のために使用され得る、例示的なローサイドトランジスタ７００及び例示的なハイサイドトランジスタ７００’の概略的な図である。トランジスタは、ラテラルＩＩＩ‐Ｎ装置である。ローサイドトランジスタ７００のパッケージは、ヒートシンク７０、導電性パッケージベース７１、及び絶縁材料から形成され得るケース７２を含む。パッケージの内側で、ローサイドトランジスタ７００は、基板７３、半導体本体７４、ソース電極７５、ゲート電極７６、及びドレイン電極７７を含む。ソース電極は、導電性パッケージベース７１にワイヤー接合され、今度は、導電性パッケージベース７１が、ソースパッケージリードに接続（例えば、電気的に接続）される。ゲート７６は、ゲートパッケージリードに接続（例えば、電気的に接続）され、ドレイン７７は、ドレインパッケージリードに接続（例えば、電気的に接続）されている。
ハイサイドトランジスタ７００’も、ヒートシンク７０’、導電性パッケージベース７１’、及びケース７２’を含む。ハイサイドトランジスタ７００’は、基板７３’、半導体本体７４’、ソース電極７５’、ゲート電極７６’、及びドレイン電極７７’を含む。ドレイン電極は、導電性パッケージベース７１’にワイヤー接合され、今度は、導電性パッケージベース７１’が、ドレインパッケージリードに接続（例えば、電気的に接続）されている。ゲート７６’は、ゲートパッケージリードに接続（例えば、電気的に接続）され、ドレイン７５’は、ソースパッケージリードに接続（例えば、電気的に接続）されている。
トランジスタ７００と７００’は、スイッチング回路、例えば、図５と図８のスイッチング回路の何れかにおいて使用され得る。例えば、図８を参照すると、ローサイドトランジスタパッケージ７００は、ローサイドスイッチ１０８のパッケージとして使用され、ハイサイドトランジスタパッケージ７００’は、ハイサイドスイッチ１０４のパッケージとして使用され得る。この構成内でトランジスタ７００及び７００’を使用することは、スイッチング回路内の容量結合（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を改良し得る。
図１２は、例示的なインバータの回路図である。インバータは、マイクロコントローラ９０２、及び第１のゲートドライバ９０４と第２のゲートドライバ９０６を備えた２つのハーフブリッジを含む。ゲートドライバ９０４と９０６は、フェライトビーズ９１、９２、９３、及び９４によって、ＩＩＩ‐Ｎ装置、例えばＩＩＩ‐Ｎトランジスタのそれぞれのゲートに接続されている。マイクロコントローラ９０２は、プロセッサ、及びマイクロコントローラによって実行されたときに、マイクロコントローラがゲートドライバ９０４と９０６の各々をハーフブリッジのゲートドライバとして動作させることをもたらす、実行可能な指示命令を記憶したメモリを備える。
図１３は、図２及び図７のように、回路の一部分が再び電子モジュール３００として実装された、スイッチング回路の回路図である。図１３の電子モジュール３００は、ハイサイドスイッチが並列に接続されたスイッチ１０４と１０４’のペアとして実装され、且つ、ローサイドスイッチが並列に接続されたスイッチ１０８と１０８’のペアとして実装されているという点において、図７の電子モジュール２００と異なる。多くの用途は、個別のスイッチによってサポートされ得る、より大きい負荷電流を必要とする。図１３のように２つのスイッチを並列に接続することは、負荷に送られ得る最大電流が、図７のように単一のスイッチがハイサイドスイッチとローサイドスイッチの各々のために使用されるときに送られ得る電流のほぼ２倍であることを可能にする。図１３では示されていないが、ハイサイドスイッチとローサイドスイッチは、各々、並列に接続されたＮ個のスイッチを含み得る。ここで、Ｎは、２より大きい整数である。この場合に、負荷に送られ得る最大電流は、単一のスイッチがハイサイドスイッチとローサイドスイッチの各々のために使用されるときに送られ得る電流のほぼＮ倍である。
明瞭さのために図１３では示されていないが、スイッチ１０４’のゲートは、ゲートドライバ１０２の端子２０９に接続され、スイッチ１０８’のゲートは、ゲートドライバ１０２の端子２０８に接続されている。この接続は、多くのやり方によって達成され得る。例えば、スイッチ１０４’のゲートは、モジュールノード２２１に接続され、スイッチ１０８’のゲートは、モジュールノード２２３に接続され得る。それによって、フェライトビーズ６１０が、スイッチ１０４と１０４’に共有され、フェライトビーズ２１０が、スイッチ１０８と１０８’に共有される。代替的に、スイッチ１０４’と１０８’のゲートは、各々、それら自身の更なるフェライトビーズに接続され、更なるフェライトビーズの両端部が、それぞれ、ゲートドライバの端子２０９と２０８に接続されている。
図１３のように、ハーフブリッジのスイッチが並列した装置を用いて形成されるが、フェライトビーズがスイッチのゲートに接続されてないときに、ハーフブリッジのスイッチは、動作の間に非常に不安定である傾向を示す。フェライトビーズを含むことは、これらの回路の安定性を十分に高めることが分かってきた。そのゲートにそれ自身のフェライトビーズを有する並列した装置の各々を提供することが、単一のフェライトビーズが全ての並列な装置によって共有されたときよりも安定な動作をもたらす傾向を示す一方で、単一のフェライトビーズが全ての並列な装置によって共有されるモジュールを設計及び実装することは、通常、より簡単である。
図１３の回路で更に見られるように、フェライトビーズ６１０及び２１０を、ハイサイドスイッチ及びローサイドスイッチのゲートとそれらのそれぞれのゲートドライバの端子２０９及び２０８との間に接続することに加えて、フェライトビーズ９１０及び５１０も、ハイサイドスイッチ及びローサイドスイッチのソースとそれらのそれぞれのゲートドライバの端子２０７及び２０６との間に接続され得る。フェライトビーズ９１０及び５１０は、更に、本明細書で説明された回路の何れかにおいて、スイッチのソースとそれらのそれぞれのゲートドライバの端子との間に含まれ得る。フェライトビーズ９１０及び５１０は、更に、図１３のように、特に、スイッチが並列な装置として実装されるときに、スイッチが、大きな電圧及び／又は電流をサポートし、且つ、高周波数で動作するように構成された、ハーフブリッジ回路の安定性を高め得る。
幾つかの実施態様が説明されてきた。にもかかわらず、本明細書で説明された技術及び装置の精神及び範囲から逸脱することなしに、様々な変形が行われ得ることは理解されるだろう。例えば、ハーフブリッジが電子モジュールとして提供される回路では、フェライトビーズが、モジュール内に又はモジュールの部分として含まれ得る。したがって、他の実施態様は、以下の特許請求の範囲内に含まれる。

Claims (23)

  1. 少なくとも第１のリードを備えた電子構成要素パッケージ、
    前記電子構成要素パッケージ内のＩＩＩ‐Ｎ装置であって、ドレイン、ゲート、及びソースを備え、前記ソースが前記第１のリードに接続されている、ＩＩＩ‐Ｎ装置、
    第１の端子及び第２の端子を備えたゲートドライバであって、前記第１の端子が前記第１のリードに接続されている、ゲートドライバ、並びに
    前記ＩＩＩ‐Ｎ装置の前記ゲートと前記ゲートドライバの前記第２の端子との間に接続されているフェライトビーズを備え、
    前記ＩＩＩ‐Ｎ装置が、ディプリーションモードのＩＩＩ‐Ｎトランジスタとエンハンスメントモードのシリコントランジスタとを備えた、ハイブリッド装置である、
    回路。
  2. 前記ゲートドライバの前記第２の端子、前記フェライトビーズ、前記ＩＩＩ‐Ｎ装置、前記第１のリード、及び前記第１の端子が、ゲートループを形成し、前記第１のリードが、寄生インダクタンスを有し、前記フェライトビーズが、前記寄生インダクタンスによる前記ゲートループ内の振動及び電磁干渉を低減させるように構成されている、請求項１に記載の回路。
  3. 前記ＩＩＩ‐Ｎ装置及び前記電子構成要素パッケージがローサイドスイッチを形成し、前記第１のリードがグランドノードに接続され、前記回路が前記ＩＩＩ‐Ｎ装置の前記ドレインと高電圧ノードとの間に接続されたハイサイドスイッチを更に備え、前記ハイサイドスイッチが前記ゲートドライバの第３の端子に接続されたハイサイドゲートを備える、請求項１に記載の回路。
  4. 前記ゲートドライバが、前記第１の端子に対して前記第２の端子にローサイド制御信号を印加し、前記ゲートドライバの第４の端子に対して前記第３の端子にハイサイド制御信号を印加するように構成され、前記第４の端子が、前記ハイサイドスイッチのハイサイドソースに接続されている、請求項３に記載の回路。
  5. 前記ゲートドライバと少なくとも１つの他のゲートドライバとに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーフブリッジとして動作させるように前記ゲートドライバと前記他のゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項３に記載の回路。
  6. 前記グランドノードに対する前記高電圧ノードにおける電圧が、約４００Ｖ以上である、請求項３に記載の回路。
  7. 前記ゲートドライバが、前記第１の端子に対して前記第２の端子に制御信号を印加するように構成され、前記制御信号が、３０ｋＨｚと１０ＭＨｚの間の周波数を有している、請求項６に記載の回路。
  8. 前記ハイサイドゲートと前記ゲートドライバの前記第３の端子との間に接続された、第２のフェライトビーズを更に備える、請求項３に記載の回路。
  9. 前記ゲートドライバが、前記第１の端子に対して前記第２の端子に制御信号を印加するように構成され、前記制御信号が、３０ｋＨｚと１０ＭＨｚの間の周波数を有している、請求項１に記載の回路。
  10. 前記フェライトビーズが、１００ＭＨｚより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項１に記載の回路。
  11. 前記電子構成要素パッケージが、第２のリードであって、前記ソースとグランドノードとに接続された、第２のリードを更に備え、前記第１のリードが、前記ゲートドライバの前記第１の端子と電気的に接続されている、請求項１に記載の回路。
  12. 第１及び第２のハイサイド出力端子と第１及び第２のローサイド出力端子とを備えたゲートドライバ、
    ハイサイドＩＩＩ‐Ｎ装置であって、
    前記ゲートドライバの前記第１のハイサイド出力端子に接続されたハイサイドゲートと、
    高電圧ノードに接続されたハイサイドドレインと、
    負荷ノードに接続されたハイサイドソースとを備えた、ハイサイドＩＩＩ‐Ｎ装置、
    ローサイドＩＩＩ‐Ｎ装置であって、
    前記ゲートドライバの前記第１のローサイド出力端子に接続されたローサイドゲートと、
    前記負荷ノードに接続されたローサイドドレインと、
    グランドノードに接続されたローサイドソースとを備えた、ローサイドＩＩＩ‐Ｎ装置、並びに
    前記ハイサイドゲートと前記ゲートドライバの前記第１のハイサイド出力端子との間に接続されたフェライトビーズを備え、
    前記ハイサイドＩＩＩ‐Ｎ装置が、ディプリーションモードのＩＩＩ‐Ｎトランジスタとエンハンスメントモードのシリコントランジスタとを備えた、ハイブリッド装置である、
    回路。
  13. 前記ゲートドライバに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーブリッジとして動作させるように前記ゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項１２に記載の回路。
  14. 前記回路の動作の間に、前記グランドノードに対する前記高電圧ノードにおける電圧が、少なくとも約４００Ｖである、請求項１２に記載の回路。
  15. 前記ゲートドライバが、前記第２のハイサイド出力端子に対して前記第１のハイサイド出力端子に制御信号を印加し、前記第２のローサイド出力端子に対して前記第１のローサイド出力端子に制御信号を印加するように構成され、前記制御信号が、３０ｋＨｚと１０ＭＨｚの間の周波数を有している、請求項１２に記載の回路。
  16. 前記フェライトビーズが、１００ＭＨｚより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項１２に記載の回路。
  17. ハイサイド及びローサイド出力端子を備えたゲートドライバ、
    第１の電子構成要素であって、
    第１の導電性構造ベースを備えた第１の電子パッケージと、
    前記第１の電子パッケージ内に入れられたハイサイドＩＩＩ‐Ｎ装置であって、前記第１の電子パッケージ内に入れられたフェライトビーズによって前記ゲートドライバの前記ハイサイド出力端子に接続されたハイサイドゲート、負荷ノードに接続されたハイサイドソース、及び前記第１の電子パッケージの前記第１の導電性構造ベースによって高電圧ノードに接続されたハイサイドドレインを備えた、ハイサイドＩＩＩ‐Ｎ装置とを備えた、第１の電子構成要素、並びに
    第２の電子構成要素であって、
    第２の導電性構造ベースを備えた第２の電子パッケージと、
    前記第２の電子パッケージ内に入れられたローサイドＩＩＩ‐Ｎ装置であって、前記ゲートドライバの前記ローサイド出力端子に接続されたローサイドゲート、前記負荷ノードに接続されたローサイドドレイン、及び前記第２の電子パッケージの前記第２の導電性構造ベースによってグランドノードに接続されたローサイドソースを備えた、ローサイドＩＩＩ‐Ｎ装置とを備えた、第２の電子構成要素を備える、回路。
  18. 前記ゲートドライバに接続されたプロセッサ、及び
    実行可能な指示命令であって、前記プロセッサによって実行されたときに、前記プロセッサが前記回路をハーブリッジとして動作させるように前記ゲートドライバを制御することをもたらす、指示命令を記憶しているメモリを備える、請求項１７に記載の回路。
  19. 動作の間に、前記グランドノードに対する前記高電圧ノードにおける電圧が約４００Ｖ以上であるように構成されている、請求項１７に記載の回路。
  20. 前記ゲートドライバが、前記ハイサイド及びローサイド出力端子にそれぞれの制御信号を出力するように構成され、前記制御信号が、５０ｋＨｚと１ＭＨｚの間の周波数を有している、請求項１７に記載の回路。
  21. 前記ハイサイドＩＩＩ‐Ｎ装置が、エンハンスメントモードトランジスタである、請求項１７に記載の回路。
  22. 前記ハイサイドＩＩＩ‐Ｎ装置が、ディプリーションモードのＩＩＩ‐Ｎトランジスタとエンハンスメントモードトランジスタとを備えた、ハイブリッド装置である、請求項１７に記載の回路。
  23. 前記フェライトビーズが、１００ＭＨｚより上の周波数を有する電磁干渉を遮断するように構成された、受動的なローパスフィルタを形成している、請求項１７に記載の回路。
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