JP6626083B2 - 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム - Google Patents

高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム Download PDF

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Description

開示された実施形態は、半導体ダイアセンブリに関する。より詳細には、本技術は、高効率熱経路を有する積層半導体ダイアセンブリおよび関連するシステムと方法に関する。
メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージ化された半導体ダイは、基板上に取り付けられ、プラスチック保護カバー内に収容された半導体ダイを、典型的に含む。ダイは、メモリセル、プロセッサ回路およびイメージャデバイスなどの機能的フィーチャだけでなく、この機能的フィーチャに電気的に接続されたボンドパッドも含む。ボンドパッドは、より高レベルの回路にダイを接続できるように、保護カバーの外部の端子に電気的に接続することが出来る。
市場圧力により、半導体製造者は、電子デバイスの空間的な制約内に収まるように、ダイパッケージのサイズを常に縮小せざるを得ず、また、動作パラメータに見合うように各パッケージの機能容量の増加を強いられてもいる。半導体パッケージによって覆われる表面面積（即ち、パッケージの“フットプリント”）を実質的に増加させることなく、パッケージの処理能力を増加させるためのアプローチの一つが、単一パッケージ内に複数の半導体ダイを相互の上に垂直方向に積層することである。このように垂直方向に積層されたパッケージ内のダイは、スルーシリコンビア（ＴＳＶ）を用いて、隣接するダイのボンドパッドと、個々のダイのボンドパッドとを電気的に結合することによって相互接続されることが出来る。
垂直方向に積層されたダイパッケージに関連する課題は、個々のダイからの熱が常に生じており、積層されたダイによって生成する凝集した熱を放散することが困難であることである。このことが、個々のダイ、ダイ間の接合、パッケージ全体の動作温度を上昇させ、それによって、その最大動作温度（Ｔｍａｘ）を超える温度に積層されたダイを到達させることがある。この問題は、また、パッケージ内のダイの密度が増加すると、悪化する。さらに、デバイスがダイ積層内に様々な種類のダイを有する場合、そのデバイスの最大動作温度は、最も低い最大動作温度を有するダイに限定される。
本技術の実施形態による半導体ダイアセンブリを示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す上面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す上面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す上面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す断面図である。 本技術の実施形態による半導体ダイアセンブリを製造する方法を示す上面図である。 本技術の実施形態による半導体ダイアセンブリの断面図である。 本技術の実施形態による半導体ダイアセンブリの上面図である。 本技術の実施形態による半導体ダイアセンブリの断面図である。 本技術の実施形態による半導体ダイアセンブリの断面図である。 本技術の実施形態による半導体ダイアセンブリの断面図である。 本技術の実施形態による半導体ダイアセンブリの断面図である。 本技術の実施形態により構成される半導体ダイアセンブリを含むシステムの概略図である。
高効率熱経路を有する積層半導体ダイアセンブリと関連するシステムおよび方法の幾つかの実施形態の具体的な詳細事項が以下に記述される。“半導体ダイ”という語は、集積回路もしくはコンポーネント、データ記憶素子、処理コンポーネントおよび／または半導体基板上に製造された他のフィーチャを有するダイのことを一般的に指す。例えば、半導体ダイは、集積回路メモリおよび／または論理回路を含むことが出来る。半導体ダイおよび／または半導体ダイパッケージ内の他のフィーチャは、二つの構造が、例えば、伝導、対流および／または放射によって熱を通じてエネルギーを交換することが出来る場合、相互に“熱的に接触して”いるものとして言及されることが出来る。本技術は、さらなる実施形態を有することが出来ることと、本技術は、図１−図１０を参照して以下に記述される実施形態の詳細事項のうちの幾つかがなくても実行できることも、当業者は、また、理解するであろう。
本明細書で用いられる場合、“垂直方向（ｖｅｒｔｉｃａｌ）”“側方向（ｌａｔｅｒａｌ）”“上方（ｕｐｐｅｒ）”“下方（ｌｏｗｅｒ）”という語は、図面に示された方向から見て、半導体ダイアセンブリにおけるフィーチャの相対的な方向または位置を指すことが出来る。例えば、“上方（ｕｐｐｅｒ）”または“最上（ｕｐｐｅｒｍｏｓｔ）”とは、他のフィーチャよりもページの上部により近く配置されたフィーチャを指すことが出来る。しかしながら、これらの用語は、方向づけによっては、上部／底部（ｔｏｐ／ｂｏｔｔｏｍ）、上／下（ｏｖｅｒ／ｕｎｄｅｒ）、上／下（ａｂｏｖｅ／ｂｅｌｏｗ）、上／下（ｕｐ／ｄｏｗｎ）および左／右（ｌｅｆｔ／ｒｉｇｈｔ）が入れ替えられることが出来るような、反転または傾斜された方向など他の方向を有する半導体デバイスを含む、と広く解釈されるべきである。
図１は、本技術の一実施形態による半導体ダイアセンブリ１００（“アセンブリ１００”）を示す断面図である。アセンブリ１００は、パッケージ支持基板１０２と、パッケージ支持基板１０２に取り付けられた第一の半導体ダイ１１０と、第一のダイ１１０の中心領域または中心を外れた領域などの積層領域における積層１２２に配置された複数の第二の半導体ダイ１２０と、を含むことが出来る。第一のダイ１１０は、第二のダイ１２０の側方向に外側の周辺領域１１２と、接着剤１３３によって第一のダイ１１０の周辺領域１１２に取り付けられた第一部分１３１と、第二のダイ１２０の積層１２２を覆うか、包囲するか、または積層１２２の上にある第二部分１３２とを有する熱伝達構造（ＴＴＳ）１３０と、をさらに含むことが出来る。接着剤１３３は、例えば、熱界面材料（“ＴＩＭ”）または他の適切な接着剤とすることが出来る。例えば、ＴＩＭおよび他の接着剤は、シリコンベースのグリース、ゲルまたは、相変化材料と同様に、導電性材料（例えば、カーボンナノチューブ、はんだ材料、ダイアモンド状炭素（ＤＬＣ）など）をドープされた接着剤を含むことが出来る。図１に示された実施形態においては、第一部分１３１は、少なくとも第一のダイ１１０の周辺領域１１２から、第二のダイ１２０の積層１２２の中間の高さまで延びる、ダム（ｄａｍ）部材などのベースである。第二部分１３２は、接着剤１３３によって第一部分１３１および最上部の第二のダイ１２０に取り付けられたカバーである。第一部分１３１および第二部分１３２は、金属（例えば、銅もしくはアルミニウム）または他の高い熱伝導性を有する材料から製造されたケーシングをともに画定することが出来、第一部分１３１および第二部分１３２は、第二のダイ１２０の積層１２２が配置される空洞１３８をともに画定することが出来る。
アセンブリ１００は、第二のダイ１２０の各々の間と、第一のダイ１１０および底部の第二のダイ１２０の間とにアンダーフィル材料１６０をさらに含む。アンダーフィル材料１６０は、第一のダイ１１０に近接した領域において、第二のダイ１２０の積層１２２から外側に延びるフィレット（ｆｉｌｌｅｔ）１６２を形成することが出来る。アセンブリ１００は、第一のダイ１１０および第二のダイ１２０の積層１２２からの熱の熱放散を高めることが期待される。例えば、ＴＴＳ１３０は、第一のダイ１１０の周辺領域１１２の大部分から直接的に第一経路に沿って、かつ、第二のダイ１２０を通る第二経路に沿って、熱を効率的に伝達するための高い熱伝導率を有する材料から製造することが出来る。ＴＴＳ１３０の第一部分１３１は、第一のダイ１１０の周辺領域１１２の利用可能な領域の大部分に取り付けられる。なぜなら、アンダーフィル材料１６０のフィレット１６２が周辺領域１１２のかなりの割合を覆うことを妨げるようなダムを第一部分１３１が提供するからである。これは、第一の熱経路の効率を高める。なぜなら、第一部分１３１が第一のダイ１１０の周辺領域１１２に取り付けられる前にアンダーフィル材料が堆積されるデバイスと比較すると、周辺領域１１２のうちのより大きな表面面積が、ＴＴＳ１３０の第一部分１３１によって覆われ得るからである。
図１に示されるアセンブリ１００の幾つかの実施形態は、このように、アセンブリ１００内の個々のダイ１１０、１２０の動作温度を低下させるように、熱的特性を高めることが出来、個々のダイ１１０、１２０が、指定された最大温度（Ｔｍａｘ）未満のままであるようにする。これは、ハイブリッドメモリキューブ（ＨＭＣ）としてアセンブリ１００が配置されるときに非常に有用と成り得る。なぜなら、第一のダイ１１０は、一般的により大きい下層の論理ダイであって、第二のダイ１２０は、一般的にメモリダイであり、論理ダイは、メモリダイよりも非常に高い電力レベルで（例えば、０．６２８Ｗに対して５．２４Ｗ）典型的に動作するからである。論理ダイＨＭＣ構造は、第一のダイ１１０の周辺領域１１２で相当量の熱を一般的に集中させる。論理ダイは、また、周辺領域でより高い電力密度を有することがあり、その結果、周辺領域におけるさらなる熱の集中とより高い温度とを生じる。このように、高い熱導伝性を有する、ＴＴＳ１３０の第一部分１３１に対して、第一のダイ１１０の周辺領域１１２の大部分を結合することによって、熱は、第一のダイの周辺領域１１２から効率的に除去されることが出来る。
図２Ａ−図２Ｆは、本技術の実施形態によるアセンブリ１００を製造する方法の態様を示す。図２Ａは、アセンブリ１００を製造する段階の断面図であり、図２Ｂは、アセンブリ１００を製造する段階の上面図である。図２Ａを参照すると、パッケージ支持基板１０２は、より高レベルのパッケージングの外部電気コンポーネント（図示せず）に、第一のダイ１１０および第二のダイ１２０を接続するように構成される。例えば、パッケージ支持基板１０２は、半導体コンポーネント（例えば、ドープされたシリコンウェーハもしくはヒ化ガリウムウェーハ）、非導電性コンポーネント（例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）などの様々なセラミック基板）、および／または導電性部分（例えば、相互接続回路、ＴＳＶなど）を含むインターポーザまたはプリント回路基板とすることが出来る。図２Ａに示された実施形態においては、パッケージ支持基板１０２は、第一の複数の電気コネクタ１０４ａを介してパッケージ支持基板１０２の第一側面１０３ａにおいて第一のダイ１１０に対して電気的に結合され、第二の複数の電気コネクタ１０４ｂ（“電気コネクタ１０４”と集合的に称される）を介してパッケージ支持基板１０２の第二側面１０３ｂにおいて外部回路（図示せず）に対して電気的に結合される。電気コネクタ１０４は、はんだボール、導電性バンプおよびピラー、導電性エポキシ、および／または他の適切な導電性素子とすることが出来る。様々な実施形態においては、パッケージ支持基板１０２は、第一の半導体ダイ１１０の裏面における熱放散を高めるために、比較的高い熱伝導率を有する材料で製造されることが出来る。
図２Ａおよび図２Ｂに示されるように、第一のダイ１１０は、積層された第二のダイ１２０よりも大きいフットプリントを有することが出来る。したがって、第一のダイ１１０は、取り付け領域１１１（図２Ａ）または積層領域を含み、そこで、第二のダイ１２０が第一のダイ１１０に取り付けられ、周辺領域１１２は、取り付け領域１１１の少なくとも一側面を超えて側方向に外側に延びる。周辺領域１１２は、したがって、第二のダイ１２０の外側に（例えば、第二のダイ１２０の長さおよび／または幅を超えて）ある。
第一のダイ１１０、第二のダイ１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、他の形式の集積回路メモリ、処理回路、イメージングコンポーネントおよび／または他の半導体フィーチャなどの、様々な種類の半導体コンポーネントおよび機能的フィーチャを含むことが出来る。様々な実施形態においては、例えば、アセンブリ１００は、ＨＭＣとして構成されることが出来、そこでは、積層された第二のダイ１２０は、データストレージを提供するＤＲＡＭダイまたは他のメモリダイであって、第一のダイ１１０は、ＨＭＣ内のメモリ制御（例えば、ＤＲＡＭ制御）を提供する高速論理ダイである。他の実施形態においては、第一のダイ１１０および第二のダイ１２０は、他の半導体コンポーネントを含んでもよく、および／または、積層１２２における個々の第二のダイ１２０の半導体コンポーネントは異なっていてもよい。
第一のダイ１１０および第二のダイ１２０は、長方形、円形および／または他の適切な形状とすることが出来、様々な異なる寸法を有することが出来る。例えば、個々の第二のダイ１２０は、約１０−１１ｍｍ（例えば、１０．７ｍｍ）の長さＬ１と、約８−９ｍｍ（例えば、８．６ｍｍ、８．７ｍｍ）の幅とを各々有することが出来る。第一のダイ１１０は、約１２−１３ｍｍ（例えば、１２．６７ｍｍ）の長さＬ２と、約８−９ｍｍ（例えば、８．５ｍｍ、８．６ｍｍなど）の幅とを有することが出来る。他の実施形態においては、第一のダイ１１０および第二のダイ１２０は、他の適切な寸法を有することが出来、および／または個々の第二のダイ１２０は、互いに異なる寸法を有することが出来る。
（“ポーチ”または“シェルフ”として当業者に既知の）第一のダイ１１０の周辺領域１１２は、第一のダイ１１０と第二のダイ１２０との相対的寸法と、第一のダイ１１０の前方を向いている表面１１４上の積層１２２の位置と、によって画定されることが出来る。図２Ａおよび図２Ｂに示された実施形態においては、積層１２２は、第一のダイ１１０の長さＬ２に対して中心に配置され、周辺領域１１２が積層１２２の二つの対向面を超えて側方向に延びるようにする。例えば、第一のダイ１１０の長さＬ２が、第二のダイ１２０の長さＬ１よりも約１．０ｍｍ長い場合、周辺領域１１２は、中心に配置された第二のダイ１２０のどちらかの側面を約０．５ｍｍ超えて延びるだろう。積層１２２は、また、第一のダイ１１０の幅に対しても中心に配置され、第一のダイ１１０の幅と長さの双方が中心に配置された積層１２２の幅と長さよりも大きい実施形態においては、周辺領域１１２は、第二のダイ１２０の全周囲に延びることが出来る。他の実施形態においては、積層１２２は、第一のダイ１１０の前方を向いている表面１１４（図２Ａ）に対してオフセットされることが出来、および／または第一のダイ１１０の周辺領域１１２は、積層１２２の全周囲よりも短く、周囲に延びることが出来る。さらなる実施形態においては、第一のダイ１１０および第二のダイ１２０は、円形とすることが出来るので、第一のダイ１１０および第二のダイ１２０の相対的な直径が、周辺領域１１２を画定する。
図２Ａに示されるように、第二のダイ１２０は、積層１２２において相互に電気的に結合されることが出来、隣接するダイ１１０とダイ１２０との間に配置された複数の導電性素子１２４によって、下層の第一のダイ１１０に電気的に結合されることが出来る。図１に示された積層１２２は、相互に電気的に結合された８つの第二のダイ１２０を含むが、他の実施形態においては、積層１２２は、（例えば、２−４つのダイ、または少なくとも９つのダイなど）８つより多いダイまたは８つ未満のダイを含むことが出来る。導電性素子１２４は、ピラー、円柱、スタッド、バンプなどの様々な適切な構造を有することが出来、銅、ニッケル、はんだ（例えば、ＳｎＡｇベースのはんだ）、導体充填エポキシおよび／または他の導電性材料で製造することが出来る。選択された実施形態においては、例えば、導電性素子１２４は、銅のピラーとすることが出来るが、他の実施形態においては、導電性素子１２４は、バンプ・オン・窒化物構造などのより複雑な構造を含むことが出来る。
図２Ａにさらに示されるように、個々の第二のダイ１２０は、対応する導電性素子１２４と片側または両側で整列した複数のＴＳＶ１２６を各々含むことが出来、第二のダイ１２０の対向する側面における電気的接続を提供することが出来る。各ＴＳＶ１２６は、個々の第二のダイ１２０を完全に通り抜ける導電性材料（例えば、銅）と、導電性材料を包囲する電気的に絶縁性を有する材料とを含むことが出来、第二のダイ１２０の残りからＴＳＶ１２６を電気的に分離することが出来る。図１には示されていないが、第一のダイ１１０は、また、より高いレベルの回路に第一のダイ１１０を電気的に結合するために、複数のＴＳＶ１２６も含むことが出来る。電気的接続を超えて、ＴＳＶ１２６および導電性素子１２４は、熱コンジットを提供し、そこを通じて、（例えば、第一の熱経路を通じて）第一のダイ１１０および第二のダイ１２０から熱を伝達させることが出来る。幾つかの実施形態においては、導電性素子１２４および／またはＴＳＶ１２６の寸法は、積層１２２を垂直方向に通る熱伝達を促進するために増加することができる。例えば、個々の導電性素子１２４は、ダイ１１０、１２０を通る熱経路を改良するために、約１５−３０μｍの直径または他の適切な寸法を各々有することができる。他の実施形態においては、第二のダイ１２０は、積層１２２を通る熱経路も提供することが出来る他の種類の電気コネクタ（例えば、ワイヤボンド）を用いて、相互に、かつ第一のダイ１１０に電気的に結合されることが出来る。
様々な実施形態においては、アセンブリ１００は、また、導電性素子１２４の間に介在して配置された複数の熱伝導素子１２８（破線で示される）も含むことが出来る。個々の熱伝導素子１２８は、導電性素子１２４（例えば、銅ピラー）と少なくともほぼ類似の構造および組成とすることが出来る。しかしながら、熱伝導素子１２８は、ＴＳＶ１２６またはダイ１１０、１２０の他の電気的にアクティブなコンポーネントに電気的に結合されていないため、第二のダイ１２０同士の間の電気的接続を提供しない。その代わりに、熱伝導素子１２８は、積層１２２を通る全体の熱伝導を増加させる、電気的に絶縁された“非知能型（ｄｕｍｂ）素子”であり、第一の熱経路に沿った熱伝達を促進する。例えば、アセンブリ１００がＨＭＣとして構成される実施形態においては、ＨＭＣの動作温度を数度（例えば、約６−７℃）下降させるために、導電性素子１２４の間への熱伝導素子１２８の追加が示された。
図２Ｃは、第一のダイ１１０およびパッケージ支持基板１０２にＴＴＳ１３０（図１）の第一部分１３１が取り付けられた後の、アセンブリ１００を製造するための方法の、その後の段階を示す断面図であり、図２Ｄは、当該段階を示す上面図である。図２Ｃを参照すると、第一部分１３１のこの実施形態は、第一のダイ１１０の少なくとも一部の周囲に延びるように構成された基盤１４２（例えば、基礎）と、第一のダイ１１０の周辺領域１１２の上に配置されるように構成されたショルダ１４４とを有する。第一部分１３１は、第二のダイ１２０の積層１２２を基準とする高さ（Ｈ１）まで延びる側壁１４６をさらに含むことが出来る。側壁１４６は、また、間隙（Ｇ）の分だけ第二のダイ１２０の積層１２２から離隔され、ショルダ１４４が、周辺領域１１２のかなりの割合（例えば、カバー領域（Ｃ））を覆うようにする。基盤１４２は、接着剤１４８によってパッケージ支持基板１０２に取り付けられることが出来、ショルダ１４４は、熱伝導性接着剤１３３によって第一のダイ１１０の周辺領域１１２に取り付けられることが出来る。接着剤１３３および１４８は、同一の接着剤とすることが出来るか、または互いに異なるものとすることが出来る。接着剤１３３は、例えば、ＴＩＭとすることが出来る。図２Ｄに示されるように、第一部分１３１は、第一のダイ１１０と第二のダイ１２０とを包囲するリングとすることが出来る。
図２Ｅは、第二のダイ１２０同士の間、および、第一のダイ１１０と底部の第二のダイ１２０との間にアンダーフィル材料１６０が配置された後の、アセンブリ１００を製造する方法の別の段階を示す断面図である。アンダーフィル材料１６０は、典型的には、第二のダイ１２０、導電性素子１２４および熱伝導素子１２８の間に介在する空間を充填する流動性材料である。ＴＴＳ１３０の第一部分１３１は、第一のダイ１１０の周辺領域１１２をフィレット１６２が覆う程度を抑制するダム部材を提供する。例えば、アンダーフィル材料１６０を堆積した後で周辺領域１１２に熱伝導部材を取り付ける他のデバイスの場合のように、フィレット１６２が周辺領域１１２の上に側方向に広がるのではなく、フィレット１６２は、側壁１４６の一部に沿って上方に延びる。アンダーフィル材料１６０は、非導電性エポキシペースト（例えば、日本の新潟のＮａｍｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎによって製造されたＸＳ８４４８−１７１）、キャピラリアンダーフィル、非導電性膜、モールドアンダーフィルとすることが出来、および／または、他の適切な電気的に絶縁性を有する材料を含むことが出来る。アンダーフィル材料１６０は、代替的には、ドイツのデュッセルドルフのＨｅｎｋｅｌによって製造されたＦＰ４５８５などの誘電性アンダーフィルとすることが出来る。幾つかの実施形態においては、アンダーフィル材料１６０は、積層１２２を通る熱放散を促進するために、その熱伝導性に基づいて選択されることが出来る。アンダーフィル材料１６０の体積は、介在する空間を適切に充填するように選択され、フィレット１６２を形成するために、第一部分１３１の側壁１４６と、第二のダイ１２０の積層１２２との間の間隙（Ｇ）に、アンダーフィル材料１６０の過剰部分が行くようにする。高さ（Ｈ１）、間隙（Ｇ）およびカバー面積（Ｃ）は、アンダーフィル材料１６０のフィレット１６２を収容するための、側壁１４６と第二のダイ１２０の積層１２２との間の十分な空間も備えながら、周辺領域１１２のカバー面積（Ｃ）が大きくなるように選択される。
図２Ｆは、ＴＴＳ１３０の第二部分１３２が第一部分１３１に取り付けられて、ＴＴＳ１３０を完成させた後の図１のアセンブリ１００を示す断面図である。第二部分１３２は、接着剤１３３によって最上部の第二のダイ１２０に取り付けられた上部１５２と、接着剤１３３によって第一部分１３１に取り付けられた底部１５４と、上部１５２から張り出している側壁１５６と、を有することが出来る。第一部分１３１および第二部分１３２は、第二のダイ１２０の積層１２２を包含する空洞１３８をともに画定する。図２Ｆに示された実施形態のＴＴＳ１３０は、このように、第一のダイ１１０および第二のダイ１２０によって生成される熱を除去するために、熱伝達を促進させる熱伝導ケーシングである。ＴＴＳ１３０の第一部分１３１と第二部分１３２の各々は、銅またはアルミニウムなどの金属で製造することが出来、ＴＴＳ１３０が金属ベース部分と金属カバーとを有するようにする。
図３は、本技術によるアセンブリ１００の別の実施形態の断面図である。この実施形態においては、ＴＴＳ１３０の第一部分１３１は、最上部の第二のダイ１２０の上部と少なくともほぼ同一の高さまで伸びる高さ（Ｈ２）を有する側壁１４６を有し、ＴＴＳ１３０の第二部分１３２は、側壁１４６の上部に取り付けられた底部１５４を有する。第二部分１３２は、このように、上部１５２から張り出している別個の側壁を有しない。第二部分１３２は、接着剤１３３によって第一部分１３１に取り付けられることが出来る。
図４Ａは、本技術による製造プロセスのある段階における半導体ダイアセンブリ４００の断面側面図であり、図４Ｂは上面図である。アセンブリ４００の幾つかの特徴は、アセンブリ１００を参照して上述された特徴と類似しているため、類似の参照番号は、図１−図４Ｂで類似の要素を指す。図４Ａは、内部ケーシング４３０が第一のダイ１１０に取り付けられた後のアセンブリ４００を示す。内部ケーシング４３０は、第一の内部表面４３３を有する第一の支持物４３１と、第二の内部表面４３４を有する第二の支持物４３２と、第一の支持物４３１と第二の支持物４３２との間に延びる上部４３５とを含むことが出来る。内部ケーシング４３０は、第一の支持物４３１と第二の支持物４３２とを有する側面上で閉じているが、他の二つの側面上では開いている空洞４３６を有する。第一の支持物４３１および第二の支持物４３２は、接着剤１３３によって第一のダイ１１０の周辺領域１１２に取り付けられることが出来る。内部ケーシング４３０の上部４３５は、また、接着剤１３３によって第二のダイ１２０の上部に取り付けられることが出来る。図４Ｂに示されるように、内部ケーシング４３０は、第一のダイ１１０のフットプリントと類似のフットプリントを有することが出来る。
図４Ｃは、第二のダイ１２０同士の間、および、第一のダイ１１０と底部の第二のダイ１２０との間にアンダーフィル材料１６０が堆積された後の、製造のその後の段階におけるアセンブリ４００の断面側面図である。図４Ｂを再度参照すると、アンダーフィル材料は、矢印Ｆによって示されるように、内部ケーシング４３０の開放面を通じてアンダーフィル材料を流すことによって、介在する空間内に分散することが出来る。アンダーフィル材料の流れを促進するために、アセンブリ４００は、空洞４３６内で介在する空間を通って、重力がアンダーフィル材料１６０を引っ張るような角度で傾斜することが出来る。
図４Ｄは、製造のその後の段階におけるアセンブリ４００の断面側面図であり、図４Ｅは、その上面図である。図４Ｄを参照すると、アセンブリ４００は、空洞４４８をともに画定する内部表面４４４と上部４４６とを有する側壁４４２を有する外部ケーシング４４０をさらに含む。図４Ｅに示されるように、側壁４４２の内部表面４４４は、４つの側面を有し、第一のダイ１１０、第二のダイ１２０の積層および内部ケーシング４３０を空洞４４８が包囲するようにする。図４Ｄを参照すると、外部ケーシング４４０は、接着剤１４８によってパッケージ支持基板１０２に対して取り付けられることが出来、接着剤１３３によって内部ケーシング４３０の上部４３５に取り付けられることが出来る。この実施形態は、上記で説明されたように第一のダイ１１０の周辺領域１１２に対し、かつ、第二のダイ１２０の側面に対して、良好な熱界面を提供する。なぜなら、アンダーフィル材料１６０は、ケーシング内の隙間よりも高い熱伝導率を有することが出来るためである。
図５Ａは、本技術の別の実施形態による半導体デバイスアセンブリ５００（“アセンブリ５００”）の断面図であり、図５Ｂは、その上面図である。類似の参照番号は、図１−図５Ｂを通して類似の要素を指す。アセンブリ５００は、上部５３２と、上部５３２と一体化して形成された側壁５３４と、上部５３２および側壁５３４によって画定される空洞５３８と、を有するＴＴＳ５３０を含む。ＴＴＳ５３０は、銅またはアルミニウムなどの高い熱伝導率を有する材料から形成される一体成形のケーシングである。側壁５３４は、内部表面５３５を有することが出来る。一実施形態においては、図５Ｂに示されるように、内部表面５３５は、第二のダイ１２０の積層１２２から離隔されるように構成された４つの側面を有することが出来、第二のダイ１２０と側壁５３４の内部表面５３５との間に小さな間隙が存在するようにする。図５Ａを再度参照すると、側壁５３４は、接着剤１４８によってパッケージ支持基板１０２に取り付けられた基盤５３６と、接着剤１３３によって第一のダイ１１０の周辺領域１１２に取り付けられたショルダ５３７とをさらに含むことが出来る。基盤５３６は、第一のダイ１１０の周辺領域１１２から側方向に外側に離隔された内部表面５３９を有する基礎とすることが出来る。ＴＴＳ５３０は、注入口５４０ａと排出口５４０ｂとをさらに含むことが出来る。注入口５４０ａは、側壁５３４の下方部分を通って延びる第一の通路とすることが出来、排出口５４０ｂは、側壁５３４の上方部分を通って延びる第二の通路とすることが出来る。図５Ｂを参照すると、注入口５４０ａおよび排出口５４０ｂは、相互に側方向にオフセットすることが出来るか、または、他の実施形態においては、空洞５３８にわたって相互に整列することが出来る。他の実施形態においては、注入口５４０ａおよび排出口５４０ｂは、ほぼ同一の高さで、側壁を通って延びることが出来る。さらに他の実施形態においては、注入口５４０ａは、排出口５４０ｂよりも側壁５３４に沿って相対的に高く配置されることが出来る。
アンダーフィル材料１６０は、注入口５４０ａを介して空洞５３８に注入され（Ｉ）、第二のダイ１２０同士の間、および、第一のダイと底部の第二のダイ１２０との間に介在する空間をアンダーフィル材料１６０が充填するようにする。一実施形態においては、アンダーフィル材料１６０が排出口５４０ｂの外へ流れる（Ｏ）まで、アンダーフィル材料１６０は、空洞５３８に注入されることが出来る。注入口５４０ａおよび排出口５４０ｂは、アンダーフィル材料１６０でこれらの通路を充填することによって封止されることが出来、または、他の実施形態においては、注入口５４０ａおよび排出口５４０ｂの外部開口は、ＴＴＳ５３０内の空洞５３８を封止するために、別の材料でキャップされることが出来る。結果として、ＴＴＳ５３０は、アンダーフィル材料１６０を効率的に含むダム部材を提供し、さらに、側壁５３４のショルダ５３７によって第一のダイ１１０の周辺領域１１２の大きな表面積を覆う。さらに、アンダーフィル材料１６０は、また、第二のダイ１２０からの側方向への熱伝達も促進するために、第二のダイ１２０の側面と接触する。
図６は、本技術の別の実施形態による半導体ダイアセンブリ６００（“アセンブリ６００”）の断面図である。類似の参照番号は、図１−図６において類似の要素を指す。アセンブリ６００は、上部６３２と、内部表面６３６を有する側壁６３４とを有するＴＴＳ６３０を含むことが出来る。上部６３２および側壁６３４は、第一のダイ１１０および第二のダイ１２０の積層１２２を受けるように構成された空洞６３８を画定する。上部６３２は、接着剤１３３によって上方の第二のダイ１２０に取り付けられることが出来、側壁６３４は、接着剤１４８によってパッケージ支持基板１０２に取り付けられることが出来る。図６に示される側壁６３４の実施形態は、第一のダイ１１０の周辺領域１１２に接触しない。他の実施形態においては、図５Ａに示された側壁５３４のショルダ５３７および基盤５３６によって示されるように、側壁６３４は、第一のダイ１１０の周辺領域１１２に取り付けられたショルダと、パッケージ支持基板１０２に取り付けられた基盤とを有することが出来る。ＴＴＳ６３０は、注入口６４０ａと排出口６４０ｂとをさらに含むことが出来る。示された実施形態においては、注入口６４０ａおよび排出口６４０ｂは、ＴＴＳ６３０の上部６３２を通って延びる通路である。他の実施形態においては、注入口６４０ａおよび／または排出口６４０ｂは、側壁６３４を通る通路とすることが出来る。さらに、図６に示されたＴＴＳ６３０の実施形態は、上部６３２が側壁６３４と一体化して形成される一体成形のケーシングである。他の実施形態においては、上部６３２は、図３について示され、記述されたように、接着剤によって側壁６３４に取り付けられた別個のコンポーネントとすることが出来る。
アセンブリ６００は、空洞６３８内に熱伝導性誘電液体６７０をさらに含む。誘電液体６７０は、注入口６４０ａを介して、空洞６３８に注入される（Ｉ）ことが出来る。排出口６４０ｂは、このようにして、誘電液体６７０が注入されると、空気または他の物質がそこを通じて空洞６３８から出る（Ｏ）ことが出来るベントを提供することが出来る。誘電液体６７０は、液体として注入されて、空洞６３８内に液体状態のままであることが出来るか、または液体として注入されて、部分的にゲル状の物質に硬化されることが出来るか、もしくは完全に固体に硬化されることが出来る。適切な熱伝導性誘電液体６７０は、例えば、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙによって製造されたパラフィン流体およびＤｏｗｔｈｅｒｍ（商標）を含む。適切なＤｏｗｔｈｅｒｍ（商標）熱伝達流体は、Ｄｏｗｔｈｅｒｍ Ａ（商標）、Ｄｏｗｔｈｅｒｍ Ｇ（商標）、Ｄｏｗｔｈｅｒｍ Ｑ（商標）、Ｄｏｗｔｈｅｒｍ ＳＲ−１（商標）、Ｄｏｗｔｈｅｒｍ Ｔ（商標）を含み、その全ては、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙによって製造される。幾つかの実施形態においては、誘電液体は、２００℃で０．１−０．１５Ｗ／ｍＫの熱伝導率を有することが出来、または、他の実施形態においては、エチレングリコールなどの添加物を含むことが出来、誘電液体中のエチレングリコールが３０容積％の溶液は、０．５Ｗ／ｍＫの熱伝導率を有することができる。幾つかの実施形態においては、誘電液体６７０は、熱伝導率を増加させるために、炭素ナノ材料をさらに含むことができる。空洞内での気体の生成を回避するために、誘電液体６７０は、アセンブリ６００の最大動作温度よりも高い沸点を有するべきである。幾つかの実施形態においては、誘電液体６７０は、周囲温度で固体または半固体材料に硬化するように選択されることが出来るが、最大動作温度または最大動作温度近くで液体状態への相変化が起こり、最大動作温度に達したときに、熱伝達を潜在的に高め、定常動作温度を提供することが出来る。
誘電液体６７０は、第二のダイ１２０同士の間、および、第一のダイ１１０と底部の第二のダイ１２０との間に介在する空間を充填することが出来、別個のアンダーフィル材料が必ずしも必要とされないようにする。他の実施形態においては、アンダーフィル材料は、誘電液体６７０で空洞６３８を充填する前に、第二のダイ１２０同士の間、および、第一のダイ１１０と底部の第二のダイ１２０との間に堆積されることが出来る。アンダーフィル材料は、誘電液体６７０が液体状態のままであるときにダイ１１０、１２０に対する構造的な支持を提供することが一般的に望まれる。しかしながら、アンダーフィル材料は、誘電液体６７０が十分に固体状態に硬化するときには除去されることが出来る。
動作においては、誘電液体６７０は、第一のダイ１１０の周辺領域１１２のみならず、第二のダイ１２０にも接触し、ＴＴＳ６３０に熱を効率的に伝達する。このことにより、アンダーフィル材料を用いる、および／または、ケーシングとダイ１１０、１２０との間に間隙を有するデバイスと比較すると、高い熱伝導率を有する材料と、ダイ１１０、１２０との間で、顕著により大きい表面接触が生じる。幾つかの実施形態においては、空洞６３８は、ＴＴＳ６３０内の間隙を防ぐために完全に充填され、注入口６４０ａおよび排出口６４０ｂは、空洞６３８を封止するためにキャップされる。アセンブリ６００の実施形態は、第一のダイ１１０および第二のダイ１２０からのより効率的な熱伝達を提供すると期待される。
図７は、本技術によるアセンブリ６００の別の実施形態の断面図である。この実施形態においては、注入口６４０ａは、側壁６３４の下方部分を通って延びる通路であり、排出口６４０ｂは、上部６３２を通って延びる通路である。この実施形態は、空洞６３８を下から上へと充填し、それによって、空洞６３８内のエアポケットを形成する可能性が軽減されると期待される。
図８は、本技術によるアセンブリ６００の別の実施形態を示す断面図である。この実施形態においては、ＴＴＳ６３０は、接着剤１３３によって相互に取り付けられた上部コンポーネント６３２と別個の側壁６３４とを有する複数ピースのケーシングである。側壁６３４は、接着剤１４８によってパッケージ支持基板１０２に取り付けられることが出来、その後、側壁６３４の内部表面６３６と、ダイ１１０、１２０との間の空間は、誘電液体６７０で充填されることが出来る。上部６３２は、その後、接着剤１３３によって側壁６３４および上方の第二のダイ１２０に取り付けられる。多くの実施形態においては、空洞６３８は、接着剤１３３の厚さによって生じる小さな間隙を有するだろう。空洞６３８内で膨張性ガスを有することを回避するために、ＴＴＳ６３０の上部６３２は、真空内で側壁６３４に取り付けられることが出来る。
図９は、本技術の別の実施形態による半導体ダイアセンブリ９００（“アセンブリ９００”）の断面図である。図９に示される実施形態は、図２Ｆに示されたアセンブリ１００の実施形態と類似しているため、類似の参照番号は、図１−図９で類似の要素を指す。アセンブリ９００においては、ＴＴＳ１３０は、ＴＴＳ１３０の第二部分１３２において注入口９１０ａおよび排出口９１０ｂをさらに含むことが出来る。注入口９１０ａおよび排出口９１０ｂは、ＴＴＳ１３０内の空洞１３８に飛び出ている通路である。アセンブリ９００は、空洞１３８内でアンダーフィル材料１６０と誘電液体６７０の双方をさらに含む。アンダーフィル材料１６０は、図２Ｅを参照して上述されたように堆積されることが出来る。誘電液体６７０は、注入口９１０ａを介して空洞に注入されることが出来、空気または過剰な誘電液体６７０は、排出口９１０ｂを介して空洞１３８の外へ出て行くことが出来る。空洞１３８が誘電液体６７０で充填された後、注入口９１０ａおよび排出口９１０ｂは、外部環境から空洞１３８を封止するために、キャップされるか、または封止されることが出来る。
図１−図９を参照して上述された積層半導体ダイアセンブリのうちの任意の一つは、多数のより大きい、および／またはより複雑なシステムのいずれかに組み込まれることが出来、その代表例が、図１０に概略的に示されるシステム１０００である。システム１０００は、半導体ダイアセンブリ１０１０、電源１０２０、ドライバ１０３０、プロセッサ１０４０、および／または他のサブシステムもしくはコンポーネント１０５０を含むことが出来る。半導体ダイアセンブリ１０１０は、上述された積層半導体ダイアセンブリのフィーチャとほぼ類似のフィーチャを含むことが出来るので、第一のダイ１１０の周辺領域１１２が良好に覆われた状態で、熱放散を促進する複数の熱経路を含むことが出来る。結果として得られるシステム１０００は、メモリストレージ、データ処理および／または他の適切な機能などの様々な機能のいずれかを実施することが出来る。したがって、代表的なシステム１０００は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダおよびデジタル音声プレイヤー）、コンピュータ、家電製品を含むことが出来るが、そのいずれにも限定はされない。システム１０００のコンポーネントは、単一のユニット内に収容されてもよいし、または複数の相互接続されたユニットにわたって（例えば、通信ネットワークを介して）分散されてもよい。システム１０００のコンポーネントは、また、遠隔デバイス、および、様々なコンピュータ可読媒体のいずれかを含むことも出来る。
前述から、本技術の具体的な実施形態が例示を目的として本明細書に記述されてきたが、本開示から逸脱することなく様々な改変が行われてもよいことが理解されるだろう。例えば、半導体ダイアセンブリの実施形態のうちの多くは、ＨＭＣに関連して記述されるが、他の実施形態においては、半導体ダイアセンブリは、他のメモリデバイスとして、または他の種類の積層ダイアセンブリとして構成されることが出来る。さらに、図１−図９に示された半導体ダイアセンブリは、第二の半導体ダイ上に積層されて配置された複数の第一の半導体ダイを含む。しかしながら、他の実施形態においては、半導体ダイアセンブリは、一つ以上の第二の半導体ダイ上に積層された一つの第一の半導体ダイを含むことが出来る。特定の実施形態の文脈で記述された新規技術のある態様は、また、他の実施形態においては、組み合わせられてもよいし、または排除されてもよい。さらに、新規技術のある実施形態に関連する利点は、その実施形態の文脈で記述されてきたが、他の実施形態もまた、このような利点を示すことが出来、全ての実施形態が、本技術の範囲内に含まれるように、このよう利点を必ずしも示す必要はない。したがって、本開示とそれに関連する技術は、本明細書に明示も記述もされていない他の実施形態を包含することが出来る。

Claims (33)

  1. パッケージ支持基板と、
    周辺領域と積層領域とを有する、第一の半導体ダイと、
    前記周辺領域が第二の半導体ダイの側方向にあるように、前記第一の半導体ダイの前記積層領域に取り付けられる、第二の半導体ダイと、
    前記第一の半導体ダイの前記周辺領域に取り付けられる第一部分と、接着剤によって前記第一部分に取り付けられた第二部分と、前記第一および第二部分によって画定される空洞と、を有する熱伝達ユニットであって、前記第二の半導体ダイが間隙によって前記第一部分から離隔されるように、前記第二の半導体ダイは前記空洞内にある、熱伝達ユニットと、
    前記空洞内のアンダーフィル材料であって、前記熱伝達ユニットの前記第一部分と、前記第二の半導体ダイとの間の前記間隙の少なくとも下方領域を充填するフィレットを有する、アンダーフィル材料と、
    を含む、
    半導体ダイアセンブリ。
  2. 前記第一の半導体ダイの前記積層領域に取り付けられる前記第二の半導体ダイは、底部の第二の半導体ダイを含み、前記半導体ダイアセンブリは、前記熱伝達ユニットに取り付けられた最上部の第二の半導体ダイを含む、前記底部の第二の半導体ダイの上に積層された複数のさらなる第二の半導体ダイをさらに含む、
    請求項１に記載の半導体ダイアセンブリ。
  3. 前記熱伝達ユニットは、前記第一の半導体ダイの前記周辺領域に取り付けられた側壁と、前記最上部の第二の半導体ダイに取り付けられた上部と、を有する内部ケーシングと、前記内部ケーシングを包囲する外部ケーシングを含む、
    請求項２に記載の半導体ダイアセンブリ。
  4. 前記熱伝達ユニットは、側壁と、上部と、を有するケーシングを含み、前記側壁は、前記第一の半導体ダイの前記周辺領域に取り付けられ、前記上部は、熱界面材料によって前
    記最上部の第二の半導体ダイに取り付けられる、
    請求項２に記載の半導体ダイアセンブリ。
  5. 前記側壁は、前記パッケージ支持基板に取り付けられた基盤と、前記第一の半導体ダイの前記周辺領域に取り付けられたショルダと、を有し、前記ショルダは、熱界面材料によって、前記周辺領域に取り付けられる、
    請求項４に記載の半導体ダイアセンブリ。
  6. 前記熱伝達ユニットは、側壁と上部とを有するケーシングを含み、前記側壁は、４つの側面パネルを有し、前記上部は、前記４つの側面パネルに取り付けられた別個の部材である、
    請求項２に記載の半導体ダイアセンブリ。
  7. 前記熱伝達ユニットの前記第一部分は、前記第二の半導体ダイの積層を包囲するリングを含み、前記熱伝達ユニットの前記第二部分は、熱界面材料で前記リングに取り付けられたカバーを含む、
    請求項２に記載の半導体ダイアセンブリ。
  8. 前記熱伝達ユニットの前記第一および第二部分は、金属を含む、
    請求項２に記載の半導体ダイアセンブリ。
  9. パッケージ支持基板と、
    周辺領域と積層部位とを有する第一の半導体ダイと、
    積層されて配置され、前記第一の半導体ダイの前記積層部位に取り付けられた複数の第二の半導体ダイと、
    第一部分と第二部分とを有する金属のケーシングであって、前記第一部分は、前記第一の半導体ダイの周辺領域に取り付けられ、内部表面を有し、前記内部表面は、前記第二の半導体ダイの積層から離隔され、上方に延び、前記第二部分は、前記第二の半導体ダイの積層を包囲し、前記第一部分は、側壁を含み、前記第二部分は、前記側壁に取り付けられ、前記第二部分は上部を含み、前記側壁は、前記第一の半導体ダイの前記周辺領域および前記パッケージ支持基板に取り付けられる、金属のケーシングと、
    前記第二の半導体ダイの積層と前記ケーシングの前記第一部分との間のアンダーフィル材料と、
    を含み、
    前記アンダーフィル材料の一部は、前記第一部分の内部表面と接触している、
    半導体ダイアセンブリ。
  10. 前記ケーシングの前記第一部分は、熱界面材料によって前記第一の半導体ダイの前記周辺領域に取り付けられ、前記ケーシングの前記第二部分は、熱界面材料によって前記ケーシングの前記第一部分に取り付けられる、
    請求項９に記載の半導体ダイアセンブリ。
  11. 前記ケーシングの前記第一部分は、基盤とショルダとを有するリングを含み、前記基盤は、前記パッケージ支持基板に取り付けられ、前記ショルダは、熱界面材料によって前記周辺領域に取り付けられ、前記リングは、前記複数の第二の半導体ダイのうちの最上部の第二の半導体ダイの位置よりも低い高さを有し、
    前記第二部分の前記上部は、前記複数の第二の半導体ダイのうちの最上部の第二の半導体ダイに取り付けられ、
    前記ケーシングの前記第二部分は、前記上部から張り出している側壁を更に含み、前記第二部分の前記側壁は、熱界面材料によって前記リングに取り付けられる、
    請求項９に記載の半導体ダイアセンブリ。
  12. パッケージ支持基板と、
    周辺領域と積層部位とを有する第一の半導体ダイと、
    積層されて配置され、前記第一の半導体ダイの前記積層部位に取り付けられた複数の第二の半導体ダイと、
    第一部分と第二部分とを有する金属のケーシングであって、前記第一部分は、前記第一の半導体ダイの周辺領域に取り付けられ、内部表面を有し、前記内部表面は、前記第二の半導体ダイの積層から離隔され、上方に延び、前記第二部分は、前記第二の半導体ダイの積層を包囲し、前記ケーシングの前記第一部分は、前記第一の半導体ダイの前記周辺領域に取り付けられた第一の支持物と、前記複数の第二の半導体ダイのうちの最上部の第二の半導体ダイに取り付けられたキャップとを有する内部ケーシングを含み、前記第二部分は、前記内部ケーシングの前記キャップの上の上部と、前記パッケージ支持基板に取り付けられた側壁とを有する外部ケーシングを含む、金属のケーシングと、
    前記第二の半導体ダイの積層と前記ケーシングの前記第一部分との間のアンダーフィル材料と、
    を含み、
    前記アンダーフィル材料の一部は、前記第一部分の内部表面と接触している、
    半導体ダイアセンブリ。
  13. 前記内部ケーシングは、前記第一の支持物と対向する第二の支持物をさらに含み、前記第二の支持物は、前記第一の半導体ダイの前記周辺領域に取り付けられる、
    請求項１２に記載の半導体ダイアセンブリ。
  14. 前記上部は、熱界面材料によって前記側壁に取り付けられ、前記上部は、熱界面材料によって前記複数の第二の半導体ダイのうちの最上部の第二の半導体ダイに取り付けられる、
    請求項９に記載の半導体ダイアセンブリ。
  15. 前記側壁は、前記複数の第二の半導体ダイのうちの最上部の第二の半導体ダイの高さ以上の高さを有する、
    請求項９に記載の半導体ダイアセンブリ。
  16. パッケージ支持基板と、
    周辺領域および積層部位を有する第一の半導体ダイと、
    積層されて配置され、前記第一の半導体ダイの前記積層部位に取り付けられた複数の第二の半導体ダイと、
    第一部分および第二部分を有するケーシングであって、前記第一部分は、前記第一の半導体ダイの周辺領域に取り付けられ、前記ケーシングは、前記第二の半導体ダイの積層を包囲する空洞を有する、ケーシングと、
    前記空洞内の熱伝導性誘電材料であって、前記ケーシング、および、前記第二の半導体ダイのうちの少なくとも一つに接触し、３０容積％のエチレングリコール溶液で１２０℃において約０．５０Ｗ／ｍＫの熱伝導率を有する液体を含む、熱伝導性誘電材料と、
    を含む、
    半導体ダイアセンブリ。
  17. 前記液体は、前記空洞内に注入されて、前記空洞内で固体になる、
    請求項１６に記載の半導体ダイアセンブリ。
  18. 前記ケーシングは、前記空洞内に前記熱伝導性誘電材料を注入するように構成された注
    入口と、前記空洞から物質を排出するように構成された排出口と、を有する、
    請求項１６に記載の半導体ダイアセンブリ。
  19. 前記ケーシングの前記第一部分は、側壁を含み、前記ケーシングの前記第二部分は、前記側壁と一体化して形成された上部を含む、
    請求項１８に記載の半導体ダイアセンブリ。
  20. 前記ケーシングの前記第一部分は、最上部の第二の半導体ダイの高さに少なくとも近接する高さを有する側壁を含み、前記ケーシングの前記第二部分は、前記側壁および前記最上部の第二の半導体ダイに接着剤によって取り付けられた上部を含む、
    請求項１６に記載の半導体ダイアセンブリ。
  21. 前記第二の半導体ダイは、最大動作温度を有し、前記熱伝導性誘電材料は、前記熱伝導性誘電材料が液体を形成する前記最大動作温度に基づいた、相遷移温度を有する、
    請求項１６に記載の半導体ダイアセンブリ。
  22. 前記第二の半導体ダイ同士の間にアンダーフィル材料をさらに含み、前記熱伝導性誘電材料は、前記ケーシングと少なくとも前記第一の半導体ダイとの間に熱経路を提供する、請求項１６に記載の半導体ダイアセンブリ。
  23. 前記熱伝導性誘電材料は、前記アンダーフィル材料よりも高い熱伝導率を有する、
    請求項２２に記載の半導体ダイアセンブリ。
  24. パッケージ支持基板と、前記パッケージ支持基板に取り付けられた第一の半導体ダイと、積層されて配置され、前記第一の半導体ダイに取り付けられた複数の第二の半導体ダイと、前記第二の半導体ダイの積層が配置される空洞を有する熱伝達ユニットと、を有する半導体アセンブリを製造する方法であって、
    前記第二の半導体ダイの積層の周辺である前記第一の半導体ダイの領域で、アンダーフィル材料が前記第一の半導体ダイの上部表面に直接接触するように、且つ、前記アンダーフィル材料が、前記熱伝達ユニットの内部表面であって前記第二の半導体ダイの積層から離隔している前記内部表面に沿って上方に延びるように、前記アンダーフィル材料を前記空洞内に配置することと、
    熱伝導性誘電材料が、前記熱伝達ユニット、および、前記第二の半導体ダイのうちの少なくとも一つに接触するように、前記熱伝達ユニットの前記空洞内に前記熱伝導性誘電材料を注入することと、
    前記熱伝達ユニットの前記空洞を封止することと、
    を含む、
    方法。
  25. 前記熱伝導性誘電材料はパラフィンを含み、前記空洞内に前記熱伝導性誘電材料を注入することは、前記空洞内に前記パラフィンを液体状態で流すことを含む、
    請求項２４に記載の方法。
  26. 前記熱伝導性誘電材料は、２００℃において０．１から０．１５Ｗ／ｍＫの熱伝導率を有し、前記空洞内に前記熱伝導性誘電材料を注入することは、前記空洞内に前記熱伝導性誘電材料を液体状態で流すことを含む、
    請求項２４に記載の方法。
  27. 前記熱伝導性誘電材料は、３０容積％のエチレングリコール溶液内で、１２０℃において約０．５０Ｗ／ｍＫの熱伝導率を有し、前記空洞内に前記熱伝導性誘電材料を注入する
    ことは、前記空洞内に前記熱伝導性誘電材料を液体状態で流すことを含む、
    請求項２４に記載の方法。
  28. 前記熱伝導性誘電材料を前記空洞内に注入することは、前記空洞内に前記熱伝導性誘電材料を液体状態で流すことを含む、
    請求項２４に記載の方法。
  29. 前記方法は、前記空洞内で前記液体状態の熱伝導性誘電材料を少なくとも部分的に凝固させることをさらに含む、
    請求項２８に記載の方法。
  30. 前記方法は、前記空洞内で前記液体状態の熱伝導性誘電材料を完全に凝固させることをさらに含む、
    請求項２８に記載の方法。
  31. 前記熱伝達ユニットは、少なくとも前記パッケージ支持基板に取り付けられた側壁と、前記側壁と一体化して形成された上部と、注入口と、排出口と、を有する金属のケーシングを含み、
    前記熱伝導性誘電材料を注入することは、前記注入口を通じて前記空洞内に前記熱伝導性誘電材料を注入することを含む、
    請求項２４に記載の方法。
  32. 前記熱伝導性誘電材料が前記排出口を少なくとも通り抜けるまで、前記熱伝導性誘電材料で前記空洞を充填することをさらに含む、
    請求項３１に記載の方法。
  33. 前記熱伝達ユニットは、前記パッケージ支持基板から前記第二の半導体ダイの積層の少なくともほぼ最上部の第二の半導体ダイへと延びる側壁と、上部と、を有する第一部分を含み、
    前記熱伝導性誘電材料を注入することは、前記上部が前記側壁から分離されている間、前記空洞内に前記熱伝導性誘電材料を堆積することを含み、
    前記方法は、前記空洞内に前記熱伝導性誘電材料を堆積した後、前記側壁に前記上部を取り付けることをさらに含む、
    請求項２４に記載の方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9691746B2 (en) * 2014-07-14 2017-06-27 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US20170094842A1 (en) * 2015-09-28 2017-03-30 Infineon Technologies Austria Ag Power Supply and Method
US9960150B2 (en) * 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10515867B2 (en) * 2017-11-14 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10424528B2 (en) * 2018-02-07 2019-09-24 Toyota Motor Engineering & Manufacturing North America, Inc. Layered cooling structure including insulative layer and multiple metallization layers
US10529637B1 (en) 2018-10-31 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
CN113169146A (zh) 2018-11-29 2021-07-23 电化株式会社 散热构件
US20220093568A1 (en) * 2019-02-22 2022-03-24 Intel Corporation Film in substrate for releasing z stack-up constraint
KR102562315B1 (ko) * 2019-10-14 2023-08-01 삼성전자주식회사 반도체 패키지
KR20210059866A (ko) * 2019-11-15 2021-05-26 삼성전자주식회사 언더 필 물질 층을 포함하는 반도체 패키지 및 그 형성방법
US11011449B1 (en) * 2020-02-27 2021-05-18 Micron Technology, Inc. Apparatus and method for dissipating heat in multiple semiconductor device modules
KR20210148743A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
US11963341B2 (en) 2020-09-15 2024-04-16 Jetcool Technologies Inc. High temperature electronic device thermal management system
US11587887B2 (en) * 2021-01-14 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
WO2022159447A1 (en) * 2021-01-20 2022-07-28 Jetcool Technologies Inc. Conformal cooling assembly with substrate fluid-proofing for multi-die electronic assemblies
US11855006B2 (en) * 2021-07-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, package structure and fabricating method thereof

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
JPS6138944U (ja) * 1984-08-10 1986-03-11 イビデン株式会社 半導体装置
JPS61253843A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 半導体装置
JPH01248551A (ja) * 1988-03-30 1989-10-04 Toshiba Corp 半導体パッケージ
US5001548A (en) 1989-03-13 1991-03-19 Coriolis Corporation Multi-chip module cooling
NO911774D0 (no) * 1991-05-06 1991-05-06 Sensonor As Anordning ved innkapsling av et funksjonsorgan, samt fremgangsmaate for fremstilling av samme.
JPH0513603A (ja) * 1991-07-02 1993-01-22 Hitachi Ltd 半導体集積回路装置
US5405808A (en) 1993-08-16 1995-04-11 Lsi Logic Corporation Fluid-filled and gas-filled semiconductor packages
KR970005712B1 (ko) * 1994-01-11 1997-04-19 삼성전자 주식회사 고 열방출용 반도체 패키지
KR100236016B1 (ko) 1996-12-16 1999-12-15 구자홍 적층형 반도체 패키지 및 그의 어셈블리 방법
JPH11111898A (ja) * 1997-10-06 1999-04-23 Zojirushi Vacuum Bottle Co 半導体素子の冷却装置
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
SG104348A1 (en) * 2002-11-21 2004-06-21 Inst Of Microelectronics Apparatus and method for fluid-based cooling of heat-generating devices
US20050224953A1 (en) 2004-03-19 2005-10-13 Lee Michael K L Heat spreader lid cavity filled with cured molding compound
US7160758B2 (en) 2004-03-31 2007-01-09 Intel Corporation Electronic packaging apparatus and method
US20070126103A1 (en) 2005-12-01 2007-06-07 Intel Corporation Microelectronic 3-D package defining thermal through vias and method of making same
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
JP2008004688A (ja) * 2006-06-21 2008-01-10 Noda Screen:Kk 半導体パッケージ
US20100117209A1 (en) 2007-02-28 2010-05-13 Bezama Raschid J Multiple chips on a semiconductor chip with cooling means
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
KR20080114063A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7592697B2 (en) * 2007-08-27 2009-09-22 Intel Corporation Microelectronic package and method of cooling same
KR101038313B1 (ko) 2008-01-30 2011-06-01 주식회사 하이닉스반도체 스택 패키지
JP2009218432A (ja) * 2008-03-11 2009-09-24 Sharp Corp 高周波モジュールおよび高周波モジュールの製造方法
US7928562B2 (en) * 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
JP2010251427A (ja) * 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール
US8299633B2 (en) * 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
JP2011216818A (ja) * 2010-04-02 2011-10-27 Elpida Memory Inc 半導体装置の製造方法
KR101394205B1 (ko) * 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US20120063090A1 (en) * 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
US8659169B2 (en) * 2010-09-27 2014-02-25 Xilinx, Inc. Corner structure for IC die
JP2012099612A (ja) * 2010-11-01 2012-05-24 Denso Corp 半導体装置
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
JP2012253104A (ja) * 2011-05-31 2012-12-20 Zycube:Kk インターポーザを用いた積層モジュールの実装構造
US8526186B2 (en) 2011-07-11 2013-09-03 Texas Instruments Incorporated Electronic assembly including die on substrate with heat spreader having an open window on the die
CN102931105A (zh) * 2011-08-10 2013-02-13 飞思卡尔半导体公司 半导体器件管芯键合
US9153520B2 (en) * 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
TW201347101A (zh) * 2011-12-01 2013-11-16 Mosaid Technologies Inc 具有堆疊記憶體之中央處理單元
JP5867259B2 (ja) * 2012-04-17 2016-02-24 住友ベークライト株式会社 積層体の製造方法
KR101401708B1 (ko) * 2012-11-15 2014-05-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9287240B2 (en) * 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods

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