CN106663661B - 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统 - Google Patents

具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统 Download PDF

Info

Publication number
CN106663661B
CN106663661B CN201580037660.XA CN201580037660A CN106663661B CN 106663661 B CN106663661 B CN 106663661B CN 201580037660 A CN201580037660 A CN 201580037660A CN 106663661 B CN106663661 B CN 106663661B
Authority
CN
China
Prior art keywords
semiconductor die
attached
thermally conductive
dielectric material
conductive dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580037660.XA
Other languages
English (en)
Other versions
CN106663661A (zh
Inventor
萨米尔·S·瓦德哈维卡
李晓
史蒂文·K·赫罗特休斯
李健
杰斯皮德·S·甘德席
詹姆斯·M·戴德伦
戴维·R·亨布里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN106663661A publication Critical patent/CN106663661A/zh
Application granted granted Critical
Publication of CN106663661B publication Critical patent/CN106663661B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明涉及一种具有高效率散热路径的半导体裸片组合件。在一个实施例中，所述半导体裸片组合件包括封装支撑衬底、具有外围区域及堆叠区域的第一半导体裸片，及第二半导体裸片，其附接到所述第一裸片的所述堆叠区域使得所述外围区域是所述第二裸片的侧面。所述组合件进一步包含热传递单元，其具有附接到所述第一裸片的所述外围区域的底座、由粘合剂附接到所述底座的罩，及由至少所述罩界定的腔，其中所述第二裸片是在所述腔内。所述组合件还包含所述腔中的底部填充物，其中所述底部填充物的填角料部分沿基脚的一部分向上延伸一定距离且沿所述底座的至少一部分向上延伸一定距离。

Description

具有高效率散热路径的堆叠式半导体裸片组合件及相关联 系统
技术领域
所揭示实施例涉及半导体裸片组合件。特定来说，本技术涉及具有高效率散热路径的堆叠式半导体裸片组合件及相关联的系统及方法。
背景技术
包含存储器芯片、微处理器芯片及成像器芯片的封装式半导体裸片通常包含安装在衬底上且被包围在塑料保护罩中的半导体裸片。裸片包含功能特征，例如存储器单元、处理器电路及成像器装置，以及电连接到功能特征的接合垫。接合垫可电连接到保护罩外部的端子以允许裸片连接到较高层级电路。
市场压力不断驱使半导体制造商减小裸片封装的大小以装配在电子装置的空间约束内，同时还施压于其以增加每一封装的功能容量以满足操作参数。用于增加半导体封装的处理能力而不大体上增加由封装覆盖的表面积(即，封装的“占据面积”)的一种方法是在单个封装中将多个半导体裸片垂直堆叠在彼此的顶部上。此类垂直堆叠式封装中的裸片可通过使用穿硅通孔(TSV)电耦合个别裸片的接合垫与相邻裸片的接合垫而互连。
与垂直堆叠式裸片封装相关联的一项挑战是，来自个别裸片的热量是加成性的且难以耗散由堆叠式裸片产生的汇总热量。总之，此增加了个别裸片、裸片之间的结及封装的操作温度，这可致使堆叠式裸片达到高于其最大操作温度(Tmax)的温度。问题还由于封装中的裸片的密度增加而恶化。此外，当装置在裸片堆叠中具有不同类型的裸片时，装置的最大操作温度被限制于具有最低的最大操作温度的裸片。
附图说明
图1是说明根据本技术的实施例的半导体裸片组合件的横截面图。
图2A是说明根据本技术的实施例的制造半导体裸片组合件的方法的横截面图，且图2B是说明所述方法的俯视平面图。
图2C是说明根据本技术的实施例的制造半导体裸片组合件的方法的横截面图，且图2D是说明所述方法的俯视平面图。
图2E及2F是说明根据本技术的实施例的制造半导体裸片组合件的方法的横截面图。
图3是说明根据本技术的实施例的半导体裸片组合件的横截面图。
图4A是说明制造根据本技术的实施例的半导体裸片组合件的方法的横截面图，且图4B是说明所述方法的俯视平面图。
图4C是说明制造根据本技术的实施例的半导体裸片组合件的方法的横截面图。
图4D是说明制造根据本技术的实施例的半导体裸片组合件的方法的横截面图，且图4E是说明所述方法的俯视平面图。
图5A是根据本技术的实施例的半导体裸片组合件的横截面图且图5B是所述半导体裸片组合件的俯视平面图。
图6是根据本技术的实施例的半导体裸片组合件的横截面图。
图7是根据本技术的实施例的半导体裸片组合件的横截面图。
图8是根据本技术的实施例的半导体裸片组合件的横截面图。
图9是根据本技术的实施例的半导体裸片组合件的横截面图。
图10是包含根据本技术的实施例配置的半导体裸片组合件的系统的示意图。
具体实施方式
下文描述具有高效率散热路径的堆叠式半导体裸片组合件及相关联的系统及方法的若干实施例的具体细节。术语“半导体裸片”通常是指具有集成电路或组件、数据存储元件、处理组件及/或制造在半导体衬底上的其它特征的裸片。举例来说，半导体裸片可包含集成电路存储器及/或逻辑电路。半导体裸片及/或半导体裸片封装中的其它特征可被视为彼此“热接触”，前提是所述两种结构可经由例如传导、对流及/或辐射通过热量交换能量。相关领域的技术人员还将了解，本技术可具有额外实施例，且本技术可在无下文参考图1到10描述的实施例的若干细节的情况下实践。
如本文中使用，鉴于图中所示的定向，术语“垂直”、“横向”、“上部”及“下部”可能是指半导体裸片组合件中的特征的相对方向或位置。举例来说，“上部”或“最上面”可指代经定位成比另一特征更接近页面的顶部的特征。然而，这些术语应被广义地解释为包含具有其它定向(例如颠倒或倾斜定向，其中顶部/底部、上方/下方、以上/以下、上/下及左/右取决于定向可互换)的半导体装置。
图1是说明根据本技术的实施例的半导体裸片组合件100(“组合件100”)的横截面图。组合件100可包含封装支撑衬底102、安装到封装支撑衬底102的第一半导体裸片110，及在堆叠区域(例如第一裸片110的中心区域或偏心区域)处布置在堆叠122中的多个第二半导体裸片120。第一裸片110可进一步包含在第二裸片120的外侧横向的外围区域112及热传递结构(TTS)130，热传递结构130具有由粘合剂133附接到第一裸片110的外围区域112的第一部分131及覆盖、围封或以其它方式在第二裸片120的堆叠122上方的第二部分132。举例来说，粘合剂133可为散热界面材料(“TIM”)或另一适当粘合剂。举例来说，TIM及其它粘合剂可包含硅酮基油脂、凝胶或掺杂有导电材料(例如，碳纳米管、焊锡材料、类金刚石碳(DLC)等等)的粘合剂，以及相变材料。在图1中说明的实施例中，第一部分131是至少从第一裸片110的外围区域112延伸到第二裸片120的堆叠122的中间高度处的高度的底座，例如屏障部件。第二部分132是由粘合剂133附接到第一部分131及最上面第二裸片120的罩。第一部分131及第二部分132可一起界定由金属(例如，铜或铝)或其它高热传导材料制成的壳体，且第一部分131及第二部分132可一起界定其中定位有第二裸片120的堆叠122的腔138。
组合件100进一步包含第二裸片120中的每一者之间及第一裸片110与底部第二裸片120之间的底部填充材料160。底部填充材料160可在靠近第一裸片110的区域中形成从第二裸片120的堆叠122向外延伸的填角料162。组合件100预期提供来自第一裸片110及第二裸片120的堆叠122的热量的增强热耗散。举例来说，TTS 130可由具有高热传导率的材料制成以沿直接从第一裸片110的外围区域112的大部分的第一路径且沿通过第二裸片120的第二路径有效地传递热量。TTS 130的第一部分131附接到第一裸片110的外围区域112的可用区域的较大百分比，因为第一部分131提供屏障，所述屏障防止底部填充材料160的填角料162覆盖外围区域112的相当大的百分比。这增强第一热路径的效率，因为与其中在第一部分131附接到第一裸片110的外围区域112之前沉积底部填充材料的装置相比，TTS 130的第一部分131可覆盖外围区域112的更多表面区域。
图1中所示的组合件100的若干实施例可因此提供增强的散热性质，其降低组合件100中的个别裸片110、120的操作温度使得所述裸片保持在其指定最大温度(Tmax)以下。当组合件100被布置为混合存储器立方体(HMC)时这可极为有用，因为第一裸片110通常是较大下伏逻辑裸片，且第二裸片120通常是存储器裸片，且逻辑裸片通常是以远高于存储器裸片的功率等级操作(例如，与0.628W相比的5.24W)。逻辑裸片HMC配置通常将大量热量集中在第一裸片110的外围区域112处。逻辑裸片还可在外围区域处具有较大功率密度，从而致使外围区域处进一步集中热量且温度较高。因而，通过将第一裸片110的外围区域112的较大百分比耦合到TTS 130的高度传导第一部分131，热量可被有效地从第一裸片的外围区域112去除。
图2A到2F说明根据本技术的实施例的制造组合件100的方法的方面。图2A是制造组合件100的阶段的横截面图且图2B是所述阶段的俯视平面图。参考图2A，封装支撑衬底102经配置以将第一裸片110及第二裸片120连接到较高层级封装(未展示)的外部电组件。举例来说，封装支撑衬底102可为插入物或印刷电路板，其包含半导体组件(例如，经掺杂硅晶片或砷化镓晶片)、不导电组件(例如，各种陶瓷衬底，例如氧化铝(Al2O3)、氮化铝(AlN)等等)，及/或导电部分(例如，互连电路、TSV等等)。在图2A中说明的实施例中，封装支撑衬底102在封装支撑衬底102的第一侧103a处经由第一多个电连接器104a电耦合到第一裸片110，且在封装支撑衬底102的第二侧103b处经由第二多个电连接器104b电耦合到外部电路(未展示)(电连接器104a及电连接器104b统称为“电连接器104”)。电连接器104可为焊球、导电凸块及支柱、导电环氧树脂，及/或其它适当的导电元件。在各种实施例中，封装支撑衬底102可由具有相对较高热传导率的材料制成以增强第一半导体裸片110的背侧处的热耗散。
如图2A及2B中所示，第一裸片110可具有大于堆叠式第二裸片120的占据面积。第一裸片110因此包含安装区域111(图2A)或堆叠区域，在堆叠区域中，第二裸片120附接到第一裸片110且外围区域112向外横向延伸超出安装区域111的至少一侧。外围区域112因此在第二裸片120外侧(例如，超出第二裸片120的长度及/或宽度)。
第一裸片110及第二裸片120可包含各种类型的半导体组件及功能特征，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器、其它形式的集成电路存储器、处理电路、成像组件，及/或其它半导体特征。在各种实施例中，举例来说，组合件100可被配置为HMC，其中堆叠式第二裸片120是DRAM裸片或提供数据存储的其它存储器裸片，且第一裸片110是提供HMC内的存储器控制(例如DRAM控制)的高速逻辑裸片。在其它实施例中，第一裸片110及第二裸片120可包含其它半导体组件，及/或堆叠122中的个别第二裸片120的半导体组件可不同。
第一裸片110及第二裸片120可为矩形、圆形及/或其它适当形状，且可具有各种不同尺寸。举例来说，个别第二裸片120可各自具有大约10mm到11mm(例如，10.7mm)的长度L1及大约8mm到9mm(例如，8.6mm、8.7mm)的宽度。第一裸片110可具有大约12mm到13mm(例如，12.67mm)的长度L2及大约8mm到9mm(例如，8.5mm、8.6mm等等)的宽度。在其它实施例中，第一裸片110及第二裸片120可具有其它适当尺寸，及/或个别第二裸片120可具有彼此不同的尺寸。
第一裸片110的外围区域112(被所属领域的技术人员称为“门廊”或“搁板”)可由第一裸片110及第二裸片120的相对尺寸及第一裸片110的前向表面114上的堆叠122的位置来界定。在图2A及2B中说明的实施例中，堆叠122相对于第一裸片110的长度L2居中，使得外围区域112横向地延伸超出堆叠122的两个相对侧。举例来说，如果第一裸片110的长度L2比第二裸片120的长度L1大大约1.0mm，那么外围区域112将延伸超出居中第二裸片120的任一侧大约0.5mm。堆叠122还可相对于第一裸片110的宽度居中，且在其中第一裸片110的宽度及长度两者都大于居中堆叠122的实施例中，外围区域112可围绕第二裸片120的整个周长延伸。在其它实施例中，堆叠122可相对于第一裸片110的前向表面114(图2A)偏移，及/或第一裸片110的外围区域112可围绕堆叠122的全周长的一部分延伸。在进一步实施例中，第一裸片110及第二裸片120可为圆形，且因此第一裸片110及第二裸片120的相对直径界定外围区域112。
如图2A中所示，第二裸片120可在堆叠122中彼此电耦合，且由定位在相邻裸片110、120之间的多个导电元件124电耦合到衬底第一裸片110。虽然图1中所示的堆叠122包含电耦合在一起的8个第二裸片120，但在其它实施例中，堆叠122可包含多于或少于8个的裸片(例如，2到4个裸片，或至少9个裸片等等)。导电元件124可具有各种适当结构，例如支柱、柱、支杆、凸块，且可由铜、镍、焊锡(例如，SnAg基焊锡)、填充导体的环氧树脂及/或其它导电材料制成。在选定实施例中，举例来说，导电元件124可为铜柱，而在其它实施例中，导电元件124可包含更复杂的结构，例如氮化物上凸块(bump-on-nitride)结构。
如图2A中进一步所示，个别第二裸片120可各自包含多个TSV 126，其在一或两侧上与对应导电元件124对准以在第二裸片120的相对侧处提供电连接。每TSV 126可包含完全行进通过个别第二裸片120的导电材料(例如，铜)及电绝缘材料，所述电绝缘材料包围导电材料以电隔离TSV 126与第二裸片120的剩余部分。虽然图1中未展示，但第一裸片110还可包含将第一裸片110电耦合到较高层级电路的多个TSV 126。在电通信之外，TSV 126及导电元件124提供散热导管，热量可通过散热导管被传递远离第一裸片110及第二裸片120(例如，通过第一散热路径)。在一些实施例中，导电元件124及/或TSV 126的尺寸可增加以增强垂直通过堆叠122的热传递。举例来说，个别导电元件124可各自具有大约15到30μm的直径或其它适当尺寸以增强通过裸片110、120的散热通路。在其它实施例中，第二裸片120可彼此电耦合且使用还可提供通过堆叠122的散热通路的其它类型的电连接器(例如导线接合)电耦合到第一裸片110。
在各种实施例中，组合件100还可包含填隙地定位在导电元件124之间的多个热传导元件128(以虚线展示)。个别热传导元件128可在结构及成分方面至少大体上类似于导电元件124(例如铜柱)。然而，热传导元件128并未电耦合到TSV 126或裸片110及120的其它电活性组件，且因此不提供第二裸片120之间的电连接。相反地，热传导元件128是电隔离“哑元件”，其增加通过堆叠122的整体热传导率以增强沿第一散热路径的热传递。举例来说，在其中组合件100被布置为HMC的实施例中，导电元件124之间添加热传导元件128已被示为将HMC的操作温度降低若干度(例如大约6到7℃)。
图2C是说明用于制造组合件100的方法在将TTS 130(图1)的第一部分131附接到第一裸片110及封装支撑衬底102之后的后续阶段的横截面图，且图2D是说明所述后续阶段的俯视平面图。参考图2C，第一部分131的此实施例具有经配置以围绕第一裸片110的至少部分延伸的基座142(例如，基脚)及经配置以定位在第一裸片110的外围区域112上方的凸肩144。第一部分131可进一步包含延伸到相对于第二裸片120的堆叠122的高度(H1)的侧壁146。侧壁146还通过间隙(G)与第二裸片120的堆叠122分隔开，使得凸肩144覆盖外围区域112的显著百分比(例如，覆盖面积(C))。基座142可由粘合剂148附接到封装支撑衬底102，且凸肩144可由热传导粘合剂133附接到第一裸片110的外围区域112。粘合剂133及148可为相同粘合剂，或其可彼此不同。粘合剂133例如可为TIM。如图2D中所示，第一部分131可为包围第一裸片110及第二裸片120的环。
图2E是说明制造组合件100的方法在第二裸片120之间及第一裸片110与底部第二裸片120之间沉积底部填充材料160之后的另一阶段的横截面图。底部填充材料160通常是可流动材料，其填充第二裸片120、导电元件124及热传导元件128之间的填隙空间。TTS 130的第一部分131提供屏障部件，其抑制填角料162覆盖第一裸片110的外围区域112的程度。举例来说，填角料162沿侧壁146的部分向上延伸，而非如同在沉积底部填充材料160之后将热传导部件附接到外围区域112的其它装置中一样，填角料162在外围区域112上方横向地展开。底部填充材料160可为不导电环氧树脂糊状物(例如由日本新泻的纳美仕公司(Namics Corporation of Niigata,Japan)制造的XS8448-171)、毛细管底部填充物、不导电膜、模制底部填充物及/或包含其它适当的电绝缘材料。底部填充材料160可替代地为电介质底部填充物，例如由德国杜塞尔多夫的汉高公司(Henkel of Düsseldorf,Germany)制造的FP4585。在一些实施例中，底部填充材料160可基于其热传导率选择以增强通过堆叠122的热耗散。底部填充材料160的量经选择以充分填充填隙空间使得底部填充材料160的过量部分进入第一部分131的侧壁146与第二裸片120的堆叠122之间的间隙(G)中以形成填角料162。高度(H1)、间隙(G)及覆盖面积(C)经选择以提供外围区域112的大的覆盖面积(C)，同时还提供侧壁146与第二裸片120的堆叠122之间的足够空间以容纳底部填充材料160的填角料162。
图2F是说明TTS 130的第二部分132已附接到第一部分131以完成TTS 130之后图1的组合件100的横截面图。第二部分132可具有由粘合剂133附接到最上面第二裸片120的顶部152、由粘合剂133附接到第一部分131的底部154，及从顶部152下垂的侧壁156。第一部分131及第二部分132一起界定包纳第二裸片120的堆叠122的腔138。图2F中说明的实施例的TTS 130因此是热传导壳体，其提供增强的热传递以去除由第一裸片110及第二裸片120产生的热量。TTS 130的第一部分131及第二部分132中的每一者可由金属(例如铜或铝)制成，使得TTS 130具有金属底座部分及金属罩。
图3是根据本技术的组合件100的另一实施例的横截面图。在此实施例中，TTS 130的第一部分131具有具备延伸到至少与最上面第二裸片120的顶部近似相同的高度的高度(H2)的侧壁146，且TTS 130的第二部分132具有附接到侧壁146的顶部的底部154。第二部分132因此不具有从顶部152下垂的单独侧壁。第二部分132可由粘合剂133附接到第一部分131。
图4A是在根据本技术的制造过程的一个阶段处的半导体裸片组合件400的侧视横截面图，且图4B是所述半导体裸片组合件400的俯视平面图。组合件400的若干特征类似于上文关于组合件100描述的特征，且因此相似参考数字是指图1到4B中的相似组件。图4A展示内部壳体430附接到第一裸片110之后的组合件400。内部壳体430可包含具有第一内表面433的第一支撑件431、具有第二内表面434的第二支撑件432，及在第一支撑件431与第二支撑件432之间延伸的顶部435。内部壳体430具有腔436，其用第一支撑件431及第二支撑件432封闭在侧边上，但在另外两侧上敞开。第一支撑件431及第二支撑件432可用粘合剂133附接到第一裸片110的外围区域112。内部壳体430的顶部435还可由粘合剂133附接到第二裸片120的顶部。如图4B中所示，内部壳体430可具有类似于第一裸片110的占据面积的占据面积。
图4C是在底部填充材料160已沉积在第二裸片120之间及第一裸片110与底部第二裸片120之间之后的后续制造阶段处的组合件400的侧视横截面图。返回参考图4B，底部填充材料可通过如箭头F所示那样将底部填充材料流过内部壳体430的敞开侧而分布在填隙空间内。为增强底部填充材料的流动，组合件400可倾斜成某个角度使得重力将底部填充材料160拖曳通过腔436内的填隙空间。
图4D是后续制造阶段处的组合件400的侧视横截面图，且图4E是所述组合件400的俯视平面图。参考图4D，组合件400进一步包含外部壳体440，其具有具备内表面444的侧壁442及与所述侧壁442一起界定腔448的顶部446。如图4E中所示，侧壁442的内表面444具有四侧使得腔448围封第一裸片110、第二裸片120的堆叠及内部壳体430。如图4D中所示，外部壳体440可由粘合剂148附接到封装支撑衬底102且由粘合剂133附接到内部壳体430的顶部435。此实施例提供与如上文解释的第一裸片110的外围区域112且与第二裸片120的侧的良好的散热界面，这是因为底部填充材料160可具有高于壳体内的空隙的热传导率。
图5A是根据本技术的另一实施例的半导体装置组合件500(“组合件500”)的横截面图，且图5B是所述半导体装置组合件500的俯视平面图。相似参考数字是指遍及图1到5B的相似组件。组合件500包含TTS 530，其具有顶部532、与顶部532一体式形成的侧壁534，及由顶部532及侧壁534界定的腔538。TTS 530是由具有高热传导率的材料(例如铜或铝)形成的单件式壳体。侧壁534可具有内表面535。在如图5B中所示的一个实施例中，内表面535可具有四个侧面，其经配置以与第二裸片120的堆叠122分隔开使得第二裸片120与侧壁534的内表面535之间存在小间隙。返回参考图5A，侧壁534可进一步包含由粘合剂148附接到封装支撑衬底102的基座536及由粘合剂133附接到第一裸片110的外围区域112的凸肩537。基座536可为具有从第一裸片110的外围区域112向外横向地分开的内表面539的基脚。TTS 530可进一步包含入口540a及出口540b。入口540a可为延伸通过侧壁534的下部部分的第一通道，且出口540b可为延伸通过侧壁534的上部部分的第二通道。参考图5B，入口540a及出口540b可彼此横向地偏移，或在其它实施例中其可跨腔538彼此对准。在其它实施例中，入口540a及出口540b可以近似相同高度延伸通过侧壁。在其它实施例中，入口540a沿侧壁534定位的高度可相对大于出口540b沿侧壁534定位的高度。
底部填充材料160经由入口540a注入(I)到腔538中，使得底部填充材料160填充第二裸片120之间及第一裸片与底部第二裸片120之间的填隙空间。在一个实施例中，底部填充材料160可被注入到腔538中直到底部填充材料160流出出口540b(O)。入口540a及出口540b可通过用底部填充材料160填充这些通道来密封，或在其它实施例中，入口540a及出口540b的外部开口可用另一材料加盖以将腔538密封在TTS 530内。因此，TTS 530提供屏障部件，其有效地含有底部填充材料160，同时还由侧壁534的凸肩537提供第一裸片110的外围区域112的大的表面面积的覆盖。此外，底部填充材料160还接触第二裸片120的侧，以还增强横向地远离第二裸片120的热传递。
图6是根据本技术的另一实施例的半导体裸片组合件600(“组合件600”)的横截面图。相似参考数字是指图1到6中的相似组件。组合件600可包含TTS 630，其具有顶部632及具有内表面636的侧壁634。顶部632及侧壁634界定经配置以容纳第一裸片110及第二裸片120的堆叠122的腔638。顶部632可由粘合剂133附接到上部第二裸片120，且侧壁634可由粘合剂148附接到封装支撑衬底102。图6中所示的侧壁634的实施例不接触第一裸片110的外围区域112。在其它实施例中，侧壁634可具有粘合到第一裸片110的外围区域112的凸肩，及粘合到封装支撑衬底102的基座，如由图5A中所示的侧壁534的凸肩537及基座536所示。TTS630可进一步包括入口640a及出口640b。在经说明的实施例中，入口640a及出口640b是延伸通过TTS 630的顶部632的通道。在其它实施例中，入口640a及/或出口640b可为通过侧壁634的通道。此外，图6中说明的TTS 630的实施例是其中顶部632与侧壁634一体式形成的单件式壳体。在其它实施例中，顶部632可为由粘合剂附接到侧壁634的单独组件，例如上文关于图3展示并描述。
组合件600进一步包含腔638中的热传导电介质液体670。电介质液体670可经由入口640a注入到腔638中(I)。出口640b可因此提供通风孔，空气或其它物质随着注入电介质液体670而可通过所述通风孔从腔638逸出(O)。电介质液体670可作为液体注入且在腔638内保留为液体状态，或其可作为液体注入且部分固化为凝胶状物质或完全固化为固体。适当的热传导电介质液体670包含例如石蜡流体及由陶氏化学公司(Dow Chemical Company)制造的DowthermTM。适当的DowthermTM热传递流体包含Dowtherm ATM、Dowtherm GTM、Dowtherm QTM、Dowtherm SR-1TM及Dowtherm TTM，其全部是由陶氏化学公司制造。在一些实施例中，电介质液体可在200℃下具有0.1到0.15W/mK的热传导率，或在其它实施例中，其可包含添加剂，例如乙二醇，且电介质液体中体积为30％的乙二醇的溶液可具有0.5W/mK的热传导率。在一些实施例中，电介质液体670可进一步包含碳纳米材料以增加热传导率。电介质液体670应具有大于组合件600的最大操作温度的沸点以避免在腔中产生气体。在一些实施例中，电介质液体670可经选择以在周围温度下固化为固态或半固态材料，但在最大操作温度下或附近经历到液体状态的相变以潜在地增强热传递并当达到最大操作温度时提供稳定状态操作温度。
电介质液体670可填充第二裸片120之间及第一裸片110与底部第二裸片120之间的填隙空间，使得不一定需要单独底部填充材料。在其它实施例中，在用电介质液体670填充腔638之前，可将底部填充材料沉积在第二裸片120之间及第一裸片110与底部第二裸片120之间。当电介质液体670保持为液体状态时底部填充材料通常是需要的，以提供对裸片110、120的结构支撑。然而，当电介质液体670固化为充分固态时，可消除底部填充材料。
在操作中，电介质液体670不仅接触第一裸片110的外围区域112，而且接触第二裸片120以有效地传递热量到TTS 630。与使用底部填充材料及/或在壳体与裸片110及120之间具有空隙的装置相比，这在具有高热传导率的材料与裸片110及120之间提供显著更多表面接触。在一些实施例中，腔638经完全填充以防止TTS 630出现空隙，且入口640a及出口640b经加盖以密封腔638。组合件600的实施例预期提供从第一裸片110及第二裸片120的高度有效的热量传递。
图7是根据本技术的组合件600的另一实施例的横截面图。在此实施例中，入口640a是延伸通过侧壁634的下部部分的通道，且出口640b是延伸通过顶部632的通道。此实施例提供腔638的自下而上的填充，这预期可减少腔638内气穴的可能形成。
图8是根据本技术的组合件600的另一实施例的横截面图。在此实施例中，TTS 630是具有由粘合剂133彼此附接的顶部组件632及单独侧壁634的多件式壳体。侧壁634可由粘合剂148附接到封装支撑衬底102，且接着可用电介质液体670填充侧壁634的内表面636与裸片110及120之间的空间。顶部632接着由粘合剂133附接到侧壁634及上部第二裸片120。在许多实施例中，腔638将具有由粘合剂133的厚度引起的小的空隙。为避免腔638内具有可膨胀气体，TTS 630的顶部632可在真空中附接到侧壁634。
图9是根据本技术的另一实施例的半导体裸片组合件900(“组合件900”)的横截面图。图9中说明的实施例类似于图2F中说明的组合件100的实施例，且因此相似参考数字是指图1到9中的相似组件。在组合件900中，TTS 130可进一步包含TTS 130的第二部分132中的入口910a及出口910b。入口910a及出口910b是暴露于TTS 130内的腔138的通道。组合件900进一步包含腔138中的底部填充材料160及电介质液体670两者。底部填充材料160可如上文参考图2E描述那样沉积。电介质液体670可经由入口910a注入到腔中，且空气或过量的电介质液体670可经由出口910b从腔138中传出。在腔138已用电介质液体670填充之后，入口910a及出口910b可经加盖或以其它方式密封以密封腔138使其与外部环境隔离。
上文参考图1到9描述的堆叠式半导体裸片组合件的任一者可并入到大量较大系统及/或更复杂系统的任何者中，所述系统的代表性实例是图10中示意地展示的系统1000。系统1000可包含半导体裸片组合件1010、电源1020、驱动器1030、处理器1040及/或其它子系统或组件1050。半导体裸片组合件1010可包含通常类似于上文描述的堆叠式半导体裸片组合件的特征的特征，且可因此包含具有充分覆盖第一裸片110的外围区域112且增强热耗散的多个散热路径。所得系统1000可执行多种功能中的任何者，例如存储器存储、数据处理及/或其它适当功能。因此，代表性系统1000可包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机及家电。系统1000的组件可容置在单个单元中或分布在多个互连单元(例如，通过通信网络)内。系统1000的组件还可包含远程装置及多种计算机可读媒体中的任何者。
从前述将明白，本文中已针对说明目的描述本技术的特定实施例，但可在不脱离本发明的情况下作出各种修改。举例来说，虽然关于HMC描述半导体裸片组合件的许多实施例，但在其它实施例中，半导体裸片组合件可被配置为其它存储器装置或其它类型的堆叠式裸片组合件。此外，图1到9中说明的半导体裸片组合件包含在第二半导体裸片上布置成堆叠的多个第一半导体裸片。然而，在其它实施例中，半导体裸片组合件可包含堆叠在第二半导体裸片中一的或多者上的一个第一半导体裸片。特定实施例的背景中描述的新技术的某些方面还可在其它实施例中组合或消除。此外，虽然已在所述实施例的背景中描述与新技术的某些实施例相关联的优点，但其它实施例还可展现出此类优点且并非所有实施例定展现出此类优点以落在本技术的范围内。因此，本发明及相关联的技术可涵盖本文中未明确展示或描述的其它实施例。

Claims (44)

1.一种半导体裸片组合件，其包括：
封装支撑衬底；
第一半导体裸片，其具有外围区域及堆叠区域；
第二半导体裸片，其附接到所述第一半导体裸片的所述堆叠区域使得所述外围区域是所述第二半导体裸片的侧面；
热传递单元，其具有由第一粘合剂附接到所述第一半导体裸片的所述外围区域的第一部分、由第二粘合剂附接到所述第一部分的第二部分，及由所述第一部分及所述第二部分界定的腔，其中所述第二半导体裸片在所述腔内使得所述第二半导体裸片与所述第一部分分隔开间隙；及
所述腔中的底部填充材料，其中所述热传递单元的所述第一部分抑制所述底部填充材料覆盖所述第一半导体裸片的整个外围区域，其中所述底部填充材料具有填角料，所述填角料填充所述热传递单元的所述第一部分与所述第二半导体裸片之间的所述间隙的至少下部区域，且其中所述第一粘合剂包括与所述填角料不同的材料。
2.根据权利要求1所述的半导体裸片组合件，其中附接到所述第一半导体裸片的所述堆叠区域的所述第二半导体裸片包括底部第二半导体裸片，且所述半导体裸片组合件进一步包括堆叠在所述底部第二半导体裸片上的多个额外第二半导体裸片以形成第二半导体裸片堆叠，包含附接到所述热传递单元的最上面第二半导体裸片。
3.根据权利要求2所述的半导体裸片组合件，其中：
所述热传递单元的所述第一部分包括内部壳体，所述内部壳体具有附接到所述第一半导体裸片的所述外围区域的侧壁及附接到所述最上面第二半导体裸片的顶部；且
所述热传递单元的所述第二部分包括外部壳体，所述外部壳体包住所述内部壳体、所述第一半导体裸片及所述第二半导体裸片堆叠。
4.根据权利要求2所述的半导体裸片组合件，其中所述热传递单元包括具有侧壁及顶部的壳体，且所述侧壁附接到所述第一半导体裸片的所述外围区域，且所述顶部由散热界面材料附接到所述最上面第二半导体裸片。
5.根据权利要求4所述的半导体裸片组合件，其中所述侧壁具有附接到所述封装支撑衬底的基座及附接到所述第一半导体裸片的所述外围区域的凸肩，且其中所述凸肩由散热界面材料附接到所述外围区域。
6.根据权利要求2所述的半导体裸片组合件，其中所述热传递单元包括具有侧壁及顶部的壳体，所述侧壁具有四个侧面板且所述顶部是附接到所述四个侧面板的单独部件。
7.根据权利要求2所述的半导体裸片组合件，其中所述热传递单元的所述第一部分包括包围所述第二半导体裸片堆叠的环，且所述热传递单元的所述第二部分包括用散热界面材料附接到所述环的罩。
8.根据权利要求2所述的半导体裸片组合件，其中所述热传递单元的所述第一部分及所述第二部分包括金属。
9.一种半导体裸片组合件，其包括：
封装支撑衬底；
第一半导体裸片，其具有外围区域及堆叠位区；
多个第二半导体裸片，其布置成堆叠且安装到所述第一半导体裸片的所述堆叠位区；
具有第一部分及第二部分的金属壳体，所述第二部分附接到所述第一部分，所述第一部分经由粘合剂附接到所述第一半导体裸片的所述外围区域且具有内表面，所述内表面与所述第二半导体裸片堆叠分隔开且向上延伸，且所述第二部分围封所述
第二半导体裸片堆叠；及
所述第二半导体裸片堆叠与所述壳体的所述第一部分之间的底部填充材料，其中所述金属壳体的所述第一部分抑制所述底部填充材料覆盖所述第一半导体裸片的整个外围区域，其中所述底部填充材料的部分接合所述第一部分的所述内表面，且其中所述粘合剂包括与所述底部填充材料不同的材料。
10.根据权利要求9所述的半导体裸片组合件，其中所述粘合剂包括散热界面材料，且所述壳体的所述第二部分由散热界面材料附接到所述壳体的所述第一部分。
11.根据权利要求9所述的半导体裸片组合件，其中：
所述壳体的所述第一部分包括具有基座及凸肩的环，所述基座附接到所述封装支撑衬底，所述凸肩由散热界面材料附接到所述外围区域，且所述环具有低于所述多个第二半导体裸片的最上面第二半导体裸片的高度；且
所述壳体的所述第二部分包括附接到所述多个第二半导体裸片的最上面第二半导体裸片的顶部及从所述顶部下垂的侧壁，且其中所述第二部分的所述侧壁由散热界面材料附接到所述环。
12.根据权利要求9所述的半导体裸片组合件，其中所述壳体的所述第一部分包括内部壳体，所述内部壳体具有附接到所述第一半导体裸片的所述外围区域的第一支撑件及附接到所述多个第二半导体裸片的最上面第二半导体裸片的盖，且所述第二部分包括外部壳体，所述外部壳体具有所述内部壳体的所述盖上方的顶部及附接到所述封装支撑衬底的侧壁。
13.根据权利要求12所述的半导体裸片组合件，其中所述内部壳体进一步包括与所述第一支撑件相对的第二支撑件，且所述第二支撑件附接到所述第一半导体裸片的所述外围区域。
14.根据权利要求9所述的半导体裸片组合件，其中所述壳体的所述第一部分包括侧壁及附接到所述侧壁的顶部，且所述侧壁附接到所述第一半导体裸片的所述外围区域及所述封装支撑衬底。
15.根据权利要求14所述的半导体裸片组合件，其中所述顶部由散热界面材料附接到所述侧壁，且所述顶部由散热界面材料附接到所述多个第二半导体裸片的最上面第二半导体裸片。
16.根据权利要求14所述的半导体裸片组合件，其中所述侧壁的高度不小于所述多个第二半导体裸片的最上面第二半导体裸片的高度。
17.一种半导体裸片组合件，其包括：
封装支撑衬底；
附接到所述封装支撑衬底的第一半导体裸片，所述第一半导体裸片具有外围区域及安装区域，且所述第一半导体裸片产生第一热量；
附接到所述第一半导体裸片的所述安装区域的第二半导体裸片，所述第二半导体裸片产生小于所述第一热量的第二热量；
壳体，其具有由粘合剂附接到所述第一半导体裸片的所述外围区域的金属底座及附接到所述底座的金属罩，其中所述底座具有高度；及
所述第一半导体裸片的所述外围区域的介于所述第二半导体裸片与所述壳体的所述底座之间的区域上的底部填充材料，其中所述壳体的所述金属底座抑制所述底部填充材料覆盖所述第一半导体裸片的整个外围区域，其中所述底部填充材料具有沿所述底座的所述高度向上延伸的填角料，且其中所述粘合剂包括与所述填角料不同的材料。
18.根据权利要求17所述的半导体裸片组合件，其中所述底座包括环且所述金属罩包括由散热界面材料附接到所述环的顶部。
19.根据权利要求18所述的半导体裸片组合件，其中所述金属罩进一步包括从所述顶部下垂的侧壁，且其中所述侧壁附接到所述环。
20.根据权利要求18所述的半导体裸片组合件，其中所述底座包括延伸到最上面第二半导体裸片的高度的侧壁，且所述顶部是连接到所述侧壁的平板。
21.一种半导体裸片组合件，其包括：
封装支撑衬底；
第一半导体裸片，其具有外围区域及堆叠位区；
多个第二半导体裸片，其布置成堆叠且安装到所述第一半导体裸片的所述堆叠位区；
具有第一部分及第二部分的壳体，所述第二部分附接到所述第一部分，所述第一部分经由粘合剂附接到所述第一半导体裸片的外围区域，且所述壳体具有围封所述
第二半导体裸片堆叠的腔；及
所述腔中的热传导电介质材料，其中所述热传导电介质材料接触所述壳体及所述第二半导体裸片中的至少一者，其中所述壳体的所述第一部分抑制所述热传导电介质材料覆盖所述第一半导体裸片的整个外围区域，且其中所述粘合剂包括与所述热传导电介质材料不同的材料。
22.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料包括液体。
23.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料包括部分固化液体。
24.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料包括被灌入所述腔中且在所述腔内原位变为固体的液体。
25.根据权利要求21所述的半导体裸片组合件，其中所述壳体具有经配置以将所述热传导电介质材料注入到所述腔中的入口及经配置以从所述腔排放物质的出口。
26.根据权利要求25所述的半导体裸片组合件，其中所述壳体的所述第一部分包括侧壁，且所述壳体的所述第二部分包括与所述侧壁一体式形成的顶部。
27.根据权利要求21所述的半导体裸片组合件，其中所述壳体的所述第一部分包括侧壁，所述侧壁的高度至少与最上面第二半导体裸片的高度相同，且所述壳体的所述第二部分包括由所述粘合剂附接到所述侧壁及所述最上面第二半导体裸片的顶部。
28.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料包括石蜡。
29.根据权利要求21的半导体裸片组合件，其中所述第二半导体裸片具有最大操作温度，且所述热传导电介质材料具有基于所述热传导电介质材料形成液体时的所述最大操作温度的相变温度。
30.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料在200℃
下具有0.1W/mK到0.15W/mK的热传导率。
31.根据权利要求21所述的半导体裸片组合件，其中所述热传导电介质材料在120℃
下在体积为30％的乙二醇的溶液中具有0.50W/mK的热传导率。
32.根据权利要求21所述的半导体裸片组合件，其进一步包括所述第二半导体裸片之间的底部填充材料，其中所述热传导电介质材料提供所述壳体与至少所述第一半导体裸片之间的散热路径。
33.根据权利要求32所述的半导体裸片组合件，其中所述热传导电介质材料具有高于所述底部填充材料的热传导率。
34.一种制造半导体组合件的方法，所述半导体组合件具有封装支撑衬底、安装到所述封装支撑衬底的第一半导体裸片、布置成堆叠且安装到所述第一半导体裸片的多个第二半导体裸片，所述方法包括：
将热传递单元的第一部分附接到所述封装支撑衬底并经由粘合剂附接到所述第一半导体裸片的外围区域；
将所述热传递单元的第二部分附接到所述第一部分，其中所述热传递单元包含其中定位有所述第二半导体裸片堆叠的腔；
将热传导电介质材料灌入所述热传递单元的所述腔中使得所述热传导电介质材料接触所述热传递单元及所述第二半导体裸片中的至少一者，其中所述热传递单元的所述第一部分抑制所述热传导电介质材料覆盖所述第一半导体裸片的整个外围区域，其中所述粘合剂包括与所述热传导电介质材料不同的材料；以及
密封所述热传递单元以将所述第一半导体裸片及所述第二半导体裸片围封在所述腔内。
35.根据权利要求34所述的方法，其中所述热传导电介质材料包括石蜡，且将所述热传导电介质材料灌入所述腔中包括将所述石蜡以液体状态流入所述腔中。
36.根据权利要求34所述的方法，其中所述热传导电介质材料在200℃下具有0.1W/mK到0.15W/mK的热传导率，且将所述热传导电介质材料灌入所述腔中包括将所述热传导电介质材料以液体状态流入所述腔中。
37.根据权利要求34所述的方法，其中所述热传导电介质材料在120℃下在体积为30％的乙二醇的溶液中具有0.50W/mK的热传导率，且将所述热传导电介质材料灌入所述腔中包括将所述热传导电介质材料以液体状态流入所述腔中。
38.根据权利要求34所述的方法，其中将所述热传导电介质材料灌入所述腔中包括将所述热传导电介质材料以液体状态流入所述腔中。
39.根据权利要求38所述的方法，其中所述方法进一步包括在所述腔中原位至少部分凝固所述液体状态的热传导电介质材料。
40.根据权利要求38所述的方法，其中所述方法进一步包括在所述腔中原位完全凝固所述液体状态的热传导电介质材料。
41.根据权利要求34所述的方法，其中：
所述热传递单元包括金属壳体，所述金属壳体具有附接到至少所述封装支撑衬底的侧壁、与所述侧壁一体式形成的顶部、入口及出口；且
灌入所述热传导电介质材料包括将所述热传导电介质材料注入通过所述入口且注入到所述腔中。
42.根据权利要求41所述的方法，其进一步包括用所述热传导电介质材料填充所述腔至少直到所述热传导电介质材料行进通过所述出口。
43.根据权利要求34所述的方法，其中：
所述热传递单元包括第一部分，所述第一部分具有从所述封装支撑衬底延伸到至少所述第二半导体裸片堆叠的最上面第二半导体裸片的侧壁及顶部；
灌入所述热传导电介质材料包括将所述热传导电介质材料沉积到所述腔中同时从所述侧壁拆卸所述顶部；且
所述方法进一步包括在将所述热传导电介质材料沉积到所述腔中之后将所述顶部附接到所述侧壁。
44.根据权利要求34所述的方法，其进一步包括在将所述热传导电介质材料灌入所述腔中之前将底部填充材料至少沉积在所述第二半导体裸片之间。
CN201580037660.XA 2014-07-14 2015-06-25 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统 Active CN106663661B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/330,934 2014-07-14
US14/330,934 US9443744B2 (en) 2014-07-14 2014-07-14 Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods
PCT/US2015/037685 WO2016010707A1 (en) 2014-07-14 2015-06-25 Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems

Publications (2)

Publication Number Publication Date
CN106663661A CN106663661A (zh) 2017-05-10
CN106663661B true CN106663661B (zh) 2020-10-16

Family

ID=55068138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580037660.XA Active CN106663661B (zh) 2014-07-14 2015-06-25 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统

Country Status (7)

Country Link
US (2) US9443744B2 (zh)
EP (1) EP3170198B1 (zh)
JP (1) JP6626083B2 (zh)
KR (1) KR101963984B1 (zh)
CN (1) CN106663661B (zh)
TW (1) TWI560821B (zh)
WO (1) WO2016010707A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9691746B2 (en) * 2014-07-14 2017-06-27 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US20170094842A1 (en) * 2015-09-28 2017-03-30 Infineon Technologies Austria Ag Power Supply and Method
US9960150B2 (en) 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US10008395B2 (en) 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10515867B2 (en) * 2017-11-14 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10424528B2 (en) * 2018-02-07 2019-09-24 Toyota Motor Engineering & Manufacturing North America, Inc. Layered cooling structure including insulative layer and multiple metallization layers
US10529637B1 (en) 2018-10-31 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
EP3890007B1 (en) 2018-11-29 2022-12-28 Denka Company Limited Heat dissipation member
US20220093568A1 (en) * 2019-02-22 2022-03-24 Intel Corporation Film in substrate for releasing z stack-up constraint
KR102562315B1 (ko) * 2019-10-14 2023-08-01 삼성전자주식회사 반도체 패키지
KR20210059866A (ko) * 2019-11-15 2021-05-26 삼성전자주식회사 언더 필 물질 층을 포함하는 반도체 패키지 및 그 형성방법
US11011449B1 (en) * 2020-02-27 2021-05-18 Micron Technology, Inc. Apparatus and method for dissipating heat in multiple semiconductor device modules
KR20210148743A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
US11963341B2 (en) 2020-09-15 2024-04-16 Jetcool Technologies Inc. High temperature electronic device thermal management system
US11587887B2 (en) * 2021-01-14 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20220230937A1 (en) * 2021-01-20 2022-07-21 Jetcool Technologies Inc. Conformal Cooling Assembly with Substrate Fluid-Proofing for Multi-Die Electronic Assemblies
US11855006B2 (en) * 2021-07-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, package structure and fabricating method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103229285A (zh) * 2010-09-27 2013-07-31 吉林克斯公司 用于集成电路芯片的角结构

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
JPS6138944U (ja) * 1984-08-10 1986-03-11 イビデン株式会社 半導体装置
JPS61253843A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 半導体装置
JPH01248551A (ja) * 1988-03-30 1989-10-04 Toshiba Corp 半導体パッケージ
US5001548A (en) 1989-03-13 1991-03-19 Coriolis Corporation Multi-chip module cooling
NO911774D0 (no) * 1991-05-06 1991-05-06 Sensonor As Anordning ved innkapsling av et funksjonsorgan, samt fremgangsmaate for fremstilling av samme.
JPH0513603A (ja) * 1991-07-02 1993-01-22 Hitachi Ltd 半導体集積回路装置
US5405808A (en) 1993-08-16 1995-04-11 Lsi Logic Corporation Fluid-filled and gas-filled semiconductor packages
KR970005712B1 (ko) * 1994-01-11 1997-04-19 삼성전자 주식회사 고 열방출용 반도체 패키지
KR100236016B1 (ko) 1996-12-16 1999-12-15 구자홍 적층형 반도체 패키지 및 그의 어셈블리 방법
JPH11111898A (ja) * 1997-10-06 1999-04-23 Zojirushi Vacuum Bottle Co 半導体素子の冷却装置
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
SG104348A1 (en) * 2002-11-21 2004-06-21 Inst Of Microelectronics Apparatus and method for fluid-based cooling of heat-generating devices
US20050224953A1 (en) 2004-03-19 2005-10-13 Lee Michael K L Heat spreader lid cavity filled with cured molding compound
US7160758B2 (en) 2004-03-31 2007-01-09 Intel Corporation Electronic packaging apparatus and method
US20070126103A1 (en) 2005-12-01 2007-06-07 Intel Corporation Microelectronic 3-D package defining thermal through vias and method of making same
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
JP2008004688A (ja) * 2006-06-21 2008-01-10 Noda Screen:Kk 半導体パッケージ
US20100117209A1 (en) 2007-02-28 2010-05-13 Bezama Raschid J Multiple chips on a semiconductor chip with cooling means
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
KR20080114063A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7592697B2 (en) * 2007-08-27 2009-09-22 Intel Corporation Microelectronic package and method of cooling same
KR101038313B1 (ko) 2008-01-30 2011-06-01 주식회사 하이닉스반도체 스택 패키지
JP2009218432A (ja) * 2008-03-11 2009-09-24 Sharp Corp 高周波モジュールおよび高周波モジュールの製造方法
US7928562B2 (en) * 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
JP2010251427A (ja) * 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール
US8299633B2 (en) * 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
JP2011216818A (ja) * 2010-04-02 2011-10-27 Elpida Memory Inc 半導体装置の製造方法
KR101394205B1 (ko) * 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US20120063090A1 (en) * 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
JP2012099612A (ja) * 2010-11-01 2012-05-24 Denso Corp 半導体装置
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
JP2012253104A (ja) * 2011-05-31 2012-12-20 Zycube:Kk インターポーザを用いた積層モジュールの実装構造
US8526186B2 (en) 2011-07-11 2013-09-03 Texas Instruments Incorporated Electronic assembly including die on substrate with heat spreader having an open window on the die
CN102931105A (zh) * 2011-08-10 2013-02-13 飞思卡尔半导体公司 半导体器件管芯键合
US9153520B2 (en) * 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
JP2015502663A (ja) * 2011-12-01 2015-01-22 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． 積層されたメモリを有するｃｐｕ
JP5867259B2 (ja) * 2012-04-17 2016-02-24 住友ベークライト株式会社 積層体の製造方法
KR101401708B1 (ko) * 2012-11-15 2014-05-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9287240B2 (en) * 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103229285A (zh) * 2010-09-27 2013-07-31 吉林克斯公司 用于集成电路芯片的角结构

Also Published As

Publication number Publication date
KR20170031735A (ko) 2017-03-21
KR101963984B1 (ko) 2019-07-31
CN106663661A (zh) 2017-05-10
JP6626083B2 (ja) 2019-12-25
US20160013115A1 (en) 2016-01-14
US9837396B2 (en) 2017-12-05
EP3170198A4 (en) 2018-03-14
EP3170198B1 (en) 2022-11-16
JP2017520933A (ja) 2017-07-27
TWI560821B (en) 2016-12-01
US20160372452A1 (en) 2016-12-22
TW201606956A (zh) 2016-02-16
US9443744B2 (en) 2016-09-13
WO2016010707A1 (en) 2016-01-21
EP3170198A1 (en) 2017-05-24

Similar Documents

Publication Publication Date Title
CN106663661B (zh) 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统
US11776877B2 (en) Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US11688664B2 (en) Semiconductor device assembly with through-mold cooling channel formed in encapsulant
TWI548056B (zh) 具有高效率散熱路徑之堆疊式半導體晶粒總成及相關系統
JP6550140B2 (ja) アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant