KR101963984B1 - 고 효율 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 관련 시스템들 - Google Patents

고 효율 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 관련 시스템들 Download PDF

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시아오 리
스티븐 케이. 그루터이스
지안 리
자스프리트 에스. 간디
제임스 엠. 더데리안
데이빗 알. 헴브리
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마이크론 테크놀로지, 인크
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Abstract

고 효율 열 경로들을 갖는 반도체 다이 어셈블리. 일 실시예에서, 반도체 다이 어셈블리는 패키지 지지 기판, 주변 영역 및 적층 영역을 갖는 제 1 반도체 다이 및 주변 영역이 제 2 다이의 측면에 있는 제 1 다이의 적층 영역에 부착된 제 2 반도체 다이를 포함한다. 어셈블리는 제 1 다이의 주변 영역에 부착된 베이스, 베이스 접착제에 의해 베이스에 부착된 커버, 및 적어도 커버에 의해 정의된 공동을 갖는 열 전달 유닛을 더 포함하고, 제 2 다이는 공동내에 있다. 어셈블리는 또한 공동내에 언더필을 포함하고, 언더필의 필릿 부분은 베이스의 적어도 일부를 따라서 위쪽으로 그리고 기초의 부분을 따라서 위에 소정 거리까지 연장된다.

Description

고 효율 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 관련 시스템들{STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH HIGH EFFICIENCY THERMAL PATHS AND ASSOCIATED SYSTEMS}
개시된 실시예들은 반도체 다이 어셈블리들에 관한 것이다. 특히, 본 기술은 매우 효율적인 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 연관된 시스템들 및 방법들에 관한 것이다.
메모리 칩들, 마이크로프로세서 칩들, 및 이미저 칩들을 포함한, 패키징된 반도체 다이들은 통상적으로 기판상에 장착되며 플라스틱 보호 커버링에 봉입(encase)된 반도체 다이를 포함한다. 다이는 메모리 셀들, 프로세서 회로들, 및 이미저 디바이스들과 같은 기능적 피처들, 뿐만 아니라 기능적 피처들에 전기적으로 연결된 본드 패드들을 포함한다. 본드 패드들은 다이가 상위 레벨 회로에 연결되도록 허용하기 위해 보호 커버링 바깥쪽에서 단자들에 연결될 수 있다.
시장 압력들은 계속해서 전자 디바이스들의 공간 제약들 내에 맞추기 위해 다이 패키지들의 크기를 감소시키도록 반도체 제조사들을 이끄는 반면, 또한 동작 파라미터들을 충족시키기 위해 각각의 패키지의 기능 용량을 증가시키도록 그들에게 압력을 준다. 패키지에 의해 커버된 표면적(즉, 패키지의 "풋프린트(footprint)")을 상당히 증가시키지 않고 반도체 패키지의 프로세싱 전력을 증가시키기 위한 하나의 접근법은 단일 패키지에서 서로의 최상부 상에 다수의 반도체 다이들을 수직으로 적층하는 것이다. 이러한 수직으로-적층된 패키지들에서의 다이들은 스루-실리콘 비아들(through-silicon vias; TSV들)을 사용하여 인접한 다이들의 본드 패드들과 개개의 다이들의 본드 패드들을 전기적으로 결합함으로써 상호 연결될 수 있다.
수직으로-적층된 다이 패키지들과 연관된 도전은 개개의 다이들로부터의 열이 추가되며 적층된 다이에 의해 발생된 종합된 열을 방출시키는 것이 어렵다는 것이다. 이것은 개개의 다이들, 다이들 사이에서의 접합들, 및 전체로서 패키지의 동작 온도들을 증가시키며, 이것은 적층된 다이들이 그것들의 최대 동작 온도들(Tmax) 이상의 온도들에 도달하게 할 수 있다. 문제점은 패키지에서의 다이들의 밀도가 증가함에 따라 또한 악화된다. 게다가, 디바이스들이 다이 스택내 상이한 유형들의 다이들을 가질 때, 디바이스의 최대 동작 온도는 가장 낮은 최대 동작 온도를 가진 다이에 제한된다.
도 1은 본 기술의 실시예에 따른 반도체 다이 어셈블리를 예시한 단면도이다.
도 2a는 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도이며 도 2b는 상면도이다.
도 2c는 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도이며 도 2d는 상면도이다.
도 2e 및 도 2f는 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도들이다.
도 3은 본 기술의 실시예들에 따른 반도체 다이 어셈블리를 예시한 단면도이다.
도 4a는 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도이며 도 4b는 상면도이다.
도 4c는 본 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도이다.
도 4d는 본 기술의 실시예들에 따른 반도체 다이 어셈블리를 제조하는 방법을 예시한 단면도이며 도 4e는 상면도이다.
도 5a는 본 기술의 실시예들에 따른 반도체 다이 어셈블리의 단면도이며 도 5b는 상면도이다.
도 6은 본 기술의 실시예들에 따른 반도체 다이 어셈블리의 단면도이다.
도 7은 본 기술의 실시예들에 따른 반도체 다이 어셈블리의 단면도이다.
도 8은 본 기술의 실시예들에 따른 반도체 다이 어셈블리의 단면도이다.
도 9는 본 기술의 실시예들에 따른 반도체 다이 어셈블리의 단면도이다.
도 10은 본 기술의 실시예들에 따라 구성된 반도체 다이 어셈블리를 포함하는 시스템의 개략도이다.
매우 효율적인 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 연관된 시스템들 및 방법들에 대한 여러 실시예들의 특정 세부사항들이 이하에서 설명된다. 용어("반도체 다이(semiconductor die)")는 일반적으로 집적 회로들 또는 구성요소들, 데이터 저장 요소들, 프로세싱 구성요소들, 및/또는 반도체 기판들 상에 제조된 다른 피처들을 가진 다이를 나타낸다. 예를 들면, 반도체 다이들은 집적 회로 메모리 및/또는 로직 회로를 포함할 수 있다. 반도체 다이들 및/또는 반도체 다이 패키지들에서의 다른 피처들은 두 개의 구조들이 예를 들면, 전도, 대류 및/또는 복사를 통하여 열을 통해 에너지를 교환할 수 있다면 서로 "열 접촉(thermal contact)"하는 것으로 말하여질 수 있다. 관련 기술에서의 숙련자는 또한 기술이 부가적인 실시예들을 가질 수 있으며, 기술이 도 1 내지 도 10을 참조하여 이하에서 설명된 실시예들의 상세들 중 여러 개 없이 실시될 수 있다는 것을 이해할 것이다.
본원에서 사용되는, 용어들("수직", "측방향", "상부" 및 "하부")은 도면들에서 도시된 배향을 고려하여 반도체 다이 어셈블리들에서의 피처들의 상대적 방향들 또는 위치들을 나타낼 수 있다. 예를 들면, "상부" 또는 "최상위"는 또 다른 피처보다 페이지의 최상부에 더 가까이 위치된 피처를 나타낼 수 있다. 이들 용어들은, 그러나, 광범위하게는 최상부/최하부, 위/아래, 보다 위에/보다 아래에, 위쪽/아래쪽 및 좌측/우측이 배향에 의존하여 상호 교환될 수 있는 반전된 또는 경사진 배향들과 같은, 다른 배향들을 가진 반도체 디바이스들을 포함하는 것으로 해석되어야 한다.
도 1은 본 기술의 실시예에 따른 반도체 다이 어셈블리(100)("어셈블리(100)")를 예시한 단면도이다. 어셈블리(100)는 패키지 지지 기판(102), 패키지 지지 기판(102)에 장착된 제 1 반도체 다이(110), 및 제 1 다이(110)의, 중심 영역 또는 중심에서 벗어난 영역과 같은, 적층 영역에서 스택(122)에 배열된 복수의 제 2 반도체 다이들(120)을 포함할 수 있다. 제 1 다이(110)는 제 2 다이들(120)의 외부에 측방향으로 주변 영역(112) 및 접착제(133)에 의해 제 1 다이(110)의 주변 영역(112)에 부착된 제 1 부분(131) 및 제 2 다이들(120)의 스택(122)을 커버하고, 둘러싸거나 또는 그 외 그 위에 있는 제 2 부분(132)을 가진 열 전달 구조(thermal transfer structure; TTS)(130)를 추가로 포함할 수 있다. 접착제(133)는 예를 들면, 열 계면 재료(thermal interface material; "TIM") 또는 또 다른 적절한 접착제일 수 있다. 예를 들면, TIM들 및 다른 접착제들은 전도성 재료들(예로서, 탄소 나노-튜브들, 솔더 재료들, 다이아몬드-형 탄소(DLC) 등), 뿐만 아니라 상-변화 재료들로 도핑되는 실리콘-계 그리스들, 젤들, 또는 접착제를 포함할 수 있다. 도 1에 예시된 실시예에서, 제 1 부분(131)은 적어도 제 1 다이(110)의 주변 영역(112)으로부터 제 2 다이들(120)의 스택(122)의 중간 고도에서의 높이까지 연장되는, 댐 부재(dam member)와 같은, 베이스(base)이다. 제 2 부분(132)은 접착제(133)에 의해 제 1 부분(131) 및 최상위 제 2 다이(120)에 부착되는 커버이다. 제 1 부분(131) 및 제 2 부분(132)은 함께 금속(예로서, 구리 또는 알루미늄) 또는 다른 고도의 열 전도성 재료들로 만든 케이싱을 정의할 수 있으며, 제 1 및 제 2 부분들(131 및 132)은 함께 제 2 다이들(120)의 스택(122)이 위치되는 공동(138)을 정의할 수 있다.
어셈블리(100)는 제 2 다이들(120)의 각각 사이에 및 제 1 다이(110) 및 최하부 제 2 다이(120) 사이에 언더필 재료(160)를 추가로 포함한다. 언더필 재료(160)는 제 1 다이(110)에 근접한 영역에서 제 2 다이들(120)의 스택(122)으로부터 바깥쪽으로 연장되는 필릿(162)을 형성할 수 있다. 어셈블리(100)는 제 1 다이(110) 및 제 2 다이들(120)의 스택(122)으로부터 열의 강화된 열 방출을 제공하는 것으로 예상된다. 예를 들면, TTS(130)는 제 1 다이(110)의 주변 영역(112)의 큰 부분으로부터 직접 제 1 경로를 따라 및 제 2 다이들(120)을 통해 제 2 경로를 따라 열을 효과적으로 전달하기 위해 높은 열 전도도를 가진 재료로 만들 수 있다. TTS(130)의 제 1 부분(131)은 제 1 부분(131)이 언더필 재료(160)의 필릿(162)이 주변 영역(112)의 상당한 비율을 커버하는 것을 방지하는 댐을 제공하기 때문에 제 1 다이(110)의 주변 영역(112)의 큰 비율의 이용 가능한 면적에 부착된다. 이것은 제 1 부분(131)이 제 1 다이(110)의 주변 영역(112)에 부착되기 전에 언더필 재료가 증착되는 디바이스들에 비교하여, 주변 영역(112)의 보다 많은 표면적이 TTS(130)의 제 1 부분(131)에 의해 커버될 수 있기 때문에 제 1 열 경로의 효율을 강화시킨다.
도 1에 도시된 어셈블리(100)의 여러 실시예들은 따라서 그것들이 그것들의 지정된 최대 온도들(Tmax) 아래로 유지하도록 어셈블리(100)에서의 개개의 다이들(110, 120)의 동작 온도들을 낮추는 강화된 열 속성들을 제공할 수 있다. 이것은 제 1 다이(110)가 일반적으로 보다 큰 기본 로직 다이이며 제 2 다이들(120)이 일반적으로 메모리 다이들이며, 로직 다이들이 통상적으로 메모리 다이들보다 훨씬 더 높은 전력 레벨에서 동작하기 때문에(예로서, 0.628 W에 비교하여 5.24 W) 어셈블리(100)가 하이브리드 메모리 큐브(HMC)로서 배열될 때 매우 유용할 수 있다. 로직 다이 HMC 구성은 일반적으로 제 1 다이(110)의 주변 영역(112)에서 상당한 양의 열을 집중시킨다. 로직 다이는 또한 주변 영역에서 보다 높은 전력 밀도를 가질 수 있어서, 주변 영역에서 보다 높은 온도들 및 열의 추가 집중을 야기한다. 이와 같이, TTS(130)의 고 전도성 제 1 부분(131)에 제 1 다이(110)의 큰 비율의 주변 영역(112)을 결합함으로써, 열은 제 1 다이의 주변 영역(112)으로부터 효율적으로 제거될 수 있다.
도 2a 내지 도 2f는 본 기술의 실시예들에 따른 어셈블리(100)를 제조하는 방법의 양상들을 예시한다. 도 2a는 어셈블리(100)를 제조하는 스테이지의 단면도이며 도 2b는 그것의 상면도이다. 도 2a를 참조하면, 패키지 지지 기판(102)은 상위-레벨 패키징(도시되지 않음)의 외부 전기 구성요소들에 제 1 및 제 2 다이들(110, 120)을 연결하도록 구성된다. 예를 들면, 패키지 지지 기판(102)은 반도체 구성요소들(예로서, 도핑된 실리콘 웨이퍼들 또는 갈륨 비소 웨이퍼들), 비-전도성 구성요소들(예로서, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AIN) 등과 같은, 다양한 세라믹 기판들), 및/또는 전도성 부분들(예로서, 상호 연결 회로, TSV들 등)을 포함하는 인터포저 또는 인쇄 회로 보드일 수 있다. 도 2a에 예시된 실시예에서, 패키지 지지 기판(102)은 제 1 복수의 전기 커넥터들(104a)을 통해 패키지 지지 기판(102)의 제 1 측면(103a)에서 제 1 다이(110)에 및 제 2 복수의 전기 커넥터들(104b)(총괄하여 "전기 커넥터들(104)"로서 불리우는)을 통해 패키지 지지 기판(102)의 제 2 측면(103b)에서 외부 회로(도시되지 않음)에 전기적으로 결합된다. 전기 커넥터들(104)은 솔더 볼들, 전도성 범프들 및 필러들, 전도성 에폭시들, 및/또는 다른 적절한 전기적 전도성 요소들일 수 있다. 다양한 실시예들에서, 패키지 지지 기판(102)은 제 1 반도체 다이(110)의 후방 측면에서 열 방출을 강화하기 위해 비교적 높은 열 전도도를 가진 재료로 만들 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 제 1 다이(110)는 적층된 제 2 다이들(120)보다 큰 풋프린트를 가질 수 있다. 제 1 다이(110)는 그러므로 제 2 다이들(120)이 제 1 다이(110)에 부착되는 장착 영역(111)(도 2a) 또는 적층 영역을 포함하며 주변 영역(112)은 장착 영역(111)의 적어도 일 측면을 넘어 바깥쪽으로 측방향으로 연장된다. 주변 영역(112)은 따라서 제 2 다이들(120)의 외부에 있다(예로서, 제 2 다이들(120)의 길이 및/또는 폭을 넘어).
제 1 및 제 2 다이들(110, 120)은 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤-액세스 메모리(SRAM), 플래시 메모리, 다른 형태들의 집적 회로 메모리, 프로세싱 회로들, 이미징 구성요소들, 및/또는 다른 반도체 피처들과 같은 다양한 유형들의 반도체 구성요소들 및 기능적 피처들을 포함할 수 있다. 다양한 실시예들에서, 예를 들면, 어셈블리(100)는 적층형 제 2 다이들(120)이 데이터 저장을 제공하는 DRAM 다이들 또는 다른 메모리 다이들이며 제 1 다이(110)가 HMC 내에서 메모리 제어(예로서, DRAM 제어)를 제공하는 고속 로직 다이인 HMC로서 구성될 수 있다. 다른 실시예들에서, 제 1 및 제 2 다이들(110 및 120)은 다른 반도체 구성요소들을 포함할 수 있으며 및/또는 스택(122)에서 개개의 제 2 다이들(120)의 반도체 구성요소들은 다를 수 있다.
제 1 및 제 2 다이들(110, 120)은 직사각형, 원형, 및/또는 다른 적절한 형태들일 수 있으며 다양한 상이한 치수들을 가질 수 있다. 예를 들면, 개개의 제 2 다이들(120)은 각각 약 10 내지 11 mm(예로서, 10.7 mm)의 길이(L1) 및 약 8 내지 9 mm(예로서, 8.6 mm, 8.7 mm)의 폭을 가질 수 있다. 제 1 다이(110)는 약 12 내지 13 mm(예로서, 12.67 mm)의 길이(L2) 및 약 8 내지 9 mm(예로서, 8.5 mm, 8.6 mm 등)의 폭을 가질 수 있다. 다른 실시예들에서, 제 1 및 제 2 다이들(110 및 120)은 다른 적절한 치수들을 가질 수 있으며 및/또는 개개의 제 2 다이들(120)은 서로 상이한 치수들을 가질 수 있다.
제 1 다이(110)의 주변 영역(112)(이 기술분야의 숙련자들에게 "포치(porch)" 또는 "셸프(shelf)"로서 알려진)은 제 1 및 제 2 다이들(110 및 120)의 상대적 치수들 및 제 1 다이(110)의 전방 표면(114) 상에서의 스택(122)의 위치에 의해 정의될 수 있다. 도 2a 및 도 2b에 예시된 실시예에서, 스택(122)은 주변 영역(112)이 스택(122)의 두 개의 대향 측면들을 넘어 측방향으로 연장되도록 제 1 다이(110)의 길이(L2)에 대하여 중심에 있다. 예를 들면, 제 1 다이(110)의 길이(L2)가 제 2 다이들(120)의 길이(L1)보다 약 1.0 mm 더 크다면, 주변 영역(112)은 중심에 있는 제 2 다이들(120)의 어느 한 측면을 넘어 약 0.5 mm 연장될 것이다. 스택(122)은 또한 제 1 다이(110)의 폭에 대하여 중심에 있을 수 있으며, 제 1 다이(110)의 폭 및 길이 양쪽 모두가 중심에 있는 스택(122)의 것들보다 큰 실시예들에서, 주변 영역(112)은 제 2 다이들(120)의 전체 둘레 주위에서 연장될 수 있다. 다른 실시예들에서, 스택(122)은 제 1 다이(110)의 전방 표면(114)(도 2a)에 대하여 오프셋될 수 있으며 및/또는 제 1 다이(110)의 주변 영역(112)은 스택(122)의 전체 둘레 미만 주위에서 연장될 수 있다. 추가 실시예들에서, 제 1 및 제 2 다이들(110 및 120)은 원형일 수 있으며, 그러므로 제 1 및 제 2 다이들(110 및 120)의 상대적 직경들은 주변 영역(peripheral region)(112)을 정의한다.
도 2a에 도시된 바와 같이, 제 2 다이들(120)은 스택(122)에서 서로에 및 인접한 다이들(110, 120) 사이에 위치된 복수의 전기적 전도성 요소들(124)에 의해 기본 제 1 다이(110)에 전기적으로 결합될 수 있다. 도 1에 도시된 스택(122)은 전기적으로 함께 결합된 8개의 제 2 다이들(120)을 포함하지만, 다른 실시예들에서 스택(122)은 8개보다 많거나 또는 적은 다이들을 포함할 수 있다(예로서, 2 내지 4개 다이들, 또는 적어도 9개 다이들 등). 전기적 전도성 요소들(124)은 필러들, 컬럼들, 스터드들, 범프들과 같은, 다양한 적절한 구조들을 가질 수 있으며, 구리, 니켈, 솔더(예로서, SnAg-계 솔더), 도체로 체워진 에폭시, 및/또는 다른 전기적 전도성 재료들로 만들 수 있다. 선택된 실시예들에서, 예를 들면, 전기적 전도성 요소들(124)은 구리 필러들일 수 있는 반면, 다른 실시예들에서 전기적 전도성 요소들(124)은 범프-온-질화물(bump-on-nitride) 구조들과 같은, 보다 복잡한 구조들을 포함할 수 있다.
도 2a에 추가로 도시된 바와 같이, 개개의 제 2 다이들(120)은 각각 제 2 다이들(120)의 대향 측면들에서 전기적 연결들을 제공하기 위해 대응하는 전기적 전도성 요소들(124)을 가진 하나 또는 양쪽 측면들 상에서 정렬된 복수의 TSV들(126)을 포함할 수 있다. 각각의 TSV(126)는 개개의 제 2 다이들(120)을 완전히 통과하는 전기적 전도성 재료(예로서, 구리) 및 제 2 다이들(120)의 나머지로부터 TSV들(126)을 전기적으로 분리하기 위해 전기적 전도성 재료를 둘러싸는 전기적 절연 재료를 포함할 수 있다. 도 1에 도시되지 않지만, 제 1 다이(110)는 또한 제 1 다이(110)를 상위 레벨 회로에 전기적으로 결합하기 위해 복수의 TSV들(126)을 포함할 수 있다. 전기 통신을 넘어, TSV들(126) 및 전기적 전도성 요소들(124)은 열이 제 1 및 제 2 다이들(110 및 120)로부터 멀리 전달될 수 있는(예로서, 제 1 열 경로를 통해) 열 도관들을 제공한다. 몇몇 실시예들에서, 전기적 전도성 요소들(124) 및/또는 TSV들(126)의 치수들은 스택(122)을 통해 수직으로 열 전달을 강화하기 위해 증가될 수 있다. 예를 들면, 개개의 전기적 전도성 요소들(124)은 각각 다이들(110, 120)을 통해 열 경로를 강화하기 위해 약 15 내지 30 ㎛ 또는 다른 적절한 치수들의 직경을 가질 수 있다. 다른 실시예들에서, 제 2 다이들(120)은 스택(122)을 통해 열 경로들을 또한 제공할 수 있는 다른 유형들의 전기 커넥터들(예로서, 와이어본드들)을 사용하여 서로에 및 제 1 다이(110)에 전기적으로 결합될 수 있다.
다양한 실시예들에서, 어셈블리(100)는 또한 전기적 전도성 요소들(124) 사이에서 틈으로 위치된 복수의 열 전도성 요소들(128)(파선들로 도시된)을 포함할 수 있다. 개개의 열 전도성 요소들(128)은 전기적 전도성 요소들(124)(예로서, 구리 필러들)의 것과 구조 및 조성이 적어도 일반적으로 유사할 수 있다. 그러나, 열 전도성 요소들(128)은 TSV들(126) 또는 다이들(110, 120)의 다른 전기적 활성 구성요소들에 전기적으로 결합되지 않으며, 그러므로 제 2 다이들(120) 사이에 전기적 연결들을 제공하지 않는다. 대신에, 열 전도성 요소들(128)은 제 1 열 경로를 따라 열 전달을 강화하기 위해 스택(122)을 통해 전체 열 전도도를 증가시키는 전기적으로 분리된 "덤 요소들(dumb elements)"이다. 예를 들면, 어셈블리(100)가 HMC로서 구성되는 실시예들에서, 전기적 전도성 요소들(124) 사이에서의 열 전도성 요소들(128)의 부가는 수 도들(예로서, 약 6 내지 7℃)만큼 HMC의 동작 온도를 감소시키는 것으로 도시되어 왔다.
도 2c는 TTS(130)의 제 1 부분(131)(도 1)이 제 1 다이(110) 및 패키지 지지 기판(102)에 부착된 후 어셈블리(100)를 제조하기 위한 방법의 후속 스테이지를 예시한 단면도이며 도 2d는 상면도이다. 도 2c를 참조하면, 제 1 부분(131)의 이러한 실시예는 제 1 다이(110)의 적어도 일 부분 주위에서 연장되도록 구성된 기저(foundation)(142)(기초(footing)) 및 제 1 다이(110)의 주변 영역(112) 위에 위치되도록 구성된 숄더(144)를 가진다. 제 1 부분(131)은 제 2 다이들(120)의 스택(122)에 대한 높이(H1)로 연장되는 측벽(146)을 추가로 포함할 수 있다. 측벽(146)은 또한 숄더(144)가 주변 영역(112)(예로서, 커버리지 영역(C))의 상당한 비율을 커버하도록 갭(G)만큼 제 2 다이들(120)의 스택(122)으로부터 이격된다. 기저(142)는 접착제(148)에 의해 패키지 지지 기판(102)에 부착될 수 있으며, 숄더(144)는 열 전도성 접착제(133)에 의해 제 1 다이(110)의 주변 영역(112)에 부착될 수 있다. 접착제들(133 및 148)은 동일한 접착제일 수 있거나, 또는 그것들은 서로 상이할 수 있다. 접착제(133)는, 예를 들면, TIM일 수 있다. 도 2d에 도시된 바와 같이, 제 1 부분(131)은 제 1 다이(110) 및 제 2 다이들(120)을 둘러싸는 링일 수 있다.
도 2e는 언더필 재료(160)가 제 2 다이들(120) 사이에 및 제 1 다이(110) 및 최하부 제 2 다이(120) 사이에 증착된 후 어셈블리(100)를 제조하는 방법의 또 다른 스테이지를 예시한 단면도이다. 언더필 재료(160)는 통상적으로 제 2 다이들(120), 전기적 전도성 요소들(124), 및 열 전도성 요소들(128) 사이에서의 틈 공간들을 채우는 유동성 재료이다. TTS(130)의 제 1 부분(131)은 필릿(162)이 제 1 다이(110)의 주변 영역(112)을 커버하는 정도를 억제하는 댐 부재를 제공한다. 예를 들면, 언더필 재료(160)를 증착시킨 후 주변 영역(112)에 열 전도성 부재를 부착시키는 다른 디바이스들에서처럼 주변 영역(112) 위에서 측방향으로 퍼지는 필릿(162) 대신에, 필릿(162)은 측벽(146)의 일 부분을 따라 위쪽으로 연장된다. 언더필 재료(160)는 비-전도성 에폭시 페이스트(예로서, 일본, 니가타의 Namics Corporation에 의해 제조된 XS8448-171), 모세관 언더필, 비-전도성 막, 몰드 언더필일 수 있으며, 및/또는 다른 적절한 전기적-절연성 재료들을 포함할 수 있다. 언더필 재료(160)는 대안적으로, 독일, 뒤셀도르프의 Henkel에 의해 제조된 FP4585와 같은, 유전성 언더필일 수 있다. 몇몇 실시예들에서, 언더필 재료(160)는 스택(122)을 통한 열 방출을 강화하기 위해 그것의 열 전도도에 기초하여 선택될 수 있다. 언더필 재료(160)의 볼륨은 언더필 재료(160)의 과잉 부분이 필릿(162)을 형성하기 위해 제 1 부분(131)의 측벽(146) 및 제 2 다이들(120)의 스택(122) 사이에서의 갭(G)에 들어가도록 틈 공간들을 적절하게 채우기 위해 선택된다. 높이(H1), 갭(G), 및 커버리지 영역(C)은 또한 언더필 재료(160)의 필릿(162)을 수용하기 위해 제 2 다이들(120)의 스택(122) 및 측벽(146) 사이에 충분한 공간을 제공하면서 주변 영역(112)의 큰 커버리지 영역(C)을 제공하기 위해 선택된다.
도 2f는 TTS(130)의 제 2 부분(132)이 TTS(130)를 완성하기 위해 제 1 부분(131)에 부착된 후 도 1의 어셈블리(100)를 예시한 단면도이다. 제 2 부분(132)은 접착제(133)에 의해 최상위 제 2 다이(120)에 부착된 최상부(152), 접착제(133)에 의해 제 1 부분(131)에 부착된 최하부(154), 및 최상부(152)에 매달려 있는 측벽(156)을 가질 수 있다. 제 1 부분(131) 및 제 2 부분(132)은 함께 제 2 다이들(120)의 스택(122)을 봉입하는 공동(138)을 정의한다. 도 2f에 예시된 실시예의 TTS(130)는 따라서 제 1 다이(110) 및 제 2 다이들(120)에 의해 발생된 열을 제거하기 위해 강화된 열 전달을 제공하는 열 전도성 케이싱이다. TTS(130)의 제 1 부분(131) 및 제 2 부분(132)의 각각은 구리 또는 알루미늄과 같은, 금속으로 만들 수 있으며, 따라서 TTS(130)는 금속 베이스 부분 및 금속 커버를 가진다.
도 3은 본 기술에 따른 어셈블리(100)의 또 다른 실시예의 단면도이다. 이 실시예에서, TTS(130)의 제 1 부분(131)은 최상위 제 2 다이(120)의 최상부와 적어도 대략 동일한 고도로 연장되는 높이(H2)를 가진 측벽(146)을 가지며, TTS(130)의 제 2 부분(132)은 측벽(146)의 최상부에 부착된 최하부(154)를 가진다. 제 2 부분(132)은 따라서 최상부(152)에 매달려 있는 별개의 측벽을 갖지 않는다. 제 2 부분(132)은 접착제(133)에 의해 제 1 부분(131)에 부착될 수 있다.
도 4a는 본 기술에 따른 제조 프로세스의 일 스테이지에서 반도체 다이 어셈블리(400)의 측 단면도이며 도 4b는 그것의 상면도이다. 어셈블리(400)의 여러 피처들은 어셈블리(100)에 대하여 상기 설명된 것들과 유사하며, 따라서 유사한 참조 번호들은 도 1 내지 도 4b에서 유사한 구성요소들을 나타낸다. 도 4a는 내부 케이싱(430)이 제 1 다이(110)에 부착된 후 어셈블리(400)를 도시한다. 내부 케이싱(430)은 제 1 내부 표면(433)을 가진 제 1 지지대(431), 제 2 내부 표면(434)을 가진 제 2 지지대(432), 및 제 1 및 제 2 지지대들(431 및 432) 사이에서 연장된 최상부(435)를 포함할 수 있다. 내부 케이싱(430)은 제 1 및 제 2 지지대들(431 및 432)을 가진 측면들 상에서 폐쇄되지만, 다른 두 개의 측면들 상에서 개방되는 공동(436)을 가진다. 제 1 및 제 2 지지대들(431 및 432)은 접착제(133)를 갖고 제 1 다이(110)의 주변 영역(112)에 부착될 수 있다. 내부 케이싱(430)의 최상부(435)는 또한 접착제(133)를 갖고 제 2 다이(120)의 최상부에 부착될 수 있다. 도 4b에 도시된 바와 같이, 내부 케이싱(430)은 제 1 다이(110)의 풋프린트와 유사한 풋프린트를 가질 수 있다.
도 4c는 언더필 재료(160)가 제 2 다이들(120) 사이에서 및 제 1 다이(110) 및 최하부 제 2 다이(120) 사이에서 증착된 후 제조의 후속 스테이지에서의 어셈블리(400)의 측 단면도이다. 다시 도 4b를 참조하면, 언더필 재료는 화살표(F)에 의해 도시된 바와 같이 내부 케이싱(430)의 개방 측면들을 통해 언더필 재료를 흘려 보냄으로써 틈 공간들 내에 분배될 수 있다. 언더필 재료의 흐름을 강화하기 위해, 어셈블리(400)는 중력이 공동(436) 내에서의 틈 공간들을 통해 언더필 재료(160)를 끌어당기도록 비스듬히 경사질 수 있다.
도 4d는 제조의 후속 스테이지에서의 어셈블리(400)의 측 단면도이며 도 4e는 그것의 상면도이다. 도 4d를 참조하면, 어셈블리(400)는 함께 공동(448)을 정의하는 내부 표면(444) 및 최상부(446)를 가진 측벽(442)을 갖는 외부 케이싱(440)을 추가로 포함한다. 도 4e에 도시된 바와 같이, 측벽(442)의 내부 표면(444)은 공동(448)이 제 1 다이(110), 제 2 다이들(120)의 스택, 및 내부 케이싱(430)을 둘러싸도록 4개의 측면들을 가진다. 도 4d에 도시된 바와 같이, 외부 케이싱(440)은 접착제(148)에 의해 패키지 지지 기판(102)에 및 접착제(133)에 의해 내부 케이싱(430)의 최상부(435)에 부착될 수 있다. 이 실시예는 언더필 재료(160)가 케이싱 내에서의 보이드보다 높은 열 전도도를 가질 수 있기 때문에 상기 설명된 바와 같이 제 1 다이(110)의 주변 영역(112)과 및 제 2 다이들(120)의 측면들과의 양호한 열 계면(thermal interface)을 제공한다.
도 5a는 본 기술의 또 다른 실시예에 따른 반도체 디바이스 어셈블리(500)("어셈블리(500)")의 단면도이며 도 5b는 그것의 상면도이다. 유사한 참조 번호들은 도 1 내지 도 5b 전체에 걸쳐 유사한 구성요소들을 나타낸다. 어셈블리(500)는 최상부(532), 최상부(532)와 일체형으로 형성된 측벽(534), 및 최상부(532) 및 측벽(534)에 의해 정의된 공동(538)을 가진 TTS(530)를 포함한다. TTS(530)는 구리 또는 알루미늄과 같은, 높은 열 전도도를 가진 재료로부터 형성된 단일-조각 케이싱이다. 측벽(534)은 내부 표면(535)을 가질 수 있다. 도 5b에 도시된 바와 같은 일 실시예에서, 내부 표면(535)은 작은 갭이 제 2 다이들(120) 및 측벽(534)의 내부 표면(535) 사이에 존재하도록 제 2 다이들(120)의 스택(122)으로부터 이격되도록 구성된 4개의 측면들을 가질 수 있다. 다시 도 5a를 참조하면, 측벽(534)은 접착제(148)에 의해 패키지 지지 기판(102)에 부착된 기저(536) 및 접착제(133)에 의해 제 1 다이(110)의 주변 영역(112)에 부착된 숄더(537)를 추가로 포함할 수 있다. 기저(536)는 제 1 다이(110)의 주변 영역(112)으로부터 바깥쪽으로 측방향으로 이격된 내부 표면(539)을 가진 기초일 수 있다. TTS(530)는 유입구(540a) 및 유출구(540b)를 추가로 포함할 수 있다. 유입구(540a)는 측벽(534)의 하부 부분을 통해 연장된 제 1 통로일 수 있으며, 유출구(540b)는 측벽(534)의 상부 부분을 통해 연장되는 제 2 통로일 수 있다. 도 5b를 참조하면, 유입구(540a) 및 유출구(540b)는 서로 측방향으로 오프셋될 수 있거나, 또는 다른 실시예들에서 그것들은 공동(538)에 걸쳐 서로 정렬될 수 있다. 다른 실시예들에서, 유입구(540a) 및 유출구(540b)는 대략 동일한 고도로 측벽을 통해 연장될 수 있다. 또 다른 실시예들에서, 유입구(540a)는 유출구(540b)보다 측벽(534)을 따라 비교적 더 높게 위치될 수 있다.
언더필 재료(160)는 언더필 재료(160)가 제 2 다이들(120) 사이에서의 및 제 1 다이 및 최하부 제 2 다이(120) 사이에서의 틈 공간들을 채우도록 유입구(540a)를 통해 공동(538)으로 주입된다(I). 일 실시예에서, 언더필 재료(160)는 언더필 재료(160)가 유출구(540b) 밖으로 흐를 때까지 공동(538)으로 주입될 수 있다(O). 유입구(540a) 및 유출구(540b)는 언더필 재료(160)로 이들 통로들을 채움으로써 밀봉될 수 있거나, 또는 다른 실시예들에서 유입구(540a) 및 유출구(540b)의 외부 개구들이 TTS(530) 내에서 공동(538)을 밀봉하기 위해 또 다른 재료로 덮일 수 있다. 그 결과, TTS(530)는 또한 측벽(534)의 숄더(537)에 의해 제 1 다이(110)의 주변 영역(112)의 큰 표면적의 커버리지를 제공하면서 언더필 재료(160)를 효과적으로 포함하는 댐 부재를 제공한다. 게다가, 언더필 재료(160)는 또한 제 2 다이들(120)로부터 측방향으로 멀리 열 전달을 또한 강화하기 위해 제 2 다이(120)의 측면들을 접촉한다.
도 6은 본 기술의 또 다른 실시예에 따른 반도체 다이 어셈블리(600)("어셈블리(600)")의 단면도이다. 같은 참조 번호는 도 1 내지 도 6에서 같은 구성요소들을 나타낸다. 어셈블리(600)는 최상부(632) 및 내부 표면(636)을 가진 측벽(634)을 갖는 TTS(630)를 포함할 수 있다. 최상부(632) 및 측벽(634)은 제 1 다이(110) 및 제 2 다이들(120)의 스택(122)을 수용하도록 구성된 공동(638)을 정의한다. 최상부(632)는 접착제(133)에 의해 상부 제 2 다이(120)에 부착될 수 있으며, 측벽(634)은 접착제(148)에 의해 패키지 지지 기판(102)에 부착될 수 있다. 도 6에 도시된 측벽(634)의 실시예는 제 1 다이(110)의 주변 영역(112)을 접촉하지 않는다. 다른 실시예들에서, 측벽(634)은 도 5a에 도시된 측벽(534)의 숄더(537) 및 기저(536)에 의해 도시된 바와 같이 제 1 다이(110)의 주변 영역(112)에 부착된 숄더 및 패키지 지지 기판(102)에 부착된 기저를 가질 수 있다. TTS(630)는 유입구(640a) 및 유출구(640b)를 추가로 포함할 수 있다. 예시된 실시예에서, 유입구(640a) 및 유출구(640b)는 TTS(630)의 최상부(632)를 통해 연장되는 통로들이다. 다른 실시예들에서, 유입구(640a) 및/또는 유출구(640b)는 측벽(634)을 통과하는 통로들일 수 있다. 부가적으로, 도 6에 예시된 TTS(630)의 실시예는 최상부(632)가 측벽(634)과 일체형으로 형성되는 단일-조각 케이싱이다. 다른 실시예들에서, 최상부(632)는 도 3에 대하여 도시되며 설명된 바와 같은, 접착제에 의해 측벽(634)에 부착되는 별개의 구성요소일 수 있다.
어셈블리(600)는 공동(638)에서 열 전도성 유전성 액체(670)를 추가로 포함한다. 유전성 액체(670)는 유입구(640a)를 통해 공동(638)으로 주입될 수 있다(I). 유출구(640b)는 따라서 유전성 액체(670)가 주입됨에 따라 공기 또는 다른 물질이 공동(638)으로부터 빠져나올 수 있는 통기를 제공할 수 있다(O). 유전성 액체(670)는 액체로서 주입될 수 있으며 공동(638) 내에서 액체 상태로 남아있을 수 있거나, 또는 그것은 액체로서 주입될 수 있으며 부분적으로 젤-형 물질로 경화되거나 또는 고체로 완전히 경화될 수 있다. 적절한 열 전도성 유전성 액체들(670)은 예를 들면, 파라핀 유체 및 Dow Chemical Company에 의해 제조된 DowthermTM 포함한다. 적절한 DowthermTM열 전달 유체들은 Dowtherm ATM, Dowtherm GTM, Dowtherm QTM, Dowtherm SR1TM 및 Dowtherm TTM을 포함하며, 그 모두는 Dow Chemical Company에 의해 제조된다. 몇몇 실시예들에서, 유전성 액체는 200℃에서 0.1-0.15W/mK의 열 전도도를 가질 수 있거나 또는 다른 실시예들에서, 그것은 에틸렌 글리콜(ethylene glycol)과 같은 첨가제를 포함할 수 있고, 유전성 액체에 에틸렌 글리콜의 30부피%의 용액은 0.5 W/mK의 열 전도도를 가질 수 있다. 몇몇 실시예들에서, 유전성 액체(670)는 열 전도도를 증가시키기 위해 탄소 나노재료들을 더 포함할 수 있다. 유전성 액체(670)는 공동에서 가스를 발생시키는 것을 회피하기 위해 어셈블리(600)의 최대 동작 온도보다 큰 끓는점을 가져야 한다. 몇몇 실시예들에서, 유전성 액체(670)는 주위 온도들에서 고체 또는 반-고체 재료로 경화시키기 위해 선택될 수 있지만, 잠재적으로 열 전달을 강화하며 최대 동작 온도들이 도달될 때 정상 상태 동작 온도를 제공하기 위해 최대 동작 온도들에서 또는 그 가까이에서 액체 상태로 상 변화를 겪을 수 있다.
유전성 액체(670)는 별개의 언더필 재료가 반드시 요구되지는 않도록 제 2 다이들(120) 사이에서 및 제 1 다이(110) 및 최하부 제 2 다이(120) 사이에서 틈 공간들을 채울 수 있다. 다른 실시예들에서, 언더필 재료는 유전성 액체(670)로 공동(638)을 채우기 전에 제 2 다이들(120) 사이에서 및 제 1 다이(110) 및 최하부 제 2 다이(120) 사이에서 증착될 수 있다. 언더필 재료는 일반적으로 유전성 액체(670)가 다이들(110, 120)에 대한 구조적 지지대를 제공하기 위해 액체 상태로 남아있을 때 바람직하다. 그러나, 언더필 재료는 유전성 액체(670)가 충분히 고체 상태로 경화할 때 제거될 수 있다.
동작 시, 유전성 액체(670)는 TTS(630)로 열을 효율적으로 전달하기 위해, 제 1 다이(110)의 주변 영역(112)뿐만 아니라, 제 2 다이들(120)에도 또한 접촉한다. 이것은 언더필 재료를 사용하며 및/또는 케이싱 및 다이들(110 및 120) 사이에 보이드들을 갖는 디바이스들에 비교하여 높은 열 전도도를 가진 재료 및 다이들(110 및 120) 사이에서 상당히 더 많은 표면 접촉을 제공한다. 몇몇 실시예들에서, 공동(638)은 TTS(630) 내에서 보이드들을 방지하기 위해 완전히 채워지며, 유입구(640a) 및 유출구(640b)는 공동(638)을 밀봉하기 위해 덮여진다. 어셈블리(600)의 실시예는 제 1 및 제 2 다이들(110 및 120)로부터 매우 효율적인 열 전달을 제공하는 것으로 예상된다.
도 7은 본 기술에 따른 어셈블리(600)의 또 다른 실시예의 단면도이다. 이 실시예에서, 유입구(640a)는 측벽(634)의 하부 부분을 통해 연장된 통로이며 유출구(640b)는 최상부(632)를 통해 연장된 통로이다. 이 실시예는 공동(638)의 상향식 채움을 제공하며, 이것은 공동(638) 내에서 에어 포켓들의 가능한 형성을 완화시키는 것으로 예상된다.
도 8은 본 기술에 따른 어셈블리(600)의 또 다른 실시예를 예시한 단면도이다. 이 실시예에서, TTS(630)는 접착제(133)에 의해 서로 부착되는 최상부 구성요소(632) 및 별개의 측벽(634)을 가진 다중-조각 케이싱이다. 측벽(634)은 접착제(148)에 의해 패키지 지지 기판(102)에 부착될 수 있으며, 그 후 측벽(634)의 내부 표면(636) 및 다이들(110 및 120) 사이에서의 공간은 유전성 액체(670)로 채워질 수 있다. 최상부(632)는 그 후 접착제(133)에 의해 측벽(634) 및 상부 제 2 다이(120)에 부착된다. 많은 실시예들에서, 공동(638)은 접착제들(133)의 두께에 의해 야기된 작은 보이드를 가질 것이다. 공동(638) 내에서 팽창 가능한 가스를 갖는 것을 회피하기 위해, TTS(630)의 최상부(632)는 진공에서 측벽(634)에 부착될 수 있다.
도 9는 본 기술의 또 다른 실시예에 따른 반도체 다이 어셈블리(900)("어셈블리(900)")의 단면도이다. 도 9에 예시된 실시예는 도 2f에 예시된 어셈블리(100)의 실시예와 유사하며 그러므로 유사한 참조 번호들은 도 1 내지 도 9에서 유사한 구성요소들을 나타낸다. 어셈블리(900)에서, TTS(130)는 TTS(130)의 제 2 부분(132)에 유입구(910a) 및 유출구(910b)를 추가로 포함할 수 있다. 유입구(910a) 및 유출구(910b)는 TTS(130) 내에서 공동(138)에 노출되는 통로들이다. 어셈블리(900)는 공동(138)에서 언더필 재료(160) 및 유전성 액체(670) 양쪽 모두를 추가로 포함한다. 언더필 재료(160)는 도 2e를 참조하여 상기 설명된 바와 같이 증착될 수 있다. 유전성 액체(670)는 유입구(910a)를 통해 공동으로 주입될 수 있으며, 공기 또는 과잉 유전성 액체(670)는 유출구(910b)를 통해 공동(138) 밖으로 통과할 수 있다. 공동(138)이 유전성 액체(670)로 채워진 후, 유입구(910a) 및 유출구(910b)는 외부 환경으로부터 공동(138)을 밀봉하기 위해 덮이거나 또는 그 외 밀봉될 수 있다.
도 1 내지 도 9를 참조하여 상기 설명된 적층형 반도체 다이 어셈블리들 중 임의의 것은 무수한 보다 큰 및/또는 보다 복잡한 시스템들 중 임의의 것으로 통합될 수 있으며, 그것의 대표적인 예는 도 10에서 개략적으로 도시된 시스템(1000)이다. 시스템(1000)은 반도체 다이 어셈블리(1010), 전원(1020), 드라이버(1030), 프로세서(1040), 및/또는 다른 서브시스템들 또는 구성요소들(1050)을 포함할 수 있다. 반도체 다이 어셈블리(1010)는 상기 설명된 적층형 반도체 다이 어셈블리들의 것들과 일반적으로 유사한 피처들을 포함할 수 있으며, 그러므로 열 방출을 강화하는 제 1 다이(110)의 주변 영역(112)의 양호한 커버리지를 가진 다수의 열 경로들을 포함할 수 있다. 결과적인 시스템(1000)은 메모리 저장, 데이터 프로세싱, 및/또는 다른 적절한 기능들과 같은, 매우 다양한 기능들 중 임의의 것을 수행할 수 있다. 따라서, 대표적인 시스템들(1000)은, 제한 없이, 헨드-헬드 디바이스들(예로서, 이동 전화들, 태블릿들, 디지털 리더기들, 및 디지털 오디오 플레이어들), 컴퓨터들, 및 기기들을 포함할 수 있다. 시스템(1000)의 구성요소들은 단일 유닛으로 하우징되거나 또는 다수의, 상호 연결된 유닛들을 통해 분포될 수 있다(예로서, 통신 네트워크를 통해). 시스템(1000)의 구성요소들은 또한 원격 디바이스들 및 매우 다양한 컴퓨터 판독 가능한 미디어 중 임의의 것을 포함할 수 있다.
앞서 말한 것으로부터, 기술의 특정 실시예들이 예시의 목적들을 위해 본원에서 설명되었지만, 다양한 수정들이 본 개시로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들면, 반도체 다이 어셈블리들의 많은 실시예들이 HMC들에 대하여 설명되지만, 다른 실시예들에서, 반도체 다이 어셈블리들은 다른 메모리 디바이스들 또는 다른 유형들의 적층형 다이 어셈블리들로서 구성될 수 있다. 또한, 도 1 내지 도 9에 예시된 반도체 다이 어셈블리들은 제 2 반도체 다이 상에서 스택으로 배열된 복수의 제 1 반도체 다이들을 포함한다. 다른 실시예들에서, 그러나, 반도체 다이 어셈블리들은 제 2 반도체 다이들 중 하나 이상 상에 적층된 하나의 제 1 반도체 다이를 포함할 수 있다. 특정한 실시예들의 맥락에서 설명된 새로운 기술의 특정한 양상들이 또한 다른 실시예들에서 조합되거나 또는 제거될 수 있다. 게다가, 새로운 기술의 특정한 실시예들과 연관된 이점들이 이들 실시예들의 맥락에서 설명되었지만, 다른 실시예들이 또한 이러한 이점들을 보일 수 있으며 모든 실시예들이 기술의 범위 내에 속하도록 이러한 이점들을 반드시 보일 필요는 없다. 따라서, 개시 및 연관된 기술은 본원에서 명확하게 도시되거나 또는 설명되지 않은 다른 실시예들을 포함할 수 있다.

Claims (44)

  1. 반도체 다이 어셈블리에 있어서:
    패키지 지지 기판(package support substrate);
    주변 영역 및 적층 영역을 갖는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 적층 영역에 부착된 제 2 반도체 다이로서 상기 주변 영역은 상기 제 2 반도체 다이의 측면에 있는, 상기 제 2 반도체 다이;
    상기 제 1 반도체 다이의 상기 주변 영역에 부착된 제 1 부분, 접착제에 의해 상기 제 1 부분에 부착된 제 2 부분, 및 상기 제 1 및 제 2 부분들에 의해 정의된 공동을 갖는 열 전달 유닛으로서, 상기 제 2 반도체 다이는 상기 공동 내에 있어서 상기 제 2 반도체 다이는 갭에 의해 상기 제 1 부분으로부터 이격되는, 상기 열 전달 유닛; 및
    상기 공동내 언더필 재료로서, 상기 언더필 재료는 상기 열 전달 유닛의 상기 제 1 부분과 상기 제 2 반도체 다이 사이의 적어도 상기 갭의 하부 영역을 채우는 필릿(fillet)을 갖는, 상기 언더필 재료를 포함하는, 반도체 다이 어셈블리.
  2. 청구항 1에 있어서, 상기 제 1 반도체 다이의 상기 적층 영역에 부착된 상기 제 2 반도체 다이는 최하부(bottom) 제 2 반도체 다이를 포함하고, 상기 반도체 다이 어셈블리는 상기 열 전달 유닛에 부착된 최상위 제 2 반도체 다이를 포함하여 상기 최하부 제 2 반도체 다이 위에 적층된 복수의 추가의 제 2 반도체 다이들을 더 포함하는, 반도체 다이 어셈블리.
  3. 청구항 2에 있어서,
    상기 열 전달 유닛의 상기 제 1 부분은 상기 제 1 반도체 다이의 상기 주변 영역에 부착된 측벽 및 상기 최상위 제 2 반도체 다이에 부착된 최상부를 갖는 내부 케이싱을 포함하고; 및
    상기 열 전달 유닛의 상기 제 2 부분은 상기 내부 케이싱, 상기 제 1 반도체 다이, 및 상기 제 2 반도체 다이들의 스택을 봉입하는 외부 케이싱을 포함하는, 반도체 다이 어셈블리.
  4. 청구항 2에 있어서, 상기 열 전달 유닛은 측벽 및 최상부를 갖는 케이싱을 포함하고, 상기 측벽은 상기 제 1 반도체 다이의 상기 주변 영역에 부착되고, 상기 최상부는 열 계면 재료(thermal interface material)에 의해 상기 최상위 제 2 반도체 다이에 부착되는, 반도체 다이 어셈블리.
  5. 청구항 4에 있어서, 상기 측벽은 상기 패키지 지지 기판에 부착된 기저(foundation) 및 상기 제 1 반도체 다이의 상기 주변 영역에 부착된 숄더(shoulder)를 갖고, 상기 숄더는 열 계면 재료에 의해 상기 주변 영역에 부착되는, 반도체 다이 어셈블리.
  6. 청구항 2에 있어서, 상기 열 전달 유닛은 측벽 및 최상부를 갖는 케이싱을 포함하고, 상기 측벽은 네개의 측면 패널들을 갖고, 상기 최상부는 상기 네개의 측면 패널들에 부착된 별개의 부재인, 반도체 다이 어셈블리.
  7. 청구항 2에 있어서, 상기 열 전달 유닛의 상기 제 1 부분은 상기 제 2 반도체 다이들의 스택을 둘러싸는 링(ring)을 포함하고, 상기 열 전달 유닛의 상기 제 2 부분은 열 계면 재료로 상기 링에 부착되는 커버(cover)를 포함하는, 반도체 다이 어셈블리.
  8. 청구항 2에 있어서, 상기 열 전달 유닛의 상기 제 1 및 제 2 부분들은 금속을 포함하는, 반도체 다이 어셈블리.
  9. 반도체 다이 어셈블리에 있어서:
    패키지 지지 기판(package support substrate);
    주변 영역 및 적층 사이트를 갖는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 적층 사이트에 장착되고, 스택으로 배열되는 복수의 제 2 반도체 다이들;
    제 1 부분 및 제 2 부분을 갖는 금속 케이싱으로서, 상기 제 1 부분은 상기 제 1 반도체 다이의 주변 영역에 부착되고 내부 표면을 갖고, 상기 내부 표면은 상기 제 2 반도체 다이들의 스택으로부터 이격되고 위쪽으로 연장되고, 상기 제 2 부분은 상기 제 2 반도체 다이들의 스택을 봉입하는, 상기 금속 케이싱; 및
    상기 제 2 반도체 다이들의 스택과 상기 케이싱의 상기 제 1 부분 사이의 언더필 재료로서, 상기 언더필 재료 부분은 상기 제 1 부분의 상기 내부 표면에 붙이며(engage), 상기 금속 케이싱의 상기 제 1 부분은 상기 언더필 재료의 측방향 흐름을 제한하는, 상기 언더필 재료를 포함하는, 반도체 다이 어셈블리.
  10. 청구항 9에 있어서, 상기 케이싱의 상기 제 1 부분은 열 계면 재료에 의해 상기 제 1 반도체 다이의 상기 주변 영역에 부착되고, 상기 케이싱의 상기 제 2 부분은 열 계면 재료에 의해 상기 케이싱의 상기 제 1 부분에 부착되는, 반도체 다이 어셈블리.
  11. 청구항 9에 있어서,
    상기 케이싱의 상기 제 1 부분은 기저(foundation) 및 숄더를 갖는 링(ring)을 포함하고, 상기 기저는 상기 패키지 지지 기판에 부착되고, 상기 숄더는 열 계면 재료에 의해 상기 주변 영역에 부착되고, 상기 링은 상기 복수의 제 2 반도체 다이들 중 최상위(uppermost) 제 2 반도체 다이 아래의 높이를 갖고; 및
    상기 케이싱의 상기 제 2 부분은 상기 복수의 제 2 반도체 다이들의 최상위 제 2 반도체 다이에 부착된 최상부 및 상기 최상부에 매달려 있는(pendent) 측벽을 포함하고, 상기 제 2 부분의 상기 측벽은 열 계면 재료에 의해 상기 링에 부착되는, 반도체 다이 어셈블리.
  12. 청구항 9에 있어서, 상기 케이싱의 상기 제 1 부분은 상기 제 1 반도체 다이의 상기 주변 영역에 부착된 제 1 지지대(support) 및 상기 복수의 제 2 반도체 다이들의 최상위 제 2 반도체 다이에 부착된 캡(cap)을 갖는 내부 케이싱을 포함하고, 상기 제 2 부분은 상기 내부 케이싱의 상기 캡 위에 최상부 및 상기 패키지 지지 기판에 부착된 측벽을 갖는, 외부 케이싱을 포함하는, 반도체 다이 어셈블리.
  13. 청구항 12에 있어서, 상기 내부 케이싱은 상기 제 1 지지대 반대쪽에 제 2 지지대를 더 포함하고, 상기 제 2 지지대는 상기 제 1 반도체 다이의 상기 주변 영역에 부착되는, 반도체 다이 어셈블리.
  14. 청구항 9에 있어서, 상기 케이싱의 상기 제 1 부분은 측벽 및 상기 측벽에 부착된 최상부를 포함하고, 상기 측벽은 상기 패키지 지지 기판 및 상기 제 1 반도체 다이의 상기 주변 영역에 부착되는, 반도체 다이 어셈블리.
  15. 청구항 14에 있어서, 상기 최상부는 열 계면 재료에 의해 상기 측벽에 부착되고, 상기 최상부는 열 계면 재료에 의해 상기 복수의 제 2 반도체 다이들 중 최상위 제 2 반도체 다이에 부착되는, 반도체 다이 어셈블리.
  16. 청구항 14에 있어서, 상기 측벽은 상기 복수의 제 2 반도체 다이들 중 최상위 제 2 반도체 다이의 고도보다 작지 않은 높이를 갖는, 반도체 다이 어셈블리.
  17. 반도체 다이 어셈블리에 있어서:
    패키지 지지 기판(package support substrate);
    상기 패키지 지지 기판에 부착된 제 1 반도체 다이로서, 상기 제 1 반도체 다이는 주변 영역 및 장착 영역(mounting region)을 갖고, 상기 제 1 반도체 다이는 제 1 열을 생성하는, 상기 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 장착 영역에 부착된 제 2 반도체 다이로서, 상기 제 2 반도체 다이는 상기 제 1 열보다 작은 제 2 열을 생성하는, 상기 제 2 반도체 다이;
    상기 제 1 반도체 다이의 상기 주변 영역에 부착된 금속 베이스(base) 및 상기 베이스에 부착된 금속 커버를 갖는 케이싱으로서, 상기 베이스는 소정의 높이를 갖는, 상기 케이싱; 및
    상기 제 2 반도체 다이와 상기 케이싱의 상기 베이스 사이의 상기 제 1 반도체 다이의 상기 주변 영역의 면적상에 언더필 재료(underfill material)로서, 상기 언더필 재료는 상기 베이스의 상기 높이를 따라서 위쪽으로 연장되는 필릿을 가지며, 상기 베이스는 상기 제 1 반도체 다이의 상기 주변 영역의 일부를 가로질러 상기 언더필 재료의 측방향 흐름을 제한하는, 상기 언더필 재료를 포함하는, 반도체 다이 어셈블리.
  18. 청구항 17에 있어서, 상기 베이스는 링을 포함하고, 상기 커버는 열 계면 재료에 의해 상기 링에 부착된 최상부를 포함하는, 반도체 다이 어셈블리.
  19. 청구항 18에 있어서, 상기 커버는 상기 최상부에 매달려 있는 측벽을 더 포함하고, 상기 측벽은 상기 링에 부착되는, 반도체 다이 어셈블리.
  20. 청구항 18에 있어서, 상기 베이스는 최상위 제 2 반도체 다이의 고도까지 연장되는 측벽을 포함하고, 상기 최상부(top)는 상기 측벽에 연결된 플랫 패널(flat panel)인, 반도체 다이 어셈블리.
  21. 반도체 다이 어셈블리에 있어서:
    패키지 지지 기판(package support substrate);
    주변 영역 및 적층 사이트(stacking site)를 갖는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 적층 사이트에 장착되고, 스택으로 배열되는 복수의 제 2 반도체 다이들;
    제 1 부분 및 제 2 부분을 갖는 케이싱으로서, 상기 제 1 부분은 상기 제 1 반도체 다이의 주변 영역에 부착되고, 상기 케이싱은 상기 제 2 반도체 다이들의 스택을 봉입하는 공동을 갖는, 상기 케이싱; 및
    상기 공동내 열 전도성 유전성 재료로서, 상기 열 전도성 유전성 재료는 상기 케이싱 및 상기 제 2 반도체 다이들 중 적어도 하나를 컨택하며, 상기 케이싱의 상기 제1 부분은 상기 열 전도성 유전성 재료의 측방향 흐름을 제한하는, 상기 열 전도성 유전성 재료를 포함하는, 반도체 다이 어셈블리.
  22. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 액체를 포함하는, 반도체 다이 어셈블리.
  23. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 부분적으로 경화된(cured) 액체를 포함하는, 반도체 다이 어셈블리.
  24. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 상기 공동내로 스며드는 액체를 포함하고, 상기 공동내 제자리에서(in situ) 고체가 되는, 반도체 다이 어셈블리.
  25. 청구항 21에 있어서, 상기 케이싱은 상기 공동내로 상기 열 전도성 유전성 재료를 주입하도록 구성된 유입구 및 상기 공동으로부터 물질을 배출하도록 구성된 유출구를 포함하는, 반도체 다이 어셈블리.
  26. 청구항 25에 있어서, 상기 케이싱의 상기 제 1 부분은 측벽을 포함하고 상기 케이싱의 상기 제 2 부분은 상기 측벽과 일체로 형성된 최상부를 포함하는, 반도체 다이 어셈블리.
  27. 청구항 21에 있어서, 상기 케이싱의 상기 제 1 부분은 적어도 최상위 제 2 반도체 다이의 고도만큼 높은 높이를 갖는 측벽을 포함하고, 상기 케이싱의 상기 제 2 부분은 접착제에 의해 상기 측벽 및 상기 최상위 제 2 반도체 다이에 부착되는 최상부를 포함하는, 반도체 다이 어셈블리.
  28. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 파라핀(paraffin)을 포함하는, 반도체 다이 어셈블리.
  29. 청구항 21에 있어서, 상기 제 2 반도체 다이들은 최대 동작 온도를 갖고, 상기 열 전도성 유전성 재료는 상기 열 전도성 유전성 재료가 액체를 형성하는 상기 최대 동작 온도에 기초되는 상 변환 온도(phase transition temperature)를 갖는, 반도체 다이 어셈블리.
  30. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 200 ℃에서 0.1 내지 0.15 W/mK의 열 전도도를 갖는, 반도체 다이 어셈블리.
  31. 청구항 21에 있어서, 상기 열 전도성 유전성 재료는 120℃ 30부피%의 에틸렌 글리콜 용액에서 0.50 W/mK의 열 전도도를 갖는, 반도체 다이 어셈블리.
  32. 청구항 21에 있어서, 상기 제 2 반도체 다이들 사이에 언더필 재료(underfill material)를 더 포함하고, 상기 열 전도성 유전성 재료는 상기 케이싱과 적어도 상기 제 1 반도체 다이 사이에 열 경로(thermal path)를 제공하는, 반도체 다이 어셈블리.
  33. 청구항 32에 있어서, 상기 열 전도성 유전성 재료는 상기 언더필 재료보다 더 높은 열 전도도를 갖는, 반도체 다이 어셈블리.
  34. 패키지 지지 기판, 상기 패키지 지지 기판에 장착된 제 1 반도체 다이, 상기 제 1 반도체 다이에 장착되고 스택으로 배열된 복수의 제 2 반도체 다이들, 및 상기 제 2 반도체 다이들의 스택이 배치되는 공동을 갖는 열 전달 유닛을 갖는 반도체 어셈블리 제조 방법에 있어서, 상기 방법은:
    열 전도성 유전성 재료가 (a) 상기 열 전달 유닛 및 상기 제 2 반도체 다이들 중 적어도 하나를 컨택하고, 그리고 (b) 상기 패키지 지지 기판 및 상기 제 1 반도체 다이 사이에 적어도 부분적으로 위치하도록, 상기 열 전달 유닛의 상기 공동내로 상기 열 전도성 유전성 재료를 스며들게 하는 단계(instilling); 및
    상기 공동내에 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이들을 봉입하기 위해 상기 열 전달 유닛을 밀봉하는 단계(sealing)를 포함하는, 방법.
  35. 청구항 34에 있어서, 상기 열 전도성 유전성 재료는 파라핀을 포함하고, 상기 열 전도성 유전성 재료를 상기 공동내로 스며들게 하는 단계는 액체 상태에 상기 파라핀을 상기 공동내로 흘려보내는 단계(flowing)를 포함하는, 방법.
  36. 청구항 34에 있어서, 상기 열 전도성 유전성 재료는 200℃에서 0.1 내지 0.15 W/mK의 열 전도도를 갖고, 상기 열 전도성 유전성 재료를 상기 공동내로 스며들게 하는 단계는 액체 상태에 상기 열 전도성 유전성 재료를 상기 공동내로 흘려보내는 단계를 포함하는, 방법.
  37. 청구항 34에 있어서, 상기 열 전도성 유전성 재료는 120℃ 30부피% 에틸렌 글리콜 용액에서 0.50 W/mK의 열 전도도를 갖고, 상기 열 전도성 유전성 재료를 상기 공동내로 스며들게 하는 단계는 액체 상태에 상기 열 전도성 유전성 재료를 상기 공동내로 흘려보내는 단계를 포함하는, 방법.
  38. 청구항 34에 있어서, 상기 열 전도성 유전성 재료를 상기 공동내로 스며들게 하는 단계는 액체 상태에 상기 열 전도성 유전성 재료를 상기 공동내로 흘려보내는 단계를 포함하는, 방법.
  39. 청구항 38에 있어서, 상기 방법은 상기 액체 상태 열 전도성 유전성 재료를 상기 공동내 제자리에서 적어도 부분적으로 고체화시키는 단계를 더 포함하는, 방법.
  40. 청구항 38에 있어서, 상기 방법은 상기 액체 상태 열 전도성 유전성 재료를 상기 공동내 제자리에서 완전히 고체화시키는 단계를 더 포함하는, 방법.
  41. 청구항 34에 있어서,
    상기 열 전달 유닛은 적어도 상기 패키지 지지 기판에 부착된 측벽, 상기 측벽과 일체로 형성된 최상부, 유입구, 및 유출구를 갖는 금속 케이싱을 포함하고; 및
    상기 열 전도성 유전성 재료를 스며들게 하는 단계는 상기 열 전도성 유전성 재료를 상기 유입구를 통하여 그리고 상기 공동내로 주입하는 단계를 포함하는, 방법.
  42. 청구항 41에 있어서, 적어도 상기 열 전도성 유전성 재료가 상기 유출구를 통과할 때 까지 상기 열 전도성 유전성 재료로 상기 공동을 채우는 단계를 더 포함하는, 방법.
  43. 청구항 34에 있어서,
    상기 열 전달 유닛은 상기 패키지 지지 기판으로부터 적어도 상기 제 2 반도체 다이들의 스택 중 최상위 제 2 반도체 다이 및 최상부까지 연장되는 측벽을 갖는 제 1 부분을 포함하고;
    상기 열 전도성 유전성 재료를 스며들게 하는 단계는 상기 최상부가 상기 측벽으로부터 분리된 동안 상기 공동내로 상기 열 전도성 유전성 재료를 증착하는 단계를 포함하고; 및
    상기 방법은 상기 열 전도성 유전성 재료를 상기 공동내에 증착한 후에 상기 최상부를 상기 측벽에 부착하는 단계를 더 포함하는, 방법.
  44. 청구항 34에 있어서, 상기 열 전도성 유전성 재료를 상기 공동내로 스며들게 하기 전에 적어도 상기 제 2 반도체 다이들 사이에 언더필 재료를 증착하는 단계를 더 포함하는, 방법.
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