JP6565624B2 - シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法 - Google Patents

シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法 Download PDF

Info

Publication number
JP6565624B2
JP6565624B2 JP2015223807A JP2015223807A JP6565624B2 JP 6565624 B2 JP6565624 B2 JP 6565624B2 JP 2015223807 A JP2015223807 A JP 2015223807A JP 2015223807 A JP2015223807 A JP 2015223807A JP 6565624 B2 JP6565624 B2 JP 6565624B2
Authority
JP
Japan
Prior art keywords
silicon wafer
heat treatment
notch
quality evaluation
processing damage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015223807A
Other languages
English (en)
Other versions
JP2017092372A (ja
Inventor
雅史 西村
雅史 西村
宏知 田中
宏知 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2015223807A priority Critical patent/JP6565624B2/ja
Priority to TW105126192A priority patent/TW201729313A/zh
Priority to KR1020160119733A priority patent/KR20170057124A/ko
Priority to CN201611007661.2A priority patent/CN107039300B/zh
Publication of JP2017092372A publication Critical patent/JP2017092372A/ja
Priority to KR1020180148235A priority patent/KR20180128883A/ko
Application granted granted Critical
Publication of JP6565624B2 publication Critical patent/JP6565624B2/ja
Priority to KR1020210040603A priority patent/KR102373801B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions

Description

本発明は、シリコンウェーハの品質評価方法、シリコンウェーハの製造方法およびシリコンウェーハに関する。
半導体デバイスの基板となるシリコンウェーハの外周部には、特定の方向を示すノッチが形成される場合が多い。例えば、結晶面が(100)面のシリコンウェーハには、例えば<110>方向を示すノッチが形成される。
このノッチは、チョクラルスキー(CZochralski、CZ)法等によって育成された単結晶シリコンインゴットの外周部に対して研削処理を施して、インゴットの直径を規定値に調整した後、例えば砥石をインゴットの軸方向に移動させることによってインゴットの外周面に形成される(例えば、特許文献1参照)。
ノッチが形成された単結晶シリコンインゴットは、ウェーハ加工処理が施された後、得られたシリコンウェーハの外周部に、粗研磨処理および鏡面研磨処理を含む面取り加工処理が施されるが、その際、ノッチが形成された部分に対しても、面取り加工処理が施される。その後、シリコンウェーハに対して洗浄処理や各種品質検査がなされ、所定の品質基準を満たすシリコンウェーハのみが製品として出荷される。
特開2005−219506号公報
製品として出荷されたシリコンウェーハの表面には、デバイス作製工程においてデバイスが作り込まれる。このデバイス作製工程においては、シリコンウェーハに対して、複数回の熱処理が施されるが、その際に、ノッチを起点としてスリップが発生し、その結果、オーバーレイ不良が発生する場合があることが判明した。
上述のように、ノッチは研磨処理等の加工処理によって形成され、またノッチには面取り加工処理が施されるが、これらの加工処理の際にノッチの端面に微細な加工ダメージが形成され、面取り加工処理後に行われるエッチング処理によっても加工ダメージが除去しきれずに残り、上記スリップの発生源となった可能性がある。
しかしながら、現時点において、ノッチの端面に形成された微細な加工ダメージを検出する方法は確立されておらず、こうした加工ダメージを検出してシリコンウェーハの品質を評価できる方法の提案が希求されていた。
そこで、本発明の目的は、シリコンウェーハのノッチの端面に存在する微細な加工ダメージを検出することができるシリコンウェーハの品質評価方法、シリコンウェーハの製造方法およびシリコンウェーハを提供することにある。
本発明者らは、上記課題を解決する方途について鋭意検討した結果、評価対象のシリコンウェーハに対して、比較的低温の第1の温度で行う第1の熱処理の後に、第1の温度よりも高温の第2の温度で行う第2の熱処理を施し、その後、エッチングレートが1.3μm以下の選択エッチング処理を施すことにより、ノッチの端面の加工ダメージを酸化誘起積層欠陥として顕在化させて検出できることを見出し、本発明を完成させるに至った。
すなわち、本発明の要旨構成は以下の通りである。
(1)シリコンウェーハのノッチの端面に存在する加工ダメージを評価するシリコンウェーハの品質評価方法であって、評価対象のシリコンウェーハを900℃以上1150℃以下の第1の温度で第1の熱処理を施し、次いで1100℃以上1200℃以下の第2の温度で第2の熱処理を施した後、エッチングレートが1.3μm/分以下の選択エッチング処理を施し、続いて前記ノッチの端面上に顕在化した酸化誘起積層欠陥を検出することを特徴とするシリコンウェーハの品質評価方法。
(2)前記選択エッチング処理はライトエッチング法により行う、前記(1)に記載のシリコンウェーハの品質評価方法。
(3)前記選択エッチング処理の時間は5秒以上60秒以下である、前記(1)または(2)に記載のシリコンウェーハの品質評価方法。
(4)前記第1の熱処理は30分以上300分以下の間行い、前記第2の熱処理は30分以上200分以下の間行う、前記(1)〜(3)のいずれか1項に記載のシリコンウェーハの品質評価方法。
(5)前記第1の熱処理は乾燥した酸素ガス雰囲気中で行い、前記第2の熱処理は水蒸気を含む酸素ガス雰囲気中で行う、前記(1)〜(4)のいずれか1項に記載のシリコンウェーハの品質評価方法。
(6)所定の方法で育成した単結晶シリコンインゴットの外周部に対して研削処理を施し、次いで前記外周部の所定の位置にノッチを形成した後、前記単結晶シリコンインゴットに対してウェーハ加工処理を施し、得られたシリコンウェーハの外周部に面取り加工処理を施した後、前記(1)〜(5)のいずれかに記載のシリコンウェーハの品質評価方法によって、前記シリコンウェーハのノッチの端面上の加工ダメージを評価することを特徴とするシリコンウェーハの製造方法。
(7)前記所定の方法はチョクラルスキー法である、前記(6)に記載のシリコンウェーハの製造方法。
本発明によれば、シリコンウェーハの外周部に形成されたノッチの端面上の加工ダメージを検出してシリコンウェーハの品質を評価することができる。
本発明によるシリコンウェーハの品質評価方法により検出されたノッチ端面上の酸化誘起積層欠陥を示す図である。
(シリコンウェーハの品質評価方法)
以下、図面を参照して、本発明を詳しく説明する。本発明によるシリコンウェーハの品質評価方法は、シリコンウェーハのノッチの端面に存在する微細な加工ダメージを評価する方法である。ここで、評価対象のシリコンウェーハを900℃以上1150℃以下の第1の温度で第1の熱処理を施し、次いで1100℃以上1200℃以下の第2の温度で第2の熱処理を施した後、エッチングレートが1.3μm/分以下の選択エッチング処理を施すことが肝要である。これにより、ノッチの端面上に存在する微細な加工ダメージを酸化誘起積層欠陥として顕在化させることができ、加工ダメージを間接的に検出することができる。
本発明者らは、シリコンウェーハの後の端面に存在する微細な加工ダメージを検出する方途について鋭意検討した。まず、直接観察法によって加工ダメージを検出できるかについて検討した。具体的には、走査型電子顕微鏡やX線装置、走査型赤外偏向解消(Scanning InfraRed Depolarization、SIRD)装置によって上記加工ダメージを直接検出できるか否かについて検討した。詳細は、後述の実施例において説明するが、ノッチに加工ダメージが存在する可能性が極めて低いシリコンウェーハのサンプル(サンプル1)と、ノッチに加工ダメージが存在する可能性が極めて高いシリコンウェーハのサンプル(サンプル2)を用意し、上記装置を用いてノッチの端面上の加工ダメージを直接観察した。その結果、上記3つの方法では、サンプル1とサンプル2とで観察結果に違いが見られず、加工ダメージを検出することはできなかった。
本発明者らは、上記3つの装置のいずれによっても加工ダメージを検出することができなかった結果を受けて、ノッチ端面上の加工ダメージを直接観察して検出することは極めて困難であるとの結論に至った。そこで、上記加工ダメージを間接的な方法によって検出する方途について検討した。具体的には、加工ダメージを熱処理によって結晶欠陥として顕在化させ、それをエッチングによって検出できるか否かについて検討した。そのために、加工ダメージを検出するための適切な熱処理条件およびエッチング条件の検討を行った。
まず、熱処理条件について、以下の3つのレシピで熱処理条件の検討を行った。すなわち、第1のレシピは、乾燥酸素ガス雰囲気中において780℃での熱処理を3時間行った後、1000℃に昇温して保持し、熱処理を16時間行うレシピである。また、第2のレシピは、ウェット酸素ガス雰囲気中で1140℃での熱処理を2時間行うレシピである。そして、第3のレシピは、乾燥酸素ガス雰囲気中において1000℃での熱処理を3時間行った後、1150℃に昇温して保持し、ウェット酸素ガス雰囲気中に切り替えた後、熱処理を50分行うレシピである。
上記3つのレシピによる熱処理を行った後、後に詳述する3種類のエッチング処理を行ったところ、第3のレシピで行った場合(かつライトエッチングを行った場合)にのみ、ノッチ部の端面に存在する加工ダメージを酸化誘起積層欠陥(Oxidation induced Stacking Fault、OSF)として顕在化させて間接的に検出できることが判明したのである。
上記第3のレシピにより加工ダメージをOSFとして検出できた理由としては、2段階の熱処理のうち、比較的低い1000℃での第1の熱処理により、加工ダメージの消滅を抑えつつ、加工ダメージにシリコンウェーハ中に存在している酸素を凝集させてOSF核を形成し、続く比較的高温のウェットガス雰囲気中1150℃での第2の熱処理により、表面から格子間シリコンを注入して、予め形成されていたOSF核の周りに積層欠陥を成長させることによりOSFを形成できたためと考えられる。
なお、第1のレシピにおいても2段階の熱処理を行っているが、第1のレシピは乾燥雰囲気の熱処理であるため、酸化レートが遅く、OSF核への十分な格子間シリコンの供給ができず、OSFを発生させることができなかったと考えられる。
本発明者らは、上記熱処理条件と並行して、適切なエッチング条件についても検討した。半導体ウェーハ中の欠陥や傷等を顕在化して検出する従来法として、アルカリエッチング法やセコエッチング法がある。本発明者らは、まず、アルカリエッチング法により加工ダメージの顕在化を試みた。
アルカリエッチング法では、水酸化カリウム等の水溶液をエッチング液として使用する。しかし、アルカリ性エッチング液は、エッチングレートが方向によって異なり、<111>方向のエッチングレートが低い。また、シリコンウェーハ表面と異なり、ノッチ端面には様々な結晶面が表面に現れている。そのため、本発明者らがアルカリエッチング法により加工ダメージを検出しようと試みたところ、エッチングにより現れた(111)面が加工ダメージに起因するものなのか、あるいは<111>方向の低いエッチングレートに起因して現れたものなのか、区別することができず、加工ダメージを特定することができなかった。
次に、本発明者らは、セコエッチング法により加工ダメージの顕在化を試みた。セコエッチング法では、重クロム酸カリウムを含有するセコ液をエッチング液として使用する。しかしながら、セコエッチング法はエッチングレートが高く、加工ダメージのない部分についてもエッチングが進行してしまうこと、さらにエッチング液中で揺動しても均一にエッチングされずに面粗れが発生してしまうことから、この方法でも加工ダメージの検出が困難であった。
上述のように、セコエッチング法では、面粗れによって加工ダメージの検出が困難であったが、エッチングレートを遅くして、制御性を上げ且つ面粗れを抑制することができれば、加工ダメージを選出できるのではないかと考えた。そこで、本発明者らは、セコエッチング法よりもエッチングレートが低い方法を用いることにより、加工ダメージを検出できるのではないかと考えた。
具体的には、セコエッチング法によるエッチングレートは1.5μm/分程度である。そこで、本発明者らは、これよりもエッチングレートが低い選択エッチング法について検討した結果、ライトエッチング法に想到した。すなわち、ライトエッチング法は、セコエッチング法と同様にクロム酸を含むエッチング液を用いるが、エッチングレートは1μm/分程度である。
そこで、本発明者らは、ライトエッチング法によって加工ダメージの顕在化を行ったところ、ノッチの端面に加工ダメージが存在しないと考えられるサンプル1においては、加工ダメージが検出されなかったのに対して、ノッチ端面上に加工ダメージが存在すると考えられるサンプル2においては、加工ダメージに起因すると思われるOSFを検出することに成功した。
本発明者らは、さらに検討した結果、ライトエッチング法よりもエッチングレートがある程度早い場合であっても、加工ダメージを検出できることを確認し、エッチングレートが1.3μm/分以下であれば、加工ダメージをOSFとして十分に検出できることを見出した。
このように、本発明は、評価対象のシリコンウェーハに対して、比較的低温の第1の温度で行う第1の熱処理の後に、第1の温度よりも高温の第2の温度で行う第2の熱処理を施す熱処理、およびその後に行うエッチングレートが1.3μm/分以下の選択エッチング法の組み合わせによって、ノッチ端面上の加工ダメージをOSFとして顕在化させて検出することができることを知見して本発明者が完成させるに至ったものである。以下、本発明のシリコンウェーハの品質評価方法の各工程について説明する。
まず、評価対象のシリコンウェーハに対して、900℃以上1150℃以下の第1の温度で第1の熱処理を施す。ここで、第1の温度を900℃以上とするのは、加工ダメージの消滅を抑え、OSF核として成長させるためである。また、1150℃以下とするのは、急激に高温に昇温させた場合、加工ダメージが消滅してしまう可能性があるためである。好ましくは、900℃以上1000℃以下である。
また、上記第1の熱処理、すなわち本発明のシリコンウェーハの品質評価方法に供する評価対象のシリコンウェーハは、外周部に、研削処理および鏡面研磨処理を含む面取り加工処理が施されたシリコンウェーハである。導電型やドーパントについては限定されない。
上記第1の熱処理は、適切な熱処理炉を用いて行うことができるが、上記評価対象のシリコンウェーハを熱処理炉に投入する際の温度は、650℃以上800℃以下とすることが好ましい。これにより、微小な加工ダメージの消滅を防ぐことができる。
また、第1の温度までの昇温速度は、3℃/秒以上6℃/秒以下とすることが好ましい。これにより、加工ダメージの消滅を防ぐことができる。
第1の熱処理を施す時間は、30分以上300分以下とすることが好ましい。ここで、30分以上とすることにより、加工ダメージ付近にシリコンウェーハ中の酸素を凝集させてOSF核を形成することができる。一方、300分を超えると、OSF核形成効果は飽和して変わらない。
また、第1の熱処理を行う雰囲気は、特に限定されないが、加工ダメージ付近にシリコンウェーハ中の酸素を凝集させる点で、第1の熱処理は乾燥酸素ガス雰囲気下で行うことが好ましい。
次に、第1の熱処理を施した評価対象のシリコンウェーハに対して、1100℃以上1200℃以下の第2の温度で第2の熱処理を施す。ここで、第2の温度を1100℃未満の場合には、OSFの形成が必ずしも十分ではないためである。一方、1200℃を超えると、格子間シリコンの拡散が早くなり、その結果、OSFの形成が困難となるためである。
第2の熱処理を施す時間は、30分以上200分以下とすることが好ましい。ここで、30分以上とすることにより、第1の熱処理によって形成されたOSF核を起点としてOSFを形成することができる。一方、200分を超えても、OSF形成効果は飽和して変わらない。
また、第2の熱処理を行う雰囲気は、特に限定されないが、OSFを効率的に形成する点で、水蒸気を含むウェット酸素ガス雰囲気下で行うことが好ましい。
続いて、上記第2の熱処理を経た評価対象のシリコンウェーハに対して、1.3μm/分以下のエッチングレートの選択エッチング処理を施す。これにより、ノッチの端面上の加工ダメージをOSFとして顕在化させることができる。また、エッチングレートが遅すぎると、OSFとして顕在化させるのに時間が掛かりすぎて実用的でないため、エッチングレートは0.05μm/分以上が好ましい。
上記1.3μm/分以下のエッチングレートは、例えば、エッチング液の調製により行うことができる。具体的には、Siの選択エッチングはSiの酸化とSi酸化物の除去で進行する。このSi酸化物除去によりエッチングは進行していくため、酸化のための薬品と酸化膜除去のための薬品の割合、及び酸化と酸化物除去を同時に抑制するための緩衝剤の添加量を調整することにより、エッチングレートを1.3μm/分以下とすることができる。酸化のための薬品としては例えば硝酸やクロム酸、酸化膜除去のための薬品としては例えばフッ化水素酸、緩衝剤としては例えば水や酢酸が挙げられる。
上記エッチングレートが1.3μm/分以下である選択エッチング処理を行う既存の方法としては、ライトエッチング法や、フッ酸と硝酸の混合液によるダッシュエッチング法、等が存在するが、面粗れ等による、OSFの観察しやすさの点から、ライトエッチング法が好ましい。
エッチング処理を施す時間は、1秒以上180秒以下とすることが好ましい。ここで、
1秒以上とすることにより、第1の熱処理によって形成されたOSF核を起点としてOSFを形成することができる。一方、180秒を超えると、面粗れが発生し、その外乱の影響で、OSFの観察が困難となる。より好ましくは、5秒以上30秒以下である。
以上の処理によって、シリコンウェーハのノッチの端面上に存在する加工ダメージをOSFとして顕在化させることができるため、例えば光学顕微鏡によって、ノッチの端面を観察することにより、加工ダメージをOSFとして検出することができる。そして、例えば検出したOSFの個数やOSFの密度が所定値以下の場合には合格と判定し、所定値を超えている場合には不合格と判定することによって、所定の製品品質基準を満たすシリコンウェーハを選別することができる。
こうして、本発明により、シリコンウェーハのノッチの端面上に存在する微細な加工ダメージを検出して、シリコンウェーハの品質を評価することができる。
(シリコンウェーハの製造方法)
次に、本発明によるシリコンウェーハの製造方法について説明する。本発明によるシリコンウェーハの製造方法は、上述した本発明によるシリコンウェーハの品質評価方法によって、シリコンウェーハのノッチの端面上の加工ダメージを評価することに特徴を有している。従って、上記品質評価処理以外の工程については一切限定されない。以下、本発明のシリコンウェーハの製造方法の一例を示す。
まず、CZ法により、石英るつぼに投入された多結晶シリコンを1400℃程度に溶融し、次いで種結晶を液面に漬けて回転させながら引き上げることにより、結晶面が(100)面である単結晶シリコンインゴットを製造する。ここで、所望の抵抗率を得るために、例えばホウ素やリン等をドープする。また、インゴットの製造の際に磁場を印加する磁場印加チョクラルスキー(Magnetic field CZochralski,MCZ)法を用いることにより、シリコンインゴット中の酸素濃度を制御することができる。
次いで、得られた単結晶シリコンインゴットの外周研削処理を施して直径を均一にした後、インゴットの外周面に適切な形状を有する砥石を押し当て、インゴットの軸方向の移動を繰り返すことにより、例えば<110>方向を示すノッチを形成する。
続いて、ワイヤーソーや内周刃切断機を用いて、単結晶シリコンインゴットに対してウェーハ加工処理を施し、例えば1mm程度の厚さにスライスしてシリコンウェーハを得る。
その後、得られたシリコンウェーハの外周部に対して面取り加工処理を施す。具体的には、まず、#600程度のメタルボンド円柱砥石をシリコンウェーハの外周部に押し当て、所定の形状に粗く面取りする1次面取り処理を施す。これにより、シリコンウェーハの外周部は、所定の丸みを帯びた形状に加工される。
その後、シリコンウェーハの主面に対してラッピング処理が施される。ここでは、シリコンウェーハを互いに平行なラップ定盤間に配置し、その後、このラップ定盤間に、アルミナ砥粒と分散剤と水の混合物であるラップ液を流し込む。そして、加圧下で回転・摺り合わせを行うことで、シリコンウェーハの表裏両面を機械的にラッピングする。その際、シリコンウェーハのラップ量は、ウェーハ表裏両面を合わせて40〜100μm程度である。
続いて、上記ラッピング処理が施されたシリコンウェーハの外周部に対して、仕上げ面取り処理が施される。この仕上げ面取り処理は、#1500程度のメタルボンド砥石を用いて、1次面取りされたシリコンウェーハの面取り面に対して仕上げ面取り処理が施される。
その後、仕上げ面取り処理が施されたシリコンウェーハに対して、エッチング処理を施す。具体的には、フッ酸、硝酸、酢酸、燐酸のうち少なくとも1つからなる水溶液を用いた酸エッチング、あるいは水酸化カリウム水溶液や水酸化ナトリウム水溶液等を用いたアルカリエッチングあるいは上記酸エッチングとアルカリエッチングの併用により、前工程までの処理により生じたウェーハの歪みを除去する。
続いて、研磨装置を用いて、エッチング処理が施されたシリコンウェーハに対して、鏡面研磨処理を施す。すなわち、キャリアにシリコンウェーハを嵌め込み、ウェーハを、研磨布を貼りつけた上定盤および下定盤で挟み、上下定盤とウェーハとの間に、例えばコロイダルシリカ等のスラリーを流し込み、上下定盤およびキャリアを互いに反対方向に回転させて、シリコンウェーハの両面に対して鏡面研磨処理を施す。これにより、ウェーハ表面の凹凸を低減して平坦度の高いウェーハを得ることができる。
次に、両面研磨処理が施されたシリコンウェーハを洗浄工程に搬送し、例えば、アンモニア水、過酸化水素水および水の混合物であるSC−1洗浄液や、塩酸、過酸化水素水および水の混合物であるSC−2洗浄液を用いて、ウェーハ表面のパーティクルや有機物、金属等を除去する。
最後に、洗浄されたシリコンウェーハを検査工程に搬送し、ウェーハの平坦度、ウェーハ表面のLPDの数、ダメージ、ウェーハ表面の汚染等を検査する。この検査工程の1工程において、上述の本発明によるシリコンウェーハの品質評価方法により、ノッチの端面に存在する加工ダメージを検出し、ノッチ端面上の加工ダメージが所定の製品品質を満たすものを選別することができる。こうして検査工程において、所定の製品品質を満足するウェーハのみが製品として出荷される。
なお、上述のステップで得られたウェーハに対して、必要に応じてアニール処理やエピタキシャル膜成長処理を施すことにより、アニールウェーハやエピタキシャルウェーハ、あるいはSOI(Silicon On Insulator)ウェーハ等を得ることができる。
(シリコンウェーハ)
こうして、ノッチの端面に存在する加工ダメージをOSFとして検出して、ノッチ端面上の加工ダメージが所定の製品品質を満たすシリコンウェーハを製造することができ、得られた本発明によるシリコンウェーハは、ノッチの端面に存在する加工ダメージが製品品質基準を満たすものである。ここで、「ノッチの端面に存在する加工ダメージが製品品質基準を満たす」とは、ノッチの端面に存在する加工ダメージの個数や密度等が、製品として出荷するための所定の基準を満足していることを意味している。
以下、本発明の実施例について説明するが、本発明は実施例に限定されない。
<評価対象のシリコンウェーハの用意>
まず、評価対象のシリコンウェーハとして、2水準のサンプルウェーハを用意した。具体的には、シリコンウェーハを製品出荷後のデバイス作製工程において、オーバーレイ不良が発生しなかったロットから製品出荷前に予め抜いておいたシリコンウェーハをサンプル1とした。このサンプル1は、ノッチの端面上に加工ダメージが存在する可能性が極めて低いものである。一方、シリコンウェーハを製品出荷後のデバイス作製工程において、オーバーレイ不良が発生したロットから製品出荷前に予め抜いておいたシリコンウェーハをサンプル2とした。このサンプル2は、オーバーレイ不良が発生したウェーハと基本的に同じ条件で加工されていると考えられるため、ノッチの端面上に加工ダメージが存在する可能性が極めて高いものである。これらサンプル1および2を、それぞれ10枚用意した。
<シリコンウェーハの品質評価>
(発明例1)
まず、縦型熱処理炉の内部に乾燥酸素ガスを導入し、炉内を乾燥酸素ガス雰囲気とした後、炉内の温度を700℃に昇温した。続いて、上述のように用意した品質対象のシリコンウェーハであるサンプル1を熱処理炉内に投入し、昇温速度:6℃/秒で第1の熱処理温度である1000℃まで昇温した後、3時間保持して、シリコンウェーハに対して第1の熱処理を施した。次いで、炉内の雰囲気をウェット酸素ガス雰囲気に切り替え、昇温速度:6℃/秒で第2の熱処理温度である1150℃まで昇温した後、50分間保持し、サンプル1に対して第2の熱処理を施した。最後に、降温速度:2℃/秒で700℃まで降温した後、熱処理炉からサンプル1を取り出し、室温で冷却した。
次に、上述のように熱処理を施したサンプル1に対して、ライトエッチング処理を施した。具体的には、サンプル1に対して、エッチング液として、HFを30cm、CHCOOHを30cm、Cu(NOを1g、CrO(5M)を15cm、HNOを15cm、水を30cmの割合で混合した溶液を用いて、エッチング処理を10秒間施した。
続いて、光学顕微鏡により上記エッチング処理が施されたサンプル1のノッチの端面を観察し、OSFを検出して個数を数えることにより、シリコンウェーハの品質を評価した。
同様に、上記処理および評価をサンプル2に対しても行った。
(発明例2)
発明例1と同様にシリコンウェーハの品質を評価した。ただし、エッチング液としてライトエッチング液のCHCOOH添加量を9cmに減らしたものを使用して、エッチング処理のエッチングレートを1.3μm/分とした。その他の条件は、発明例1と全て同じである。
(比較例1)
発明例1と同様にシリコンウェーハの品質を評価した。ただし、2段階の熱処理に代えて、1段階の熱処理を行った。具体的には、炉内を乾燥酸素ガス雰囲気とした後、炉内を900℃に昇温してサンプルウェーハを投入し、昇温速度:10℃/秒で1140℃まで昇温した後、2時間保持してサンプルウェーハを熱処理した。その後、降温速度:5℃/秒で900℃まで降温した後、サンプルウェーハを熱処理炉から取り出した。その他の条件は、発明例1と全て同じである。
(比較例2)
発明例1と同様に品質評価用のシリコンウェーハのノッチ部端面上の加工ダメージを検出した。ただし、第1の熱処理は投入温度と同じ780℃とし、また第2の熱処理温度を1000℃とし、熱処理時間を16時間とした。その他の条件は、発明例1と全て同じである。
(比較例3)
発明例1と同様に品質評価用のシリコンウェーハのノッチ部端面上の加工ダメージを検出した。ただし、エッチング処理をアルカリエッチング法により行った。具体的には、48重量%のKOH液を60℃に調整し、3分間浸漬した。その他の条件は、発明例1と全て同じである。
(比較例4)
発明例1と同様に品質評価用のシリコンウェーハのノッチ部端面上の加工ダメージを検出した。ただし、エッチング処理をセコエッチング法により行った。具体的には、KCr(0.15M)を50cm、HFを100cmの割合で混合した溶液を用いてエッチング処理を10秒間施した。した。その他の条件は、発明例1と全て同じである。
(比較例5)
走査型電子顕微鏡により、シリコンウェーハの品質評価を行った。具体的には、ノッチ部を劈開したサンプルについて、面取り部全体を観察できるように倍率調整、対象物の回転、傾斜を調整して、ノッチ部端面上の加工ダメージを観察した。
(比較例6)
X線装置により、シリコンウェーハの品質評価を行った。具体的には、シリコンウェーハ全面をフィルムで撮影してトポグラフ画像を得た。さらに解像度を向上させるためノッチ部を引き延ばして、ノッチ部端面上の加工ダメージを確認した。
(比較例7)
ウェーハ内の歪や応力を計測できるSIRD装置により、シリコンウェーハの品質評価を行った。具体的には、ウェーハの外周部分の応力を計測して応力分布画像を得た。さらにノッチ部の応力分布画像を拡大して、ノッチ部端面上の加工ダメージを観察した。
<ノッチ端面上の加工ダメージの評価>
発明例1および2については、サンプル1についてはOSFの個数は0個であったのに対して、サンプル2については、OSFの個数は46個(発明例1)および63個であった(発明例2)。このサンプル2と同水準のシリコンウェーハ上にデバイスを作製したところ、ノッチ端面の加工ダメージに起因したスリップ発生によるものと思われるオーバーレイ不良が発生した。一方、比較例1〜7については、そのいずれにおいても、サンプル1および2の観察結果に違いが見られず、ノッチ端面上の加工ダメージを検出すること自体行うことができなかった。
本発明によれば、シリコンウェーハのノッチの端面上に存在する微細な加工ダメージを検出してシリコンウェーハの品質を評価することができるため、半導体産業に有用である。

Claims (7)

  1. シリコンウェーハのノッチの端面に存在する加工ダメージを評価するシリコンウェーハの品質評価方法であって、
    評価対象のシリコンウェーハを900℃以上1150℃以下の第1の温度で第1の熱処理を施し、次いで1100℃以上1200℃以下の第2の温度で第2の熱処理を施した後、エッチングレートが1.3μm/分以下の選択エッチング処理を施し、続いて前記ノッチの端面上に顕在化した酸化誘起積層欠陥を検出することを特徴とするシリコンウェーハの品質評価方法。
  2. 前記選択エッチング処理はライトエッチング法により行う、請求項1に記載のシリコンウェーハの品質評価方法。
  3. 前記選択エッチング処理の時間は1秒以上180秒以下である、請求項1または2に記載のシリコンウェーハの品質評価方法。
  4. 前記第1の熱処理は30分以上300分以下の間行い、前記第2の熱処理は30分以上200分以下の間行う、請求項1〜3のいずれか1項に記載のシリコンウェーハの品質評価方法。
  5. 前記第1の熱処理は乾燥した酸素ガス雰囲気中で行い、前記第2の熱処理は水蒸気を含む酸素ガス雰囲気中で行う、請求項1〜4のいずれか1項に記載のシリコンウェーハの品質評価方法。
  6. 所定の方法で育成した単結晶シリコンインゴットの外周部に対して研削処理を施し、次いで前記外周部の所定の位置にノッチを形成した後、前記単結晶シリコンインゴットに対してウェーハ加工処理を施し、得られたシリコンウェーハの外周部に面取り加工処理を施した後、請求項1〜5のいずれかに記載のシリコンウェーハの品質評価方法によって、前記シリコンウェーハのノッチの端面上の加工ダメージを評価することを特徴とするシリコンウェーハの製造方法。
  7. 前記所定の方法はチョクラルスキー法である、請求項6に記載のシリコンウェーハの製造方法。
JP2015223807A 2015-11-16 2015-11-16 シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法 Active JP6565624B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2015223807A JP6565624B2 (ja) 2015-11-16 2015-11-16 シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法
TW105126192A TW201729313A (zh) 2015-11-16 2016-08-17 矽晶圓之品質評估方法、矽晶圓之製造方法以及矽晶圓
KR1020160119733A KR20170057124A (ko) 2015-11-16 2016-09-20 실리콘 웨이퍼의 품질 평가 방법, 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼
CN201611007661.2A CN107039300B (zh) 2015-11-16 2016-11-16 硅晶圆的品质评价方法、硅晶圆的制造方法及硅晶圆
KR1020180148235A KR20180128883A (ko) 2015-11-16 2018-11-27 실리콘 웨이퍼의 품질 평가 방법, 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼
KR1020210040603A KR102373801B1 (ko) 2015-11-16 2021-03-29 실리콘 웨이퍼의 품질 평가 방법, 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015223807A JP6565624B2 (ja) 2015-11-16 2015-11-16 シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2017092372A JP2017092372A (ja) 2017-05-25
JP6565624B2 true JP6565624B2 (ja) 2019-08-28

Family

ID=58771157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015223807A Active JP6565624B2 (ja) 2015-11-16 2015-11-16 シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法

Country Status (4)

Country Link
JP (1) JP6565624B2 (ja)
KR (3) KR20170057124A (ja)
CN (1) CN107039300B (ja)
TW (1) TW201729313A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6773070B2 (ja) * 2017-09-06 2020-10-21 信越半導体株式会社 シリコンウェーハの評価方法及びシリコンウェーハの製造方法
JP6841202B2 (ja) * 2017-10-11 2021-03-10 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP6806098B2 (ja) * 2018-01-18 2021-01-06 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP7083699B2 (ja) * 2018-05-25 2022-06-13 信越半導体株式会社 評価方法
DE102019207433A1 (de) * 2019-05-21 2020-11-26 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
CN116642914B (zh) * 2023-05-29 2024-02-13 山东有研半导体材料有限公司 一种重掺砷低电阻率硅单晶微缺陷的检测方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521568A (ja) * 1991-07-11 1993-01-29 Mitsubishi Electric Corp シリコン単結晶ウエハの評価試験方法
JP2936916B2 (ja) * 1992-09-10 1999-08-23 信越半導体株式会社 シリコン単結晶の品質評価方法
JPH07263429A (ja) * 1994-03-17 1995-10-13 Matsushita Electron Corp 選択エッチング液
JPH0942936A (ja) * 1995-07-31 1997-02-14 Komatsu Electron Metals Co Ltd 半導体ウェハ周縁部の測定方法及び測定補助具
DE60115078T2 (de) * 2000-09-19 2006-07-27 Memc Electronic Materials, Inc. Mit stickstoff dotiertes silizium das wesentlich frei von oxidationsinduzierten stapelfehlern ist
JP4537643B2 (ja) * 2002-01-24 2010-09-01 信越半導体株式会社 シリコン単結晶ウェーハの製造方法
JP2003243404A (ja) * 2002-02-21 2003-08-29 Shin Etsu Handotai Co Ltd アニールウエーハの製造方法及びアニールウエーハ
KR20050059910A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 실리콘 웨이퍼의 결함을 검출하는 방법
JP4253643B2 (ja) 2005-03-22 2009-04-15 株式会社リガク 単結晶インゴットの位置決め用治具
JP4743010B2 (ja) * 2005-08-26 2011-08-10 株式会社Sumco シリコンウェーハの表面欠陥評価方法
JP4577320B2 (ja) * 2007-03-12 2010-11-10 株式会社Sumco シリコンウェーハの製造方法
JP2008222505A (ja) * 2007-03-14 2008-09-25 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの評価方法およびシリコン単結晶の製造方法
DE102008046617B4 (de) * 2008-09-10 2016-02-04 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren für deren Herstellung
JP2010228925A (ja) * 2009-03-25 2010-10-14 Sumco Corp シリコンウェーハおよびその製造方法
JP2010275147A (ja) * 2009-05-28 2010-12-09 Sumco Corp シリコンウェーハの結晶欠陥評価方法
JP2011003773A (ja) * 2009-06-19 2011-01-06 Sumco Corp シリコンウェーハの製造方法
JP5542383B2 (ja) * 2009-07-27 2014-07-09 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP2012204369A (ja) * 2011-03-23 2012-10-22 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法

Also Published As

Publication number Publication date
KR20170057124A (ko) 2017-05-24
KR102373801B1 (ko) 2022-03-11
CN107039300A (zh) 2017-08-11
JP2017092372A (ja) 2017-05-25
CN107039300B (zh) 2021-02-26
KR20210037655A (ko) 2021-04-06
TW201729313A (zh) 2017-08-16
KR20180128883A (ko) 2018-12-04

Similar Documents

Publication Publication Date Title
JP6565624B2 (ja) シリコンウェーハの品質評価方法およびシリコンウェーハの製造方法
JP5682471B2 (ja) シリコンウェーハの製造方法
JP5998225B2 (ja) 結晶関連欠陥の位置を示す方法
JP5160023B2 (ja) シリコンウェーハ及びシリコンウェーハの製造方法
TWI580826B (zh) Silicon wafer manufacturing method
JP6589807B2 (ja) シリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハ
US7311775B2 (en) Method for heat-treating silicon wafer and silicon wafer
JP2010275147A (ja) シリコンウェーハの結晶欠陥評価方法
US10020203B1 (en) Epitaxial silicon wafer
JP2006108151A (ja) シリコンエピタキシャルウェーハの製造方法
JP6731161B2 (ja) シリコン単結晶の欠陥領域特定方法
JP2004119446A (ja) アニールウエーハの製造方法及びアニールウエーハ
JP6493105B2 (ja) エピタキシャルシリコンウェーハ
JP5012721B2 (ja) シリコンエピタキシャルウェーハ
JP4370571B2 (ja) アニールウエーハの評価方法及び品質保証方法
JP2019026537A (ja) シリコン単結晶のosf評価方法、エピタキシャルウェーハの検査方法、およびシリコン単結晶の製造方法
JP2017183471A (ja) 点欠陥領域の評価方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190715

R150 Certificate of patent or registration of utility model

Ref document number: 6565624

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250