JP6485960B2 - 積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板 - Google Patents

積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板 Download PDF

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Description

本発明は、等価直列抵抗が低く且つ信頼性及び耐久性に優れた積層セラミックキャパシタ、その製造方法及びキャパシタが実装された回路基板に関する。
キャパシタ、インダクター、圧電素子、バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極を備える。
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一つの誘電体層を介して対向配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。
また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして用いられており、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去する必要がある。このような要求は、電子装置の高周波化に伴い増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。
積層セラミックキャパシタはキャパシタンス成分以外にも等価直列抵抗（ＥＳＲ）と等価直列インダクタンス（ＥＳＬ）成分を共に有するが、この等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）成分はバイパスキャパシタの機能を阻害する。
よって、等価直列抵抗（ＥＳＲ）値が低い積層セラミックキャパシタが必要とされている。
韓国特許１０‐０５８６９６２号公報
本発明の目的は、等価直列抵抗が低く且つ耐久性及び信頼性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することである。
本発明の一実施形態によれば、誘電体層及び内部電極を含むセラミック本体と、ベース電極層及び上記ベース電極層上に配置される樹脂電極層を含む外部電極と、を含む積層セラミック電子部品、その製造方法及び積層セラミック電子部品が実装された基板が提供される。
本発明の一実施形態によれば、上記樹脂電極層が、上記ベース電極層上に配置され、且つ上記ベース電極層の全体をカバーするようには配置されずに一部が露出するように配置されることにより、積層セラミック電子部品の等価直列抵抗を減少させることができる。
また、上記ベース電極層のうち樹脂電極層から露出した領域の幅が、上記ベース電極層のうち樹脂電極層から露出した領域が配置されたセラミック本体の外面の幅より小さく形成されることにより、積層セラミック電子部品の曲げ強度を向上させることができる。
また、上記ベース電極層の縁の一部の領域が樹脂電極層から露出することにより、積層セラミック電子部品の等価直列抵抗を減少させることができ、上記ベース電極層の縁の他の一部の領域が樹脂電極層にカバーされることにより、積層セラミック電子部品の耐湿特性、信頼性及び曲げ強度を向上させることができる。
本発明の一実施形態によれば、等価直列抵抗が低く且つ耐久性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することができる。
また、本発明の一実施形態によれば、曲げ衝撃に対する耐久性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することができる。
本発明の第１の実施形態による積層セラミック電子部品を示す概略的な斜視図である。 図１のＡ‐Ａ'線に沿う断面図である。 図１のＢ‐Ｂ'線に沿う断面図である。 本発明の第１の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。 本発明の第１の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。 本発明の第１の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。 ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。 ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。 本発明の第２の実施形態による積層セラミック電子部品を示す概略的な斜視図である。 図６のＣ‐Ｃ'線に沿う断面図である。 図６のＤ‐Ｄ'線に沿う断面図である。 本発明の第３の実施形態による積層セラミック電子部品の製造方法を示すフローチャートである。 本発明の第２の実施形態による積層セラミック電子部品が実装された回路基板を示す斜視図である。 図１０のＥ‐Ｅ'線に沿う断面図である。 比較例の積層セラミック電子部品の曲げ強度テストの結果を示すグラフである。 本発明の第２の実施形態による積層セラミック電子部品のＷ１／Ｗ２による曲げ強度テストの結果を示すグラフである。 曲げ強度特性評価方法を説明するための図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
＜積層セラミック電子部品＞
本発明の一実施形態による積層セラミック電子部品は、セラミック本体及び外部電極を含む。
上記セラミック本体は、誘電体層及び内部電極を含み、上記外部電極は、上記内部電極と連結されるベース電極層及び上記ベース電極層上に配置される樹脂電極層を含む。
本発明の一実施形態によれば、上記樹脂電極層は、上記ベース電極層上に配置され、且つ上記ベース電極層の全体をカバーするようには配置されずに一部が露出するように配置される。
上記樹脂電極層は、上記ベース電極層の縁の一部の領域はカバーし一部の領域は露出するように形成される。
上記ベース電極層の縁の一部の領域が樹脂電極層から露出することにより、積層セラミック電子部品の等価直列抵抗を減少させることができ、上記ベース電極層の縁の他の一部の領域が樹脂電極層にカバーされることにより、積層セラミック電子部品の耐湿特性、信頼性及び曲げ強度を向上させることができる。
本発明の一実施形態によれば、上記樹脂電極層上に配置されるメッキ層をさらに含むことができる。
上記メッキ層は、上記樹脂電極層から露出したベース電極層と直接連結されるように配置されることができる。
上記樹脂電極層は、上記ベース電極層の縁の第１の領域は露出し上記ベース電極層の縁の第２の領域はカバーされるように配置される。
上記第１の領域は上記ベース電極層の縁の一部の領域を意味し、上記第２の領域は上記ベース電極層の縁のうち上記一部の領域を除いた残りの領域を意味するが、特に制限されない。
本発明の一実施形態によれば、上記ベース電極層の一部が樹脂電極層から露出することにより、電流が、ベース電極層より導電性が低い樹脂電極層を経ずに外部から内部電極に流れるようにすることができる。これにより、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）を低くすることができる。
また、本発明の一実施形態によれば、上記樹脂電極層が上記ベース電極層の縁を全て露出させることなく上記ベース電極層の縁の第２の領域をカバーするため、一定レベル以上の曲げ強度特性を確保することができる。
本発明の一実施形態によれば、上記ベース電極層はメイン部及び上記メイン部から伸びる延長部を含み、上記延長部の一部は上記樹脂電極層から露出するため、積層セラミック電子部品の等価直列抵抗を低くすることができる。
本発明の一実施形態によれば、上記延長部は、ＥＳＲ低減部として機能することができる。
本発明の一実施形態によれば、等価直列抵抗が低く且つ耐久性及び信頼性に優れた積層セラミック電子部品を提供することができる。
また、本発明の一実施形態によれば、曲げ衝撃に対する耐久性に優れた積層セラミック電子部品を提供することができる。
さらに、本発明の一実施形態によれば、上記積層セラミック電子部品の製造方法及びその実装基板を提供することができる。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施形態による積層セラミック電子部品を示す概略的な斜視図である。
図２は、図１のＡ‐Ａ'線に沿う断面図であり、図３は、図１のＢ‐Ｂ'線に沿う断面図である。
図１を参照すると、本発明の第１の実施形態による積層セラミック電子部品は、セラミック本体１１０と外部電極１３１、１３２を含む。
外部電極１３１、１３２は、第１の外部電極１３１及び第２の外部電極１３２を含む。
セラミック本体１１０は、その形状に特に制限はないが、図示のように六面体状であればよい。セラミック本体１１０は、チップ焼成時のセラミック粉末の焼成収縮によって、完全な六面体の形状ではないが、実質的には六面体に近い形状を有することができる。
本発明の一実施形態において、セラミック本体１１０は、第１の方向（ｙ‐方向）に対向する第１の面１及び第２の面２と、第２の方向（ｚ‐方向）に対向し且つ上記第１の面と第２の面を連結する第３の面３及び第４の面４と、第３の方向（ｘ‐方向）に対向し且つ第１の面と第２の面を連結する第５の面５及び第６の面６と、を有することができる。
本発明の一実施形態によれば、上記第１の方向（ｙ‐方向）は、セラミック本体内に配置される誘電体層及び内部電極が積層される方向である。
上記積層セラミック電子部品の断面図である図２に示されているように、セラミック本体１１０は、複数の誘電体層１１１と、誘電体層１１１上に配置された内部電極１２１、１２２を含む。上記内部電極は第１の内部電極１２１及び第２の内部電極１２２を含み、第１の内部電極１２１及び第２の内部電極１２２には反対極性の電圧が印加されることができる。
セラミック本体１１０は、容量形成に寄与する部分としての活性層と、上下マージン部であって活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。上記活性層は、誘電体層１１１と内部電極１２１、１２２を含み、誘電体層１１１を介して複数の第１の内部電極１２１及び第２の内部電極１２２が交互に形成されることができる。
本発明の第１の実施形態によれば、上記第１の方向（ｙ‐方向）はセラミック本体の厚さ方向であって内部電極が誘電体層を介して積層される方向であり、第２の方向（ｚ‐方向）はセラミック本体の幅方向であり、第３の方向（ｘ‐方向）はセラミック本体の長さ方向である。
本発明の第１の実施形態によれば、セラミック本体１１０は、長さ方向が幅方向又は厚さ方向より長く形成されることができる。
セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であり、隣接する誘電体層間の境界が確認できないほどに一体化されることができる。
本発明の第１の実施形態によれば、第１の内部電極１２１及び第２の内部電極１２２は、相違する極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで伝導性金属を含む伝導性ペーストを印刷して形成され、中間に配置された誘電体層１１１によって互いに電気的に絶縁される。
本発明の第１の実施形態によれば、上記第１の内部電極は上記セラミック本体の第５の面に露出し、上記第２の内部電極は上記セラミック本体の第６の面に露出することができる。
第１の内部電極１２１及び第２の内部電極１２２に含まれる伝導性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であればよいが、本発明はこれに限定されない。
誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されない。
本発明の第１の実施形態によれば、第１の内部電極１２１及び第２の内部電極１２２は、セラミック本体１１０の第５の面５及び第６の面６に露出した部分を介して第１の外部電極１３１及び第２の外部電極１３２とそれぞれ電気的に連結される。したがって、第１の外部電極１３１及び第２の外部電極１３２に電圧を印加すると、対向する第１の内部電極１２１及び第２の内部電極１２２の間に電荷が蓄積され、この際の積層セラミック電子部品１００の静電容量は第１の内部電極１２１及び第２の内部電極１２２の重なり領域の面積に比例する。
上部及び下部カバー層は、内部電極を含まないことを除いて誘電体層１１１と同じ材質及び構成を有することができる。上部及び下部カバー層は、単一の誘電体層又は二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成され、物理的又は化学的ストレスによる第１の内部電極１２１及び第２の内部電極１２２の損傷を防止する役割を行うことができる。
第１の外部電極１３１は第１の内部電極１２１と電気的に連結され、第２の外部電極１３２は第２の内部電極１２２と電気的に連結される。
本発明の第１の実施形態によれば、第１の外部電極１３１及び第２の外部電極１３２はそれぞれベース電極層１３１ａ、１３２ａ及び樹脂電極層１３１ｂ、１３２ｂを含む。
ベース電極層１３１ａ、１３２ａは、第１の内部電極１２１及び第２の内部電極１２２と直接連結されて外部電極と内部電極との電気的導通を確保する。
ベース電極層１３１ａ、１３２ａは伝導性金属を含み、当該伝導性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であればよいが、本発明はこれに限定されない。
ベース電極層１３１ａ、１３２ａは、伝導性金属を含むペーストの焼成によって形成される焼成型電極であればよい。
ベース電極層１３１ａ、１３２ａは、好ましくは、ガラス（ｇｌａｓｓ）及び伝導性金属として銅を含むペーストを焼成して形成されることができる。
本発明の第１の実施形態によれば、ベース電極層１３１ａ、１３２ａ上には樹脂電極層１３１ｂ、１３２ｂが配置され、上記樹脂電極層は上記ベース電極層の一部が露出するように形成されることができる。
上記樹脂電極層は、上記ベース電極層の縁の一部を露出させ、ベース電極層の縁の他の一部をカバーするように形成されることができる。
本発明の第１の実施形態によれば、ベース電極層１３１ａ、１３２ａと樹脂電極層１３１ｂ、１３２ｂは、上記セラミック本体の第５の面及び第６の面から第１〜第４の面のうち少なくとも一面に伸びて形成されることができる。例えば、第５の面及び第６の面から第１〜第４の面の一部を覆うように伸びる形であればよい。
但し、上記ベース電極層と上記樹脂電極層が第１及び第２の主面又は第１及び第２の側面まで伸びても、上記樹脂電極層は、上記ベース電極層の縁の一部の領域は覆い他の一部の領域は露出するように形成されることができる。
本発明の一実施形態によれば、ベース電極層１３１ａ、１３２ａが樹脂電極層１３１ｂ、１３２ｂによって完全に覆われずに一部露出することにより、電流が樹脂電極層を経ずに外部から内部電極に流れるようにすることができる。
樹脂電極層がベース電極層を全体的に覆う形で積層セラミック電子部品が製作される場合は、外部との電気的導通のために電流が樹脂電極層を経て流れる。
上記樹脂電極層は、電気伝導度の確保のための伝導性粉末と衝撃吸収のためのベース樹脂を含んで形成されることができる。但し、樹脂電極層がベース樹脂を含む場合は、積層セラミック電子部品の曲げのような外部刺激に対する耐久性は向上させることができるが、ベース樹脂を含まない電極に比べて高い比抵抗値を有することから積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）が増加してしまう。
しかしながら、本発明の一実施形態のように樹脂電極層１３１ｂ、１３２ｂがベース電極層１３１ａ、１３２ａの全体を覆わずに上記ベース電極層１３１ａ、１３２ａの縁の一部が露出するように配置される場合、電流が樹脂電極層を経ずに内部電極から電極層を経て外部に流れるようにすることができる。
電流が流れる経路が多い場合、電流は主に比抵抗（ｓｐｅｃｉｆｉｃ ｒｅｓｉｓｔａｎｃｅ）の低い経路で流れる。したがって、本発明の一実施形態によれば、電流が樹脂電極層を経ずにベース電極層の露出した縁を介して流れるため、外部の電流を内部電極に印加することができる。
例えば、本発明の一実施形態によれば、電流が内部電極‐ベース電極層‐外部の経路で流れるようにすることができるため、樹脂電極層によって等価直列抵抗が増加することを防止することができる。
また、本発明の一実施形態のようにベース電極層が樹脂電極層から一部露出する場合、積層セラミック電子部品の等価直列抵抗を減少させることができるため、樹脂電極層の伝導性粉末含量に対する自由度が大きくなることができる。
例えば、積層セラミック電子部品の衝撃吸収効率をさらに向上させる必要のある場合は、樹脂電極層に含まれたベース樹脂の含量を増加させ、伝導性粉末の含量を減少させることができる。
樹脂電極層１３１ｂ、１３２ｂは、熱硬化性高分子、例えば、エポキシ樹脂、アクリル樹脂又はこれらの混合物を含むことができるが、これに制限されない。
樹脂電極層１３１ｂ、１３２ｂは、伝導性粉末として金属粉末、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル等を含むことができる。
本発明の第１の実施形態によれば、上記ベース電極層は、図１に示されているように、内部電極と連結されるメイン部３１、３２と、上記メイン部から伸びる延長部３１'、３２'を含む。上記樹脂電極層は、延長部３１'、３２'の端部が露出するように配置されることができる。
例えば、樹脂電極層１３１ｂ、１３２ｂは、上記メイン部の全体及び上記メイン部に隣接した上記延長部の一部をカバーし上記延長部の端部を含む他の一部を露出させるように配置されることができる。
本発明の第１の実施形態によれば、上記メイン部は、上記セラミック本体の第５の面及び第６の面に配置され、内部電極の露出した端部と連結される。
上記メイン部は、第５の面及び第６の面から、上記セラミック本体の第１〜第４の面のうち少なくとも一面に伸びることができる。
延長部３１'、３２'は、上記メイン部から伸び、上記セラミック本体の外面に配置される。
本発明の第１の実施形態によれば、上記延長部は、上記セラミック本体の第１〜第４の面のうち少なくとも一面に配置され、上記メイン部から上記セラミック本体の長さ方向（ｘ‐方向）に伸びることができる。
メイン部３１、３２は、ベース電極層の形成のためのペーストに上記セラミック本体の第５の面及び第６の面をディッピング（ｄｉｐｐｉｎｇ）する工法で形成されることができる。ディッピングの深さによって、メイン部がセラミック本体の第１〜第４の面に伸びる程度を調節することができる。
延長部３１'、３２'は、上記メイン部と連結されるようにセラミック本体の外面にベース電極層の形成のためのペーストを印刷して形成されることができる。
本発明の第１の実施形態によれば、上記延長部の幅は、上記メイン部の幅より小さければよい。
本発明の第１の実施形態によれば、上記延長部の幅は、上記延長部が配置されたセラミック本体の外面の幅より小さければよい。
上記延長部が配置されたセラミック本体の外面の幅は上記延長部の幅方向と平行な方向に測定され、上記延長部の幅方向は上記延長部が伸びる方向と垂直な方向である。
上記延長部の幅は、上記延長部が伸びる方向と垂直な方向に測定される。
例えば、上記延長部がセラミック本体の第１の面に配置される場合、上記セラミック本体の第１の面に配置された延長部の幅は、上記延長部の幅方向と平行な方向で測定した上記セラミック本体の第１の面の幅より小さい。また、上記延長部がセラミック本体の第２の面に配置される場合、上記セラミック本体の第２の面に配置された延長部の幅は、上記延長部の幅方向と平行な方向で測定した上記セラミック本体の第２の面の幅より小さい。
本発明の第１の実施形態によれば、一部の領域が樹脂電極層から露出する延長部の幅を上記延長部が配置されたセラミック本体の外面の幅より小さくすることにより、積層セラミック電子部品の等価直列抵抗を減少させ、且つベース電極層の面積の減少によって曲げ強度を改善することができる。
もし、延長部を別に形成せず、メイン部の形成時にディッピングの深さを増加させてメイン部が延長部の端部の配置される領域まで伸びるように形成する場合は、ベース電極層の面積の増加によって曲げ強度が確保されず、ベース電極層が厚く形成される可能性がある。
しかしながら、本発明の第１の実施形態のように延長部の幅を延長部の配置されたセラミック本体の外面の幅より小さくする場合、曲げ強度を確保することができる。また、メイン部とは別に延長部を形成する場合、ベース電極層の厚さが増加する問題を改善することができる。
図２は、図１において延長部が配置された領域を横切るＡ‐Ａ'線に沿う断面図であり、図３は、図１において延長部が配置されていない領域を横切るＢ‐Ｂ'線に沿う断面図である。
延長部が配置された領域の断面図である図２を参照すると、延長部の端部が樹脂電極層から露出してベース電極層の縁が樹脂電極層から露出することができる。
延長部が配置されていない領域の断面図である図３を参照すると、ベース電極層の縁が樹脂電極層によってカバーされることが確認できる。延長部が配置されていない領域にベース電極層の縁をカバーするように樹脂電極層が配置されることにより積層セラミック電子部品の曲げ強度を向上させることができる。
図４ａは本発明の第１の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。
図４ａを参照すると、本発明の第１の実施形態による積層セラミック電子部品は、上記延長部の幅をＷ１、上記延長部の幅方向と平行な方向で測定した、上記延長部が配置されたセラミック本体の一面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たすことができる。
上記延長部の幅Ｗ１は１μｍ以上であることが好ましい。
Ｗ１は、延長部のうち樹脂電極層から露出した領域の幅方向で測定した最も広い幅を意味する。
上記Ｗ１が１μｍ未満の場合は等価直列抵抗（ＥＳＲ）の低減効果が大きくなく、上記Ｗ１／Ｗ２が０．５を超える場合は曲げ強度特性が低下して曲げクラックの発生が増加する可能性がある。
上記延長部のうち上記樹脂電極層から露出した領域の長さは１μｍ以上であればよい。上記延長部の長さは、上記延長部が伸びる方向に測定されることができる。
図４ｂ及び図４ｃは、本発明の第１の実施形態による積層セラミック電子部品の延長部の変形例を示すために積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。
図４ｂを参照すると、延長部３１'、３２'は、上記メイン部から伸びる方向に幅が広くなる形状を有することができる。
図４ｃを参照すると、延長部３１'、３２'は、上記メイン部から伸びる方向に幅が狭くなる形状を有することができる。
図５ａ及び図５ｂは、ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。
上記延長部は、図１に示されているように、上記セラミック本体の厚さ方向に対向する第１の面及び第２の面のうち少なくとも一面に配置されることができる。
例えば、上記セラミック本体の第１の面及び第２の面に配置されることができる。
或いは、上記延長部は、図５ａに示されているように、上記セラミック本体の幅方向に対向する第３の面及び第４の面のうち少なくとも一面に配置されることができる。
例えば、上記セラミック本体の第３の面及び第４の面に配置されることができる。
或いは、上記延長部は、図５ｂに示されているように、上記セラミック本体の第１〜第４の面にそれぞれ配置されることができる。
図６は、本発明の第２の実施形態による積層セラミック電子部品を示す概略的な斜視図である。
図７は、図６のＣ‐Ｃ'線に沿う断面図であり、図８は、図６のＤ‐Ｄ'線に沿う断面図である。
図６を参照すると、本発明の第２の実施形態による積層セラミック電子部品は、セラミック本体１１０と第１の外部電極１３１及び第２の外部電極１３２を含む。
第１の外部電極１３１及び第２の外部電極１３２は、上述した第１の実施形態による積層セラミック電子部品の第１及び第２の外部電極において上記樹脂電極層上に配置されたメッキ層をさらに含む。
図７及び図８を参照すると、本発明の第２の実施形態による積層セラミック電子部品の第１の外部電極１３１及び第２の外部電極１３２はそれぞれベース電極層１３１ａ、１３２ａ、上記ベース電極層の縁の一部が露出するように形成された樹脂電極層１３１ｂ、１３２ｂ、及びメッキ層１３１ｃ、１３２ｃを含む。
なお、本実施形態による積層セラミック電子部品に関する説明のうち上述した実施形態による積層セラミック電子部品に関する説明と重複する説明は省略し、相違点を中心に説明する。
メッキ層１３１ｃ、１３２ｃは、樹脂電極層１３１ｂ、１３２ｂ上に形成され、上記樹脂電極層から露出したベース電極層１３１ａ、１３２ａと直接接触するように配置される。したがって、ベース電極層とメッキ層は、電気的に直接接続することができる。
上記メッキ層は、上記樹脂電極層から露出した延長部の端部を覆うように配置される。
メッキ層１３１ｃ、１３２ｃは、樹脂電極層、及び上記樹脂電極層から露出したベース電極層１３１ａ、１３２ａの一部の領域を全て覆うように形成されることができる。
メッキ層１３１ｃ、１３２ｃが形成された場合、電流が内部電極‐ベース電極層‐メッキ層‐外部の経路で導通することができ、上述した実施形態と同様に樹脂電極層によって等価直列抵抗が増加することを防止することができる。
メッキ層１３１ｃ、１３２ｃは、ニッケル（Ｎｉ）又はスズ（Ｓｎ）を含むことができるが、これに制限されない。
上記メッキ層は、二重層で形成され、樹脂電極層上にニッケル（Ｎｉ）メッキ層が形成され、ニッケル（Ｎｉ）メッキ層上にスズ（Ｓｎ）メッキ層が形成されることができるが、これに制限されない。
＜積層セラミック電子部品の製造方法＞
本発明の第３の実施形態によれば、積層セラミック電子部品の製造方法が提供される。
図９は、本発明の第４の実施形態による積層セラミック電子部品の製造方法を示すフローチャートである。
図９を参照すると、本実施形態による積層セラミック電子部品の製造方法は、セラミック本体を形成する段階Ｓ１と、上記セラミック本体の外部面にベース電極層を形成する段階Ｓ２と、上記ベース電極層上に樹脂電極層を形成する段階Ｓ３と、を含む。
以下、本発明の一実施形態による積層セラミック電子部品の製造方法を詳細に説明するが、これに制限されない。
なお、本実施形態による積層セラミック電子部品の製造方法に関する説明のうち上述した積層セラミック電子部品と重複する説明は省略する。
セラミック本体を形成する段階では、まず、チタン酸バリウム（ＢａＴｉＯ３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層及びカバー層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作されることができる。
次に、導電性粉末を含む内部電極用伝導性ペーストを製造することができる。
次いで、上記グリーンシート上に上記内部電極用伝導性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極が印刷されたグリーンシートを複数層積層して積層体を製造し、積層体の上下面に内部電極が印刷されていないグリーンシートを複数積層した後に焼成してセラミック本体を製造することができる。上記セラミック本体は内部電極、誘電体層及びカバー層を含み、上記誘電体層は内部電極が印刷されたグリーンシートが焼成されて形成され、上記カバー層は内部電極が印刷されていないグリーンシートが焼成されて形成されたものである。
次いで、上記内部電極と電気的に連結されるようにセラミック本体の外部面にベース電極層を形成することができる。
上記ベース電極層は、まず、メイン部の形成のために、上記内部電極が露出したセラミック本体の第３の面及び第４の面をベース電極層の形成のためのペーストにディッピングし、その後、延長部の形成のために、上記メイン部の形成のために塗布されたペーストと連結されるように上記セラミック本体の外面にベース電極層の形成のためのペーストをさらに塗布し、上記ペーストを焼成して形成されることができる。上記延長部の形成のためのペーストの塗布は、ベース電極層用ペーストをセラミック本体の外面に印刷する工程で行われることができる。
上記ベース電極層は、伝導性金属及びガラスを含むペーストの焼成によって形成されることができる。
上記伝導性金属は、特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上であればよく、上述したように銅（Ｃｕ）を含むことが好ましい。
上記ガラスとしては、特に制限されず、従来の積層セラミック電子部品の外部電極の製作に用いられるガラスと同じ組成の物質を用いることができる。
次いで、上記ベース電極層上に樹脂組成物を塗布した後にこれを硬化して樹脂電極層を形成することができる。上記樹脂組成物は導電性粉末とベース樹脂を含み、上記ベース樹脂は熱硬化性樹脂であるエポキシ樹脂であればよいが、これに限定されない。
本発明の一実施形態によれば、延長部がメイン部より狭い幅で形成されているため、ベース電極層が形成されているセラミック本体を樹脂組成物にディッピングして樹脂組成物を塗布することができる。
さらに、上記樹脂電極層を形成した後、樹脂電極層上にメッキ層を形成する段階をさらに含むことができる。上記メッキ層は、ニッケルメッキ層、及び上記ニッケルメッキ層上に形成されたスズメッキ層を含むことができる。
＜積層セラミック電子部品が実装された回路基板２００＞
本発明の一実施形態によれば、上記第１〜第２の実施形態による積層セラミック電子部品が実装された回路基板が提供される。
図１０は、本発明の第２の実施形態による積層セラミック電子部品が実装された回路基板を示す斜視図である。
図１１は、図１０のＥ‐Ｅ'線に沿う断面図である。
図１０及び図１１を参照すると、本実施形態による電子部品が実装された回路基板は、上部に第１の電極パッド２２１及び第２の電極パッド２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミック電子部品１００と、を含むことができる。
この際、積層セラミック電子部品１００は、第１の外部電極１３１及び第２の外部電極１３２がそれぞれ第１の電極パッド２２１及び第２の電極パッド２２２上に接触するように位置した状態でハンダ２３０によって印刷回路基板２１０と電気的に連結されることができる。
なお、上記積層セラミック電子部品が実装された回路基板に関する説明のうち上述した積層セラミック電子部品と重複する説明は省略する。
＜実験例＞
図１２ａは、ベース電極層上に樹脂電極層が塗布されていない外部電極を含む積層セラミック電子部品（比較例１）、ベース電極層の全体をカバーするように樹脂電極層が配置された外部電極を含む積層セラミック電子部品（比較例２）、及びベース電極層の縁の全体が露出するように樹脂電極層が配置された外部電極を含む積層セラミック電子部品（比較例３）のメッキチップ（外部電極がメッキ層を含む）の曲げ強度テストの結果を示すグラフである。
上記比較例１〜３において、外部電極はセラミック本体の長さ方向に対向する両面からセラミック本体の厚さ方向に対向する両面及び幅方向に対向する両面に一部伸びて形成され、ベース電極層はメイン部のみを含み延長部は含まない形で形成された。
図１２ｂは、本発明の第２の実施形態による積層セラミック電子部品において延長部の幅Ｗ１と上記延長部が配置されたセラミック本体の外面の幅Ｗ２の比（Ｗ１／Ｗ２）による曲げ強度テストの結果を示すグラフである。
曲げ強度特性は、図１３に示されている方式で測定された。図１３に示されているように、積層セラミック電子部品が実装された基板２１０を積層セラミック電子部品１００が地面に向かうように配置し、積層セラミック電子部品を収容できる収容溝を備えた支持台４００を基板の下部に配置する。
支持台に備えられた溝の幅Ｄ１は約８ｃｍである。また、支持台の両端には容量測定設備である容量計測器５００が連結され、実時間で容量を測定して積層セラミック電子部品の容量低下が確認できる。
上記積層セラミック電子部品としては、１６０８サイズ（長さ×幅×厚さ：約１．６ｍｍ×０．８ｍｍ×０．８ｍｍ）のものを用いた。
上記積層セラミック電子部品１００を支持台４００の中央部に位置させ、基板２１０が図１２ａ及び１２ｂの横軸に示されている深さＤ２まで下方に曲がるように上記積層セラミック電子部品が実装された位置の基板の上面を加圧する。この際、１ｍｍ下降するたびに５秒間維持し、最大深さまで下降及び維持を繰り返す。上記過程中に積層セラミック電子部品の容量を継続して測定し、初期容量に対する容量変化率が±１０％以上のものを不良と判断した。
図１２ａ及び１２ｂの縦軸は、不良が発生しなかった積層セラミック電子部品の比率（残存率 ％）を示す。
図１２ａを参照すると、樹脂電極層が配置されていない比較例１は残存率が最も低く、ベース電極層の全体をカバーするように樹脂電極層が塗布された比較例２は残存率が最も高いことが確認できる。
但し、比較例２は等価直列抵抗が高いという問題がある。
図１２ｂを参照すると、Ｗ１／Ｗ２が０．５の場合は曲げ強度特性が上記比較例１及び３より向上することが確認できる。また、Ｗ１／Ｗ２が０．１又は０．２の場合は曲げ強度特性がベース電極層の全体を樹脂電極層が覆う比較例２と類似のレベルで確保されたことが確認できる。
図１２ｂに示されている実施例は樹脂電極層から露出する延長部を含むことにより等価直列抵抗が低減する効果があり曲げ強度特性も確保されることが確認できる。
下記表１は、ベース電極層上に樹脂電極層が塗布されていない外部電極を含む積層セラミック電子部品（サンプル１）、ベース電極層の全体をカバーするように樹脂電極層が配置された外部電極を含む積層セラミック電子部品（サンプル２）、及び本発明の一実施形態による積層セラミック電子部品（サンプル３〜６）の延長部の幅Ｗ１による等価直列抵抗（ＥＳＲ）テストの結果を示すグラフである。
サンプル１〜６は、１６０８サイズ（長さ×幅×厚さ：約１．６ｍｍ×０．８ｍｍ×０．８ｍｍ）の高容量の積層セラミック電子部品であり、外部電極の形状以外の他の条件を同一にして測定された。
各サンプルのＥＳＲは、基板に積層セラミック電子部品を実装し、ＥＳＲ測定設備に連結した後、周波数によるＥＳＲ変化を確認し、ＥＳＲが最も低いときの数値を基準として測定された。
Figure 0006485960
上記表１に示されているように、Ｗ１が１μｍ未満の場合（サンプル３）はＥＳＲ改善効果が大きくなく、Ｗ１が１μｍ以上の場合（サンプル４〜６）はベース電極層上に樹脂電極層が配置されていないサンプル１と類似のレベルのＥＳＲが具現されることが確認できる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
（項目１）
誘電体層及び前記誘電体層の間に配置された内部電極を含むセラミック本体と、
前記セラミック本体の外部面に配置され、前記内部電極と連結されるメイン部及び前記メイン部から伸びる延長部を含むベース電極層と、
前記ベース電極層の表面の一部上に配置される樹脂電極層と、
前記樹脂電極層上に配置されて前記ベース電極層と接触する外部電極層と、
を含み、
前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の外面の幅より小さい、積層セラミック電子部品。
（項目２）
前記外部電極層はメッキ層である、項目１に記載の積層セラミック電子部品。
（項目３）
前記メッキ層は前記延長部の端部を覆うように配置される、項目２に記載の積層セラミック電子部品。
（項目４）
前記延長部の幅は前記延長部が伸びる方向と垂直な方向に測定され、前記延長部の幅方向は前記延長部が伸びる方向と垂直な方向である、項目１から３のいずれか一項に記載の積層セラミック電子部品。
（項目５）
前記延長部の幅をＷ１、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、項目１から４のいずれか一項に記載の積層セラミック電子部品。
（項目６）
前記延長部の幅は１μｍ以上である、項目１から５のいずれか一項に記載の積層セラミック電子部品。
（項目７）
前記延長部のうち前記樹脂電極層から露出した領域の長さは１μｍ以上である、項目１から６のいずれか一項に記載の積層セラミック電子部品。
（項目８）
前記樹脂電極層は前記延長部の一部をカバーする、項目１から７のいずれか一項に記載の積層セラミック電子部品。
（項目９）
前記樹脂電極層は前記メイン部を全体的にカバーする、項目１から８のいずれか一項に記載の積層セラミック電子部品。
（項目１０）
前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第１の面及び前記第２の面に配置される、項目１から９のいずれか一項に記載の積層セラミック電子部品。
（項目１１）
前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第３の面及び前記第４の面に配置される、項目１から１０のいずれか一項に記載の積層セラミック電子部品。
（項目１２）
前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第１の面〜前記第４の面に配置される、項目１から１１のいずれか一項に記載の積層セラミック電子部品。
（項目１３）
前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
前記メイン部及び前記樹脂電極層は、前記セラミック本体の前記第５の面及び前記第６の面から前記セラミック本体の前記第１の面〜前記第４の面のうち少なくとも一面に伸びる、項目１から１２のいずれか一項に記載の積層セラミック電子部品。
（項目１４）
前記ベース電極層は焼成型電極である、項目１から１３のいずれか一項に記載の積層セラミック電子部品。
（項目１５）
前記樹脂電極層は導電性粒子及び熱硬化性高分子を含む、項目１から１４のいずれか一項に記載の積層セラミック電子部品。
（項目１６）
誘電体層及び前記誘電体層の間に配置された内部電極を含み、６個の外部面を有する六面体状のセラミック本体と、
前記セラミック本体の前記６個の外部面のうち対向する２個の外部面に配置され残りの４個の外部面のうち少なくとも一面をカバーし前記内部電極と連結されるベース電極層及び前記ベース電極層上に配置される樹脂電極層を含む２個の外部電極と
を含み、
前記樹脂電極層は前記ベース電極層の縁の一部をカバーする、積層セラミック電子部品。
（項目１７）
前記外部電極は前記樹脂電極層上に配置されるメッキ層をさらに含み、
前記メッキ層は前記ベース電極層の縁のうち前記樹脂電極層から露出した領域と連結される、項目１６に記載の積層セラミック電子部品。
（項目１８）
前記２個の外部電極は前記セラミック本体の前記対向する２個の外部面を全体的にカバーする、項目１６または１７に記載の積層セラミック電子部品。
（項目１９）
前記２個の外部電極のそれぞれは六面体状の前記セラミック本体の前記残りの４個の外部面のうち少なくとも一面の一部をカバーする、項目１８に記載の積層セラミック電子部品。
（項目２０）
前記ベース電極層は、前記内部電極と連結され、六面体状の前記セラミック本体の前記残りの４個の外部面のうち少なくとも一面の一部をカバーするメイン部、及びメイン部から伸びる延長部を含み、
前記延長部は前記メイン部より幅が狭い、項目１９に記載の積層セラミック電子部品。
（項目２１）
誘電体層及び前記誘電体層の間に配置された内部電極を含むセラミック本体と、
前記セラミック本体の外部面に配置され、前記内部電極と連結されるベース電極層、前記ベース電極層上に配置される樹脂電極層及び前記樹脂電極層上に配置されるメッキ層を含む外部電極と
を含み、
前記ベース電極層は、メイン部、及び前記メイン部から伸びて前記樹脂電極層から露出する端部を有し前記露出する端部が前記メッキ層と直接接触するＥＳＲ低減部を含む、積層セラミック電子部品。
（項目２２）
前記ＥＳＲ低減部は、前記ＥＳＲ低減部が配置される前記セラミック本体の一面のうち前記ＥＳＲ低減部が伸びる方向と垂直な方向の一部をカバーするように配置される、項目２１に記載の積層セラミック電子部品。
（項目２３）
前記メッキ層は前記ＥＳＲ低減部の端部を覆うように配置される、項目２１または２２に記載の積層セラミック電子部品。
（項目２４）
前記ＥＳＲ低減部の幅をＷ１、前記ＥＳＲ低減部が伸びる方向と垂直な方向に測定した、前記ＥＳＲ低減部が配置された前記セラミック本体の外面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、項目２１から２３のいずれか一項に記載の積層セラミック電子部品。
（項目２５）
前記ＥＳＲ低減部の幅は１μｍ以上である、項目２１から２４のいずれか一項に記載の積層セラミック電子部品。
（項目２６）
前記樹脂電極層から露出する前記ＥＳＲ低減部の端部の長さは１μｍ以上である、項目２１から２５のいずれか一項に記載の積層セラミック電子部品。
（項目２７）
内部電極及び誘電体層を含むセラミック本体を形成する段階と、
前記セラミック本体の外部面に、前記内部電極と連結されるメイン部及び前記メイン部から伸びる延長部を含むベース電極層を形成する段階と、
前記ベース電極層の表面の一部上に樹脂電極層を形成する段階と、
前記ベース電極層と接触するように前記樹脂電極層上に外部電極層を形成する段階と、
を含み、
前記ベース電極層を形成する段階は、メイン部電極ペーストを塗布する段階、及び前記メイン部電極ペーストと連結されるように延長部電極ペーストを塗布する段階を含む、積層セラミック電子部品の製造方法。
（項目２８）
前記メイン部電極ペーストを塗布する段階は、前記セラミック本体を前記メイン部電極ペーストにディッピング（ｄｉｐｐｉｎｇ）して行われる、項目２７に記載の積層セラミック電子部品の製造方法。
（項目２９）
前記延長部電極ペーストを塗布する段階は、前記セラミック本体に前記延長部電極ペーストを印刷して行われる、項目２８に記載の積層セラミック電子部品の製造方法。
（項目３０）
前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅より小さい、項目２８または２９に記載の積層セラミック電子部品の製造方法。
（項目３１）
前記外部電極層はメッキ層である、項目２８から３０のいずれか一項に記載の積層セラミック電子部品の製造方法。
（項目３２）
前記延長部の幅をＷ１、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、項目２８から３１のいずれか一項に記載の積層セラミック電子部品の製造方法。
（項目３３）
上部に電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された、項目１から２６のいずれか一項に記載の積層セラミック電子部品と、
前記電極パッドと前記積層セラミック電子部品を連結するハンダと
を含む、積層セラミック電子部品の実装基板。
１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１ 第１の内部電極
１２２ 第２の内部電極
１３１ 第１の外部電極
１３２ 第２の外部電極
２００ 積層セラミック電子部品が実装された回路基板
２１０ 回路基板
２２１、２２２ 電極パッド
２３０ ハンダ

Claims (33)

  1. 誘電体層及び前記誘電体層の間に配置された内部電極を含むセラミック本体と、
    前記セラミック本体の外部面に配置され、前記内部電極と連結されるメイン部及び前記メイン部から伸びる延長部を含むベース電極層と、
    前記ベース電極層上に配置され、前記ベース電極層の縁の一部をカバーする樹脂電極層と、
    前記樹脂電極層上に配置されて前記ベース電極層と接触する外部電極層と、
    を含み、
    前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の外面の幅より小さい、積層セラミック電子部品。
  2. 前記外部電極層はメッキ層である、請求項１に記載の積層セラミック電子部品。
  3. 前記メッキ層は前記延長部の端部を覆うように配置される、請求項２に記載の積層セラミック電子部品。
  4. 前記延長部の幅は前記延長部が伸びる方向と垂直な方向に測定され、前記延長部の幅方向は前記延長部が伸びる方向と垂直な方向である、請求項１から３のいずれか一項に記載の積層セラミック電子部品。
  5. 前記延長部の幅をＷ１、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
  6. 前記延長部の幅は１μｍ以上である、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
  7. 前記延長部のうち前記樹脂電極層から露出した領域の長さは１μｍ以上である、請求項１から６のいずれか一項に記載の積層セラミック電子部品。
  8. 前記樹脂電極層は前記延長部の一部をカバーする、請求項１から７のいずれか一項に記載の積層セラミック電子部品。
  9. 前記樹脂電極層は前記メイン部を全体的にカバーする、請求項１から８のいずれか一項に記載の積層セラミック電子部品。
  10. 前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
    前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第１の面及び前記第２の面に配置される、請求項１から９のいずれか一項に記載の積層セラミック電子部品。
  11. 前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
    前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第３の面及び前記第４の面に配置される、請求項１から１０のいずれか一項に記載の積層セラミック電子部品。
  12. 前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
    前記誘電体層及び前記内部電極は前記第１の方向に積層され、前記延長部は前記セラミック本体の前記第１の面〜前記第４の面に配置される、請求項１から１１のいずれか一項に記載の積層セラミック電子部品。
  13. 前記セラミック本体は、第１の方向に対向する第１の面及び第２の面、第２の方向に対向する第３の面及び第４の面、及び第３の方向に対向する第５の面及び第６の面を備え、
    前記メイン部及び前記樹脂電極層は、前記セラミック本体の前記第５の面及び前記第６の面から前記セラミック本体の前記第１の面〜前記第４の面のうち少なくとも一面に伸びる、請求項１から１２のいずれか一項に記載の積層セラミック電子部品。
  14. 前記ベース電極層は焼成型電極である、請求項１から１３のいずれか一項に記載の積層セラミック電子部品。
  15. 前記樹脂電極層は導電性粒子及び熱硬化性高分子を含む、請求項１から１４のいずれか一項に記載の積層セラミック電子部品。
  16. 誘電体層及び前記誘電体層の間に配置された内部電極を含み、６個の外部面を有する六面体状のセラミック本体と、
    前記セラミック本体の前記６個の外部面のうち対向する２個の外部面に配置され残りの４個の外部面のうち少なくとも一面をカバーし前記内部電極と連結されるベース電極層及び前記ベース電極層上に配置される樹脂電極層を含む２個の外部電極と
    を含み、
    前記樹脂電極層は前記ベース電極層の縁の一部をカバーする、積層セラミック電子部品。
  17. 前記外部電極は前記樹脂電極層上に配置されるメッキ層をさらに含み、
    前記メッキ層は前記ベース電極層の縁のうち前記樹脂電極層から露出した領域と連結される、請求項１６に記載の積層セラミック電子部品。
  18. 前記２個の外部電極は前記セラミック本体の前記対向する２個の外部面を全体的にカバーする、請求項１６または１７に記載の積層セラミック電子部品。
  19. 前記２個の外部電極のそれぞれは六面体状の前記セラミック本体の前記残りの４個の外部面のうち少なくとも一面の一部をカバーする、請求項１８に記載の積層セラミック電子部品。
  20. 前記ベース電極層は、前記内部電極と連結され、六面体状の前記セラミック本体の前記残りの４個の外部面のうち少なくとも一面の一部をカバーするメイン部、及びメイン部から伸びる延長部を含み、
    前記延長部は前記メイン部より幅が狭い、請求項１９に記載の積層セラミック電子部品。
  21. 誘電体層及び前記誘電体層の間に配置された内部電極を含むセラミック本体と、
    前記セラミック本体の外部面に配置され、前記内部電極と連結されるベース電極層、前記ベース電極層上に配置される樹脂電極層及び前記樹脂電極層上に配置されるメッキ層を含む外部電極と
    を含み、
    前記ベース電極層は、前記樹脂電極層によって全体がカバーされるメイン部、及び前記メイン部から伸びて前記樹脂電極層から露出する端部を有し前記露出する端部が前記メッキ層と直接接触するＥＳＲ低減部を含む、積層セラミック電子部品。
  22. 前記ＥＳＲ低減部は、前記ＥＳＲ低減部が配置される前記セラミック本体の一面のうち前記ＥＳＲ低減部が伸びる方向と垂直な方向の一部をカバーするように配置される、請求項２１に記載の積層セラミック電子部品。
  23. 前記メッキ層は前記ＥＳＲ低減部の端部を覆うように配置される、請求項２１または２２に記載の積層セラミック電子部品。
  24. 前記ＥＳＲ低減部の幅をＷ１、前記ＥＳＲ低減部が伸びる方向と垂直な方向に測定した、前記ＥＳＲ低減部が配置された前記セラミック本体の外面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、請求項２１から２３のいずれか一項に記載の積層セラミック電子部品。
  25. 前記ＥＳＲ低減部の幅は１μｍ以上である、請求項２１から２４のいずれか一項に記載の積層セラミック電子部品。
  26. 前記樹脂電極層から露出する前記ＥＳＲ低減部の端部の長さは１μｍ以上である、請求項２１から２５のいずれか一項に記載の積層セラミック電子部品。
  27. 内部電極及び誘電体層を含むセラミック本体を形成する段階と、
    前記セラミック本体の外部面に、前記内部電極と連結されるメイン部及び前記メイン部から伸びる延長部を含むベース電極層を形成する段階と、
    前記ベース電極層上に配置され、前記ベース電極層の縁の一部をカバーするように樹脂電極層を形成する段階と、
    前記ベース電極層と接触するように前記樹脂電極層上に外部電極層を形成する段階と、
    を含み、
    前記ベース電極層を形成する段階は、メイン部電極ペーストを塗布する段階、及び前記メイン部電極ペーストと連結されるように延長部電極ペーストを塗布する段階を含む、積層セラミック電子部品の製造方法。
  28. 前記メイン部電極ペーストを塗布する段階は、前記セラミック本体を前記メイン部電極ペーストにディッピング（ｄｉｐｐｉｎｇ）して行われる、請求項２７に記載の積層セラミック電子部品の製造方法。
  29. 前記延長部電極ペーストを塗布する段階は、前記セラミック本体に前記延長部電極ペーストを印刷して行われる、請求項２８に記載の積層セラミック電子部品の製造方法。
  30. 前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅より小さい、請求項２８または２９に記載の積層セラミック電子部品の製造方法。
  31. 前記外部電極層はメッキ層である、請求項２８から３０のいずれか一項に記載の積層セラミック電子部品の製造方法。
  32. 前記延長部の幅をＷ１、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をＷ２としたとき、Ｗ１／Ｗ２≦０．５を満たす、請求項２８から３１のいずれか一項に記載の積層セラミック電子部品の製造方法。
  33. 上部に電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された、請求項１から２６のいずれか一項に記載の積層セラミック電子部品と、
    前記電極パッドと前記積層セラミック電子部品を連結するハンダと
    を含む、積層セラミック電子部品の実装基板。
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