JP6463857B2 - 位相固定ループの切替え及び位相雑音の向上技術を用いた送受信機 - Google Patents

Description

本発明は、位相固定ループ（ＰＬＬ）の切替え及び位相雑音の向上技術を用いた送受信機に関する。

一般的に、超低電力システム（Ｕｌｔｒａ Ｌｏｗ Ｐｏｗｅｒ：ＵＬＰ ｓｙｓｔｅｍ）は、ＲＦ送受信機（ｔｒａｎｓｃｅｉｖｅｒ）の電力消費が最も多い。そして、ＲＦ送受信機でもＲＦ−アナログのＲＦブロックが最も電力消費が多い。特に、超低電力システムでは、信号の到達距離が短いことから電力増幅器の電力消費の比重は小さい一方、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）と位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：ＰＬＬ）の相対的な電力消費の比重は大きくなる傾向がある。それだけでなく、大部分のＲＦ送受信機で位相固定ループ（ＰＬＬ）と電圧制御発振器（ＶＣＯ）には常に電源が印加されるため、これによる電力消費は増大する。

また、複数の電圧制御発振器間で分離が十分に行われない場合は様々な経路を介して相互間の干渉が誘発され、干渉信号が受信信号より大きい場合は送受信機が受信信号を認知することができない場合がある。

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、複数の電圧制御発振器間の相互干渉を回避する送受信機を提供することにある。

上記目的を達成するためになされた本発明の一態様による送受信機は、周波数を可変し出力包絡線を生成する第１電圧制御発振器（ＶＣＯ）と、該第１電圧制御発振器の出力包絡線を制御する発振制御信号を生成する第１発振制御信号発生器（ＱＷＧ）と、を含む第１ＲＦ部と、前記第１電圧制御発振器と同一の周波数で動作して出力包絡線を生成する第２電圧制御発振器と、前記第１発振制御信号発生器によって生成された発振制御信号が時間内でオーバーラップしないように前記第２電圧制御発振器を制御する発振制御信号を生成する第２発振制御信号発生器（ＱＷＧ）と、を含む第２ＲＦ部と、を備え、前記第１及び第２電圧制御発振器の出力包絡線はオーバーラップすることなく前記第１及び第２電圧制御発振器間の干渉が回避され得る。

１つのアンテナを更に含み、前記第１発振制御信号発生器は、前記第１電圧制御発振器を制御し、前記１つのアンテナに対応する第１ＲＦ部の発振制御信号を生成し、前記第２発振制御信号発生器は、前記第２電圧制御発振器を制御し、前記１つのアンテナに対応する第２ＲＦ部の発振制御信号を生成し得る。
第１アンテナ及び第２アンテナを含み、前記第１発振制御信号発生器は、前記第１アンテナに対応する第１ＲＦ部の発振制御信号を生成し、前記第２発振制御信号発生器は、前記第２アンテナに対応する第２ＲＦ部の発振制御信号を生成し得る。
前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、対応する電圧制御発振器に入力される電流を調整することによって、前記対応する電圧制御発振器の発振時点を調整し得る。
前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記対応する電圧制御発振器のバイアス電流が予め設定された閾値電流よりも大きい時に、前記対応する電圧制御発振器が発振するように前記対応する電圧制御発振器の発振時点を調整し得る。
前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記第１電圧制御発振器の出力が前記第２電圧制御発振器の出力に干渉することを防止するために、前記第１ＲＦ部の発振制御信号と前記第２ＲＦ部の発振制御信号との間に割り当てられるガードタイムを設定し得る。
前記ガードタイムは、前記第１電圧制御発振器又は前記第２電圧制御発振器の放電によって発生する発振遅延よりも大きい時間値を有し得る

上記目的を達成するためになされた本発明の他の態様による送受信機は、第１アンテナ及び第２アンテナを含む複数のアンテナと、前記第１アンテナに対応する第１送信ＲＦ部の発振制御信号及び第１受信ＲＦ部の発振制御信号を生成する複数の第１発振制御信号発生器（ＱＷＧ）と、前記第２アンテナに対応する第２送信ＲＦ部の発振制御信号及び第２受信ＲＦ部の発振制御信号を生成する複数の第２発振制御信号発生器と、を備え、前記発振制御信号は、同一の周波数で動作する複数の電圧制御発振器（ＶＣＯ）を制御し、前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、互いにオーバーラップしない前記発振制御信号を生成することによって前記複数の電圧制御発振器を制御する。

前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、対応する電圧制御発振器に入力される電流を調整することによって、前記対応する電圧制御発振器の発振時点を調整し得る。
前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記複数の電圧制御発振器のいずれか１つの出力が前記複数の電圧制御発振器のうちのいずれか１つの電圧制御発振器の出力に干渉することを防止するために、発振制御信号間に割り当てられるガードタイムを設定し得る。
前記ガードタイムは、前記複数の電圧制御発振器のうちのいずれか１つの放電によって発生する発振制御遅延よりも大きい時間値を有し得る。

上記目的を達成するためになされた本発明の更に他の態様による送受信機は、第１アンテナ及び第２アンテナを含む複数のアンテナと、前記第１アンテナに対応する第１送信ＲＦ部及び第１受信ＲＦ部を含む第１ＲＦ部と、前記第２アンテナに対応する第２送信ＲＦ部及び第２受信ＲＦ部を含む第２ＲＦ部と、を備え、前記第１ＲＦ部及び前記第２ＲＦ部の各々は、対応する受信部に受信周波数を提供し、対応する送信部に送信周波数を提供し、前記対応する受信部又は前記対応する送信部がターンオンされるか否かに応じて制御される位相固定ループ（ＰＬＬ）と、同一の周波数で動作する複数の電圧制御発振器と、対応する送信部のための発振制御信号及び対応する受信部のための発振制御信号を生成し、前記発振制御信号が時間内でオーバーラップしないように前記複数の電圧制御発振器の動作を制御する複数の発振制御信号発生器と、を含む。

前記発振制御信号発生器は、前記対応する送信部のための発振制御信号及び前記対応する受信部のための発振制御信号が時間内でオーバーラップしないように対応する電圧制御発振器を制御し得る。

一実施形態による送受信機は、受信信号を処理する受信ＲＦ部と、送信信号を処理する送信ＲＦ部と、前記受信ＲＦ部に受信周波数を提供し、前記送信ＲＦ部に送信周波数を提供する位相固定ループ（ＰＬＬ）と、を備え、前記位相固定ループは、前記受信ＲＦ部又は前記送信ＲＦ部がターンオンされるか否かに応じて制御される。

前記位相固定ループは、前記受信周波数を生成する受信電圧制御発振器と、前記送信周波数を生成する送信電圧制御発振器と、を含み得る。
前記位相固定ループは、前記受信電圧制御発振器及び前記送信電圧制御発振器に接続される単一の共通制御回路を含み得る。
前記位相固定ループは、前記受信ＲＦ部又は前記送信ＲＦ部がターンオンされるか否かに応じて前記単一の共通制御回路をターンオンさせ得る。
前記位相固定ループは、前記受信電圧制御発振器及び前記送信電圧制御発振器に接続されるスイッチを含み、前記単一の共通制御回路は、前記受信ＲＦ部又は前記送信ＲＦ部がターンオンされるか否かに応じて切替えられる前記スイッチを介して前記受信電圧制御発振器及び前記送信電圧制御発振器に接続され得る。
前記単一の共通制御回路は、位相周波数検出部（ＰＦＤ）で検出されたパルス幅に対応する所定量の電荷をポンピングする主電荷ポンプと、前記所定量の電荷に応じて前記受信電圧制御発振器又は前記送信電圧制御発振器のための制御電圧を可変させるループフィルタと、を含み得る。
前記位相固定ループは、前記主電荷ポンプで発生する電流不整合を補償するために、前記主電荷ポンプに印加されるソース電流の大きさ及び前記主電荷ポンプに印加されるシンク電流の大きさを独立的に調整する不整合補償部を更に含み得る。
前記不整合補償部は、センシングキャパシタの検出結果に応じて補助電荷ポンプのシンク電流を調整し、前記主電荷ポンプで発生する電流不整合に対する個別的なチューニングを行う第１チューニング部と、前記個別的なチューニングの結果に基づいて前記電流不整合を補償する不整合電流ミラー部を含む第２チューニング部と、を含み得る。
前記第１チューニング部は、前記センシングキャパシタで生成される電圧を検出し、該検出された電圧に応じて前記補助電荷ポンプのシンク電流を調整する電荷ポンプ制御部と、前記電荷ポンプ制御部に前記位相固定ループの外部から供給される外部クロックを提供するクロック生成部と、を含み得る。
前記第２チューニング部は、前記個別的なチューニングの結果を提供する複製電荷ポンプと、センシングキャパシタの両極間の電圧を比較して結果を生成する比較器と、を含み、前記不整合電流ミラー部は、前記比較器の結果に基づいて前記電流不整合を補償し得る。
前記位相固定ループは、前記主電荷ポンプの帯域幅を調整することによって前記受信周波数又は前記送信周波数に対する固定時間を制御し得る。
前記位相固定ループは、前記主電荷ポンプの帯域幅を増加させることによって前記固定時間を加速し、前記主電荷ポンプの帯域幅を減少させることによって前記位相固定ループがターンオフされた時に発生する位相雑音を制御し得る。
前記位相固定ループは、前記位相固定ループがターンオフされた時に前記受信電圧制御発振器又は前記送信電圧制御発振器から漏洩する電圧を補償する漏洩補償部を含み得る。
前記漏洩補償部は、前記受信周波数の固定時刻又は前記送信周波数の固定時刻における固定制御電圧と、前記受信ＲＦ部又は前記送信ＲＦ部がターンオフされた時に変化する制御電圧と、を用いて前記漏洩する電圧を補償し得る。
前記漏洩補償部は、前記固定制御電圧と前記変化する制御電圧との間の差に基づいてデジタル信号を生成するアナログ−デジタル変換器（ＡＤＣ）と、前記デジタル信号に基づいて、漏洩する電荷を補償する漏洩補償電荷ポンプを制御する制御信号を生成する漏洩電流制御部と、を含み得る。
前記漏洩補償部は、前記アナログ−デジタル変換器の分解能を調整することによって前記受信電圧制御発振器又は前記送信電圧制御発振器のための制御電圧を制御し得る。
前記漏洩補償部は、前記固定制御電圧と前記変化する制御電圧との間の差を比較する比較器と、前記比較の結果に基づいて、漏洩する電荷を補償する漏洩補償電荷ポンプを制御する制御信号を生成する漏洩電流制御部と、を含み得る。
前記受信電圧制御発振器又は前記送信電圧制御発振器は、ＬＣタンクを有するクラスＣタイプの電圧制御発振器で構成され得る。

他の実施形態による受信モード又は送信モードで動作する送受信機は、受信信号を処理する受信ＲＦ部と、送信信号を処理する送信ＲＦ部と、前記受信ＲＦ部に受信周波数を提供する受信電圧制御発振器、及び前記送信ＲＦ部に送信周波数を提供する送信電圧制御発振器を含む位相固定ループ（ＰＬＬ）と、を備え、前記受信モードは、前記受信信号が前記受信ＲＦ部によって処理されるモードを意味し、前記送信モードは、前記送信信号が前記送信ＲＦ部によって処理されるモードを意味する。

前記送受信機は、前記受信周波数を生成するために前記受信モードで前記受信ＲＦ部がターンオンされた時に前記受信電圧制御発振器に接続され、前記送信周波数を生成するために前記送信モードで前記送信ＲＦ部がターンオンされた時に前記送信電圧制御発振器に接続される共通制御回路を含み、前記送受信機は、前記受信ＲＦ部及び前記送信ＲＦ部のオン状態及びオフ状態に応じて１つの位相固定ループのみを用いて送信及び受信し得る。
電力が前記送受信機に最初に適用された時に、前記送受信機の前記位相固定ループは、前記位相固定ループの電荷ポンプの上昇ソース電流と下降シンク電流との間の差を補償する初期校正を行い、該初期校正は前記送信モード又は受信モードで実行され得ない。
前記初期校正の間に、電圧制御発振器のいずれか１つの制御電圧は、前記位相固定ループのコース・チューニング後にファイン・チューニングを用いて固定され得る。
前記送受信機が前記送信モードで動作する場合、前記送信ＲＦ部に接続された前記位相固定ループは前記送信ＲＦ部のための送信周波数に固定するためにターンオンされ、前記送信ＲＦ部が固定された後、前記送信ＲＦ部に接続された前記位相固定ループはターンオフされ得る。
前記送受信機は、前記送信ＲＦ部に接続された前記位相固定ループがターンオンされた時、前記位相固定ループのオフ期間中の電圧漏洩を補償するためにターンオンされる漏洩補償部を更に含むことができる。
前記送受信機は、前記位相固定ループの電源がオフされた時、前記電圧制御発振器及び補償回路のみのための電圧が適用されて前記位相固定ループがターンオフされる時に発生する任意の周波数ドリフト及び位相雑音劣化を克服することができる。
前記送受信機が前記受信モードで動作する場合、前記受信ＲＦ部に接続された前記位相固定ループは前記受信ＲＦ部のための受信周波数に固定するためにターンオンされ、前記受信ＲＦ部が固定された後、前記受信ＲＦ部に接続された前記位相固定ループはターンオフされ得る。
前記送受信機は、前記送信ＲＦ部に接続された前記位相固定ループがターンオンされた時、前記位相固定ループのオフ期間中の電圧漏洩を補償するためにターンオンされる漏洩補償部を更に含むことができる。
前記送受信機は、前記位相固定ループの電源がオフされた時、前記電圧制御発振器及び補償回路のみのための電圧が適用されて前記位相固定ループがターンオフされる時に発生する任意の周波数ドリフト及び位相雑音劣化を克服することができる。
前記位相固定ループの平均電力消費量は、前記位相固定ループのオン時間を減少させ、前記位相固定ループのオフ時間の間に消費される電力を減らすことによって減少し得る。

本発明によると、位相固定ループの切替え技術及び多重経路ダイバシティ方式を組合せた構成を用いて複数の電圧制御発振器間の相互干渉を回避することができる。
本発明によると、発振制御信号発生器がオーバーラップしない発振制御信号を生成して電圧制御発振器を制御することができる。
また、本発明によると、各発振制御信号間にガードタイムを設定することによって１つの電圧制御発振器の出力が他の異なる電圧制御発振器に干渉することを防止することができる。

送受信機に含まれる位相固定ループ（ＰＬＬ）における電力消費を節減する方法の一例を示す図である。 送受信機の一例を示す回路図である。 送受信機の送受信モードの一例によるタイミング図である。 送受信機の動作方法の一例を示すフローチャートである。 送受信機の位相固定ループ（ＰＬＬ）の電荷ポンプ及び漏洩補償部の一例の構成を示す図である。 送受信機の位相固定ループ（ＰＬＬ）に含まれる主電荷ポンプで行われる帯域幅切替え方法の一例を示す図である。 送受信機でコース・チューニングを行うための制御方法の一例を示すフローチャートである。 送受信機でファイン・チューニングを行うための制御方法の一例を示すフローチャートである。 送受信機で漏洩補償を行うための制御方法の一例を示すフローチャートである。 送受信機の位相固定ループ（ＰＬＬ）の不整合補償部により不整合補償のための第１チューニングを実行する時の回路動作の一例を示す図である。 送受信機の不整合補償部により不整合補償のための第２チューニングを実行する時の回路動作の一例を示す図である。 送受信機の漏洩補償部によりフラッシュＡＤＣ技術で漏洩補償が行われる方法の一例を示す図である。 送受信機でＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ）アナログ−デジタル変換器（ＡＤＣ）を用いて構成した漏洩補償部の一例を示す図である。 送受信機の漏洩補償部における電圧制御発振器（ＶＣＯ）のための固定制御電圧Ｖ_ＣＴＲＬを制御する方法の一例を示す図である。 送受信機の電圧制御発振器（ＶＣＯ）の一例を示す図である。 図１５に示す電圧制御発振器（ＶＣＯ）の位相雑音特性の一例を示す図である。 図１５に示す電圧制御発振器（ＶＣＯ）に含まれるＬＣタンクによってフリッカー雑音が減少する一例を示す図である。 送受信機に含まれる位相固定ループの固定時間をシミュレーションした結果の一例を示すグラフである。 送受信機に含まれる位相固定ループにおいて不整合が発生しない時の固定制御電圧Ｖ_ＣＴＲＬと電流との関係をシミュレーションした結果の一例を示すグラフである。 送受信機に含まれる位相固定ループにおいて不整合が発生してシンク電流がソース電流より低くなった場合（Ｉ_{ＳＯＵＲＣＥ}＞Ｉ_ＳＩＮＫ）の一例を示すグラフである。 送受信機に含まれる位相固定ループにおいて不整合が発生してソース電流がシンク電流より低くなった場合（Ｉ_{ＳＯＵＲＣＥ}＜Ｉ_ＳＩＮＫ）の一例を示すグラフである。 複数の電圧制御発振器及び複数の発振制御信号発生器を含む送受信機の動作の一例を示す図である。 複数の電圧制御発振器に印加されるオーバーラップしない発振制御信号及び対応する出力包絡線の一例を示す図である。 オーバーラップしない発振制御信号を用いた多重経路ダイバシティに基づく受信ＲＦ部の構成の一例を示す図である。 複数の位相固定ループ、複数の電圧制御発振器、及び複数の発振制御信号発生器を含む送受信機の一例を示す図である。 送信ＲＦ部及び受信ＲＦ部を含む送受信機の一例を示す図である。 送受信機の構成の他の例を示す図である。

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明が一実施形態によって制限されたり限定されたりすることはない。また、各図面に示した同一の参照符号は同一の部材を示す。

図１は、送受信機に含まれる位相固定ループ（ＰＬＬ）における電力消費を節減する方法の一例を示す図である。

位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：ＰＬＬ）及び電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）の電力消費は、超低電力（ＵＬＰ）システムで重要である。従って、本実施形態によると、図１に示すようにデータの送信前にＦａｓｔ Ｌｏｃｋ技術を用いて所望する送信周波数を速く固定させることで、位相固定ループの活性化（ＰＬＬ−ｏｎ）時にピーク電力消費の時間を減らすと共に全体の電力消費を減らすことができる。

本実施形態において、位相固定ループのパワーオフ時（即ち、データ送信時）に電圧制御発振器（ＶＣＯ）及び補償回路（ＣＯＭＰ）のみのための電圧Ｐ_ＶＣＯ＋Ｐ_Ｃｏｍｐが印加される。これによって、位相固定ループのオフ（ＰＬＬ−ｏｆｆ）時に発生する周波数ドリフト及び位相雑音の劣化を克服することが可能になる。更に、本実施形態において、位相固定ループのオン時間を減らし、位相固定ループのオフ時の間の電力消費を減らすことによって位相固定ループの平均電力消費Ｐ_ａｖｅが減少する。

図２は、送受信機２００の一例を示す回路図である。本実施形態による送受信機２００は、ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）方式及びＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）方式のいずれも適用される。

図２を参照すると、送受信機２００は、受信（Ｒｘ）ＲＦ部２１０、送信（Ｔｘ）ＲＦ部２２０、及び位相固定ループ（ＰＬＬ）２３０を含む。

受信（Ｒｘ）ＲＦ部２１０は、受信信号を処理する。受信（Ｒｘ）ＲＦ部２１０の構成は一般的な受信機の構成であるため、これに対する詳細な説明は省略する。送信（Ｔｘ）ＲＦ部２２０は、送信電力増幅器を含む。

送信（Ｔｘ）ＲＦ部２２０は、送信信号を処理する。送信（Ｔｘ）ＲＦ部２２０の構成は一般的な送信機の構成であるため、これに対する詳細な説明は省略する。

位相固定ループ（ＰＬＬ）２３０は、受信ＲＦ部２１０に受信周波数を提供し、送信ＲＦ部２２０に送信周波数を提供する。位相固定ループ２３０は、受信ＲＦ部２１０又は送信ＲＦ部２２０がターンオンされるか否かに応じて制御される。受信ＲＦ部２１０は受信モードでターンオンされ、送信ＲＦ部２２０は送信モードでターンオンされる。

位相固定ループ２３０は、複数の電圧制御発振器２４０を含む。より具体的に、位相固定ループ２３０は、受信周波数を生成する受信電圧制御発振器（ＶＣＯ ＲＸ）２４１及び送信周波数を生成する送信電圧制御発振器（ＶＣＯ ＴＸ）２４３を含む。

また、位相固定ループ２３０は、受信電圧制御発振器２４１及び送信電圧制御発振器２４３に接続される単一の共通制御回路２５０を含む。位相固定ループ２３０は、受信ＲＦ部２１０又は送信ＲＦ部２２０がターンオンされるか否かに応じて単一の共通制御回路２５０をターンオンさせる。単一の共通制御回路２５０は、主電荷ポンプ（Ｍａｉｎ Ｃｈａｒｇｅ Ｐｕｍｐ：Ｍａｉｎ ＣＰ）２５１及びループフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ：ＬＦ）２５３を含む。また、位相固定ループ２３０は、不整合補償部２５５及び漏洩補償部２５７を含む。単一の共通制御回路２５０は、受信ＲＦ部２１０又は送信ＲＦ部２２０がターンオンされるか否かに応じて切替えられるスイッチ２５８、２５９のそれぞれを通して受信電圧制御発振器２４１及び送信電圧制御発振器２４３に接続される。

位相固定ループ２３０は、スイッチ２５８、２６９のそれぞれによって受信電圧制御発振器２４１及び送信電圧制御発振器２４３に接続される。スイッチ２５８、２５９は、受信ＲＦ部２１０又は送信ＲＦ部２２０がターンオンされるか否かに応じて切替えられる。

主電荷ポンプ２５１は、位相周波数検出部（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）２３１で検出されたパルス幅に対応する所定量の電荷をポンピングする。主電荷ポンプ２５１は、位相周波数検出部２３１から出力されたパルス幅に比例する所定量の電荷、即ち電流をパルス符号に応じて押し出す（ｐｕｓｈ）か又は引き込む（ｐｕｌｌ）。ここで、パルスから電流に切り替える過程で電流利得Ｉ_ｃｐが発生し、電流利得Ｉ_ｃｐは位相固定ループ２３０の固定時間（ｌｏｃｋ ｔｉｍｅ）を含む位相固定ループ２３０の性能に大きい影響を与える。ループフィルタ２５３は、主電荷ポンプ２５１でポンピングされた所定量の電荷に応じて受信電圧制御発振器２４１又は送信電圧制御発振器２４３のための制御電圧を可変させる。

また、位相固定ループ２３０は、周波数分周器（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｄｅｒ：ＦＤ）２８０を更に含む。周波数分周器２８０は、送信周波数ｆ_{ｒｆ＿ＴＸ}又は受信周波数ｆ_{ｒｆ＿ＲＸ}からの入力を受信し、出力周波数ｆ_ｄｉｖを出力する分周器２８１を含む。

本実施形態で、位相周波数検出部（ＰＦＤ）２３１は、基準周波数発振器（Ｒｅｆｅｒｎｃｅ Ｏｓｃｉｌｌａｔｏｒ：ＲＯ）からの基準周波数ｆ_ｒｅｆと周波数分周器２８０からの出力周波数ｆ_ｄｉｖを比較し、基準周波数ｆ_ｒｅｆと出力周波数ｆ_ｄｉｖとの間の差に対応するパルス幅（又は、パルス列）を出力する。

不整合補償部２５５は、主電荷ポンプ２５１に印加されるソース電流の大きさ及びシンク電流の大きさを独立的に調整することで、主電荷ポンプ２５１で発生する電流不整合を補償する。不整合補償部２５５の具体的な動作は、以下の図７及び図８を参照して詳述する。

漏洩補償部２５７は、位相固定ループ２３０がターンオフされる時に受信電圧制御発振器２４１又は送信電圧制御発振器２４３から漏洩する電圧を補償する。位相固定ループ２３０は、受信ＲＦ部２１０又は送信ＲＦ部２２０がターンオフされる時にターンオフされる。漏洩補償部２５７の具体的な動作は、以下の図９を参照して詳述する。

図３は、送受信機の送受信モードの一例によるタイミング図である。図３を参照すると、本実施形態による送受信機２００は、送受信モードにより送信ＲＦ部２２０及び受信ＲＦ部２１０をターンオン又はターンオフする。また、送受信機２００は、それぞれの部分のオン状態又はオフ状態に応じて位相固定ループ２３０がターンオンされる時に電圧制御発振器（ＶＣＯ）（例えば、ＶＣＯ２４１、２４３など）の制御電圧Ｖ_ＣＴＲＬ及び電荷ポンプの電流を補償する。

送受信機２００は、モデム又はＭＡＣ階層から受信した制御信号によって、送信モード（Ｔｘ Ｍｏｄｅ）又は受信モード（Ｒｘ Ｍｏｄｅ）に変えられる。「受信モード（Ｒｘ Ｍｏｄｅ）」は受信ＲＦ部２１０によって受信信号が処理されるモードであり、「送信モード（Ｔｘ Ｍｏｄｅ）」は送信ＲＦ部２２０によって送信信号が処理されるモードである。受信モード（Ｒｘ Ｍｏｄｅ）で受信ＲＦ部２１０がターンオンされると、スイッチ２５８の切替えによって、単一の共通制御回路２５０は、受信周波数を生成する受信電圧制御発振器２４１に接続される。また、送信モード（Ｔｘ Ｍｏｄｅ）で送信ＲＦ部２２０がターンオンされると、スイッチ（図２の２５９）の切替えによって、単一の共通制御回路２５０は、送信周波数を生成する送信電圧制御発振器２４３に接続される。即ち、本実施形態によると、送受信は、送信ＲＦ部２２０及び受信ＲＦ部２１０のオン状態及びオフ状態により単一の共通制御回路２５０（即ち、１つの位相固定ループ２３０のみ）を用いて行われる。

送受信機の送受信モードに応じた動作は図３を参照して次に説明する。

送受信機に最初に電源が印加されると、送受信機の位相固定ループ（ＰＬＬ）は、電荷ポンプの上昇／下降（ＵＰ／ＤＯＷＮ）ソース／シンク電流間の差を補償するための初期校正３１０を行う。初期校正３１０は、送信モード又は受信モードでは行われない。初期校正３１０時に、電圧制御発振器（ＶＣＯ）のための制御電圧Ｖ_ＣＴＲＬは、コース・チューニング（Ｃｏａｒｓｅ Ｔｕｎｉｎｇ）及びファイン・チューニング（Ｆｉｎｅ Ｔｕｎｉｎｇ）を通して固定される。コース・チューニング及びファイン・チューニングについては図７及び図８を参照してより詳細に説明する。

送受信機は、モデム又はＭＡＣ階層から受信した制御信号に応じて送信モード（Ｔｘ Ｍｏｄｅ）で動作する。送信モード（Ｔｘ Ｍｏｄｅ）で動作すると、送信ＲＦ部に接続された位相固定ループ（Ｔｘ ＰＬＬ）がターンオンされる。送信ＲＦ部に接続された位相固定ループ（Ｔｘ ＰＬＬ）がターンオンされると、送信ＲＦ部の送信周波数が固定され、送信周波数が固定された後、送信ＲＦ部に接続された位相固定ループ（Ｔｘ ＰＬＬ）はターンオフされる。

送信ＲＦ部に接続された位相固定ループ（Ｔｘ ＰＬＬ）がターンオン（ＰＬＬ Ｏｎ）されると、位相固定ループに含まれる漏洩補償部の動作もターンオンされて位相固定ループのオフ期間中に漏洩する電圧を補償する（Ｃｏｍｐｅｎｓａｔｉｏｎ Ｏｎ ３３０）。

漏洩補償部による電圧補償によって、送信電圧制御発振器（例えば、ＶＣＯ Ｔｘ ２４３）のための制御電圧は、初期校正された制御電圧Ｖ_ＣＴＲＬに戻る。

送信ＲＦ部に接続された位相固定ループ（Ｔｘ ＰＬＬ）がターンオフされた後、送受信機は、モデム又はＭＡＣ階層から受信した制御信号により受信モード（Ｒｘ Ｍｏｄｅ）で動作する。送受信機が受信モードで動作することによって、受信ＲＦ部に接続された位相固定ループ（Ｒｘ ＰＬＬ）はターンオンされる。受信ＲＦ部に接続された位相固定ループ（Ｒｘ ＰＬＬ）がターンオンされると、受信ＲＦ部の受信周波数は固定され、受信ＲＦ部の位相固定ループ（Ｒｘ ＰＬＬ）はターンオフされる。

受信ＲＦ部に接続された位相固定ループ（Ｒｘ ＰＬＬ）がターンオン（ＰＬＬ Ｏｎ）されると、位相固定ループに含まれる漏洩補償部の動作もターンオンされて位相固定ループのオフ期間中に漏洩する電圧を補償する（Ｃｏｍｐｅｎｓａｔｉｏｎ Ｏｎ ３５０）。

漏洩補償部による電圧補償によって、受信電圧制御発振器（例えば、ＶＣＯ Ｒｘ ２４１）の制御電圧は、初期校正された制御電圧Ｖ_ＣＴＲＬに戻る。

図４は、送受信機の動作方法の一例を示すフローチャートである。図４を参照すると、送受信機は、モデム又はＭＡＣ階層から制御信号を受信することによって、送信モード（Ｔｘ Ｍｏｄｅ）又は受信モード（Ｒｘ Ｍｏｄｅ）に切替える（ステップ４１０）。

送信モード（Ｔｘ Ｍｏｄｅ）又は受信モード（Ｒｘ Ｍｏｄｅ）に切替えられることにより、送受信機に含まれる位相固定ループ（ＰＬＬ）も送信ＲＦ部又は受信ＲＦ部に切替えられる（ステップ４２０）。

送受信機は、ｆａｓｔ ｌｏｃｋｉｎｇ、即ちより早い周波数安定のために帯域幅（ＢａｎｄＷｉｄｔｈ：ＢＷ））切替えを行う（ステップ４３０）。ここで、送受信機に含まれる位相固定ループは、主電荷ポンプの帯域幅を調整することによって受信周波数又は送信周波数に対する固定時間を制御する。帯域幅切替え方法の一例については、以下の図６を参照して詳細に説明する。

送受信機は、電荷ポンプ（例えば、主電荷ポンプ２５１））で発生する電流不整合を補償する（ステップ４４０）。送受信機は、位相固定ループが最初にターンオンされると、電荷ポンプの電流ソース／シンク、（例えば、ソース電流Ｉ_{ＳＯＵＲＣＥ}とシンク電流Ｉ_ＳＩＮＫ）間の電流不整合を補償する。ここで、「位相固定ループが最初に活性化される時」は、位相固定ループ（ＰＬＬ）に最初に電源が印加された時を意味する。

一般的に、電荷ポンプの電流整合の特性は、工程、供給電圧、温度変化などにより変化し、位相固定ループの雑音特性の低下に影響を与える。従って、本実施形態のステップ４４０によると、電流不整合は、コース・チューニング（ステップ４４３）及びファイン・チューニング（ステップ４４６）の２段階を通して効率よく補償される。即ち、電流不整合は、同時ではなく先ずコース・チューニングして次にファイン・チューニングを行うことで補償される。結果として、チューニング時間及び正確度の側面で効果的に補償される。コース・チューニング（ステップ４４３）及びファイン・チューニング（ステップ４４６）については、以下の図７及び図８を参照して詳細に説明する。

次に、送受信機は、位相固定ループがターンオフされた時に電圧制御発振器から漏洩する電圧を補償する漏洩補償を行う（ステップ４５０）。送受信機が漏洩補償する具体的な方法の一例については、以下の図９を参照して詳細に説明する。

図５は、送受信機の位相固定ループ（ＰＬＬ）５００の電荷ポンプ及び漏洩補償部の一例の構成を示す図である。

図５を参照すると、送受信機５００は、位相周波数検出部（ＰＦＤ）５１０、主電荷ポンプ（Ｍａｉｎ ＣＰ）５２０、帯域幅制御ブロック５２５、補助電荷ポンプ（Ａｕｘ ＣＰ）５３０、センシングキャパシタ５３５、第１チューニング部５４０、第２チューニング部５５０、漏洩補償部５６０、及びループフィルタ５７０を含む。ここで、第１チューニング部５４０及び第２チューニング部５５０は、上述した不整合補償部２４５を構成する。

位相周波数検出部（ＰＦＤ）５１０は、基準周波数ｆ_ｒｅｆと出力周波数ｆ_ｄｉｖとを比較し、基準周波数ｆ_ｒｅｆと出力周波数ｆ_ｄｉｖとの間の差に対応するパルス幅（又は、パルス列）を出力する。主電荷ポンプ（Ｍａｉｎ ＣＰ）５２０は、位相周波数検出部（ＰＦＤ）５１０で検出されたパルス幅に対応する所定量の電荷をポンピングする。即ち、主電荷ポンプ５２０は、（パルス符号により）位相周波数検出部（ＰＦＤ）５１０で出力されたパルス幅に比例する所定量の電荷（即ち、電流）をパルス符号に応じて押し出す（ｐｕｓｈ）か又は引き込む（ｐｕｌｌ）。

帯域幅制御ブロック５２５は、位相固定ループ（ＰＬＬ）の帯域幅を制御する。

第１チューニング部５４０及び第２チューニング部５５０を含む不整合補償部は、主電荷ポンプ５２０に印加されるソース電流Ｉ_{ｓｏｕｒｃｅ}の大きさ及びシンク電流Ｉ_ｓｉｎｋの大きさを独立的に調整することで、主電荷ポンプ５２０で発生する電流不整合を補償する。

第１チューニング部５４０は、センシングキャパシタ５３５の検出結果に応じて補助電荷ポンプ（Ａｕｘ ＣＰ）５３０のシンク電流Ｉ_ｓｉｎｋを調整することによって主電荷ポンプ５２０で発生する電流不整合に対する個別的なチューニングを行う。第１チューニング部５４０は、クロック生成部５４３及び電荷ポンプ制御部５４６を含む。クロック生成部５４３は、電荷ポンプ制御部５４６に外部クロック（ＣＬＫ）を提供する。電荷ポンプ制御部５４６は、センシングキャパシタ５３５で生成される電圧を検出し、検出結果に応じて補助電荷ポンプ５３０のシンク電流を調整する。

第１チューニング部５４０は、「コース・チューニング部」と称され、個別的なデジタルチューニングによって粗い電流補償を行う。第１チューニング部５４０の具体的な動作は、以下の図７を参照して詳述する。

第２チューニング部５５０は、第１チューニング部５４０で実行された個別的なデジタルチューニングの結果に基づき電流ミラー技術を用いて電流不整合を補償する。第２チューニング部５５０は、複製電荷ポンプ５５１、不整合電流ミラー部５５３、及び比較器５５７を含む。複製電荷ポンプ５５１は、第１チューニング部５４０による個別的なデジタルチューニングの結果を第２チューニング部５５０に提供する。不整合電流ミラー部５５３は、センシングキャパシタ５３５の両極間の電圧を比較する比較器５５７から得られた結果に基づき電流ミラー技術を行うことで電流不整合を補償する。

第２チューニング部５５０は、「ファイン・チューニング部」と称され、アナログ電圧を用いて主電荷ポンプの電流不整合を補償することで微細なチューニングを行う。第２チューニング部５５０の具体的な動作については、以下の図８を参照して詳述する。

漏洩補償部５６０は、送信周波数の固定時刻又は受信周波数の固定時刻における固定制御電圧と受信ＲＦ部又は送信ＲＦ部がターンオフされる時に変化する制御電圧を用いて漏洩電圧を補償する。漏洩補償部５６０は、比較器５６１、漏洩電流制御部５６３、及び漏洩補償電荷ポンプ５６５を含む。比較器５６１は、固定制御電圧と変化した制御電圧との間の差を比較する。漏洩電流制御部５６３は、比較器５６１からの出力結果に基づいて、漏洩する電荷を補償する漏洩補償電荷ポンプ５６５に対する制御信号を生成する。

漏洩補償部５６０は、漏洩補償電荷ポンプ５６５を通して漏洩電流を補償する。

ループフィルタ５７０は、主電荷ポンプ５２０でポンピングされた所定量の電荷に応じて電圧制御発振器（ＶＣＯ）のための制御電圧Ｖ_ＣＴＲＬを可変させる。

図６は、送受信機の位相固定ループ（ＰＬＬ）に含まれる主電荷ポンプで行われる帯域幅切替え方法の一例を示す図である。図６を参照すると、送受信機の位相固定ループ（ＰＬＬ）は、主電荷ポンプの帯域幅を調整することによって受信周波数又は送信周波数に対する固定時間を制御する。一般的に、位相固定ループの固定時間は位相固定ループの帯域幅に反比例するため、帯域幅を広げることによって固定時間が速くなる。

ここで、位相固定ループ（ＰＬＬ）の帯域幅ω_ｃは下記の数式（１）によって求められる。

ここで、Ｉ_ＣＰは電荷ポンプの電流利得、Ｋ_ＶＣＯは電圧制御発振器（ＶＣＯ）の変換利得、即ち電圧制御発振器の電圧が変化することによって周波数がどれほど変化したかを示す。

Ｒ_Ｚはループフィルタの抵抗を示し、Ｃ_Ｚ及びＣ_Ｐはループフィルタのキャパシタを示し、Ｎは位相固定ループ（ＰＬＬ）の分周比を示す。

本実施形態において、帯域幅制御ブロックは、電荷ポンプの電流Ｉ_ＣＰ及びループフィルタの抵抗Ｒ_Ｚを調整することによって位相固定ループの初期固定時間を速くすることが可能である。しかし、帯域幅が広げられると、位相雑音による劣化も拡大する。従って、帯域幅制御ブロックは、主電荷ポンプの帯域幅を広帯域幅に広げて（ステップ６１０）初期固定時間を加速した後、帯域幅を中帯域幅（ステップ６２０）にして初期固定時間を遅くし、その後、狭帯域幅（ステップ６３０）に順次狭めることによって、位相固定ループのオフ状態による位相雑音特性を保持する。

図７は、送受信機でコース・チューニングを行うための制御方法の一例を示すフローチャートである。本実施形態による不整合補償部は、コース・チューニング及びファイン・チューニングの２つの段階を経て電流不整合を補償し、そのうちの最初のコース・チューニングは次のような制御過程により行われる。

図７を参照すると、不整合補償部は、コース・チューニングを行うために先ずループフィルタとの接続を遮断してループフィルタをオフ状態にする（ステップ７１０）。この遮断は、コース・チューニングによってループフィルタのキャパシタ及び抵抗に影響することを防止する。

次に、センシングキャパシタの電圧を検出した不整合補償部によってコース・チューニングが開始される（ステップ７３０）。本実施形態における送受信機は、初期にソース電流Ｉ_{ＳＯＵＲＣＥ}がシンク電流Ｉ_ＳＩＮＫよりも大きく設計されているため、センシングキャパシタの電圧はＨｉｇｈで検出される。従って、不整合補償部は、電荷ポンプ制御部５４６から受信した電荷ポンプ制御信号（例えば、ｎ＋１ＣＰに対する制御信号であるＣＰＣ＜ｎ：０＞信号）によってシンク電流Ａｕｘ．＿Ｉ_ＳＩＮＫをターンオンさせる（ステップ７４０）。

不整合補償部は、制御電圧の状態を判断する（ステップ７５０）。ステップ７５０で制御電圧がｌｏｗ状態であると判断されると、不整合補償部はコース・チューニングを終了させる（ステップ７６０）。即ち、ステップ７４０でシンク電流Ａｕｘ．＿Ｉ_ＳＩＮＫをオンさせながら電圧がｌｏｗ状態になると、不整合補償部はその時点でコース・チューニングを終了させる。しかし、制御電圧がｈｉｇｈ状態を保持している場合、不整合補償部はＣＰＣ＜ｎ：０＞信号の使用を通してシンク電流Ａｕｘ．＿Ｉ_ＳＩＮＫのオンを保持してステップ７４０を継続する。

図８は、送受信機でファイン・チューニングを行うための制御方法の一例を示すフローチャートである。本実施形態による不整合補償部がコース・チューニングを完了した後に実行するファイン・チューニングは、次のような制御過程によって行われる。

不整合補償部は、ファイン・チューニングが開始されると、コース・チューニング時に用いた電荷ポンプ制御部５４６をターンオフさせ、コース・チューニング時に接続が遮断されたループフィルタを再び接続してオン状態にする（ステップ８１０）。

不整合補償部は、比較器５５７の＋側に印加される基準電圧Ｖ_ｒｅｆとセンシングキャパシタで検出されるＶ_ｃｔｒｌ電圧とを比較する（ステップ８２０）。

不整合補償部は、ステップ８２０の比較結果を用いて基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌよりも高いか否かを判断する（ステップ８３０）。ステップ８３０の判断結果、基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌよりも高い場合、不整合補償部は、不整合電流ミラー部５５３のスイッチＳＷＰをターンオンさせてファインソース電流を生成させることで制御電圧Ｖ_ｃｔｒｌを高くする（ステップ８４０）。一方、ステップ８３０の判断結果、基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌよりも高くない場合、不整合補償部は、基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌと同一であるか否かを判断する（ステップ８６０）。ステップＳ８６０の判断結果、基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌと同一でない場合、即ち基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌよりも低い場合、不整合補償部は、不整合電流ミラー部５５３のスイッチＳＷＮをターンオンさせてファインシンク電流を生成させることで制御電圧Ｖ_ｃｔｒｌを低くする（ステップ８７０）。

ステップ８４０又はステップ８７０の後、不整合補償部は、再度制御電圧Ｖ_ｃｔｒｌを検出し（ステップ８５０）、ステップ８２０の比較過程を繰り返す。基準電圧Ｖ_ｒｅｆが制御電圧Ｖ_ｃｔｒｌと同一になると、不整合補償部は動作を終了する。

図９は、送受信機で漏洩補償を行うための制御方法の一例を示すフローチャートである。図９を参照すると、送受信機の位相固定ループの周波数が固定されると（ＰＬＬ Ｌｏｃｋｉｎｇ）、位相固定ループホールド（ＰＬＬ Ｈｏｌｄ）信号が「０」から「１」に変わって漏洩補償部の動作が開始される（ステップ９１０）。

漏洩補償部は、位相固定ループの周波数固定時に決定される制御電圧Ｖ_ｃｔｒｌを、比較器５６１を用いて変換する（ステップ９２０）。他の実施形態として、例えば比較器の代わりに図１３に示すアナログ−デジタル変換器を用いる。ステップ９２０で、制御電圧は、Ｖ＿ｃｔｒｌ＿ｄｉｇ＜７：０＞の形態に変換される。Ｖ＿ｃｔｒｌ＿ｄｉｇ＜７：０＞は、位相固定ループの周波数固定時に決定される８ビット制御電圧を意味する。

漏洩補償部は、初期制御電圧「ｓｔａｔｉｃ」（即ち、Ｖ＿ｃｔｒｌ＿ｄｉｇ＜７：０＞の初期値）を漏洩「Ｃｕｒｒｅｎｔ」（即ち、Ｖ＿ｃｔｒｌ＿ｄｉｇ＜７：０＞の現在の状態）によって変化した制御電圧と比較する（ステップ９３０）。次に、漏洩補償部は、初期制御電圧「ｓｔａｔｉｃ」が漏洩（電流）によって変化した制御電圧「Ｃｕｒｒｅｎｔ」よりも高いか否かを判断する（ステップ９４０）。ここで、「初期制御電圧」は、位相固定ループの動作周波数が固定された時の制御電圧を意味し、例えば位相固定ループがオン状態からオフ状態に変えられた時点でラッチ（ｌａｔｃｈｉｎｇ）された電圧制御発振器（ＶＣＯ）に対応する制御電圧である。また、「変化した制御電圧」は、例えば受信ＲＦ部又は送信ＲＦ部がターンオフされることにより位相固定ループがターンオフされた時に漏洩することで変化する制御電圧を意味する。

ステップ９４０の判断結果、初期制御電圧が変化した制御電圧よりも高い場合、漏洩補償部は、補助電荷ポンプ、例えば漏洩補償電荷ポンプ５６５の上昇（ＵＰ）電流を生成する（ステップ９５０）。一方、ステップ９４０の判断結果、初期制御電圧が変化した制御電圧よりも低い場合、漏洩補償部は、補助電荷ポンプの下降（ＤＮ）電流を生成する（ステップ９５５）。ここで、制御電圧は、補助電荷ポンプに対する上昇（ＵＰ）信号によって高くなり、下降（ＤＮ）信号によって低くなるように補償される。

漏洩補償部は、補償された制御電圧の値を、センシングキャパシタを用いて検出し（ステップ９６０）、補償された制御電圧を、比較器を用いてデジタルビットに変換する（ステップ９７０）。その後、漏洩補償部は、ステップ９３０〜ステップ９７０の過程を繰り返し行って漏洩電圧を補償する。

図１０は、送受信機の位相固定ループ（ＰＬＬ）の不整合補償部により不整合補償のためのコース・チューニングを実行する時の回路動作の一例を示す図である。コース・チューニングは、個別的なデジタルチューニングを通して粗い電流補償を行う過程を意味する。

図１０を参照すると、第１チューニング部１０６０は、センシングキャパシタ１０４０の検出結果に応じて補助電荷ポンプ１０３０のシンク電流Ａｕｘ．＿Ｉ_ＳＩＮＫを調整することによって、主電荷ポンプ１０２０で発生する電流不整合に対する個別的なデジタルチューニングを行う。即ち、第１チューニング部１０６０は、クロック生成部１０６３及び電荷ポンプ制御部１０６６を用いてコースデジタルチューニングを行う。クロック生成部１０６３は、電荷ポンプ制御部１０６６に位相固定ループの外部から供給されるクロック（ＣＬＫ）を提供する。電荷ポンプ制御部１０６６は、センシングキャパシタ１０４０で生成される電圧を検出し、検出結果に応じて電荷ポンプ制御部１０６６から出力されたＣＰＣ＜ｎ：０＞信号を用いて補助電荷ポンプ１０３０を調整する。

コース・チューニングによってループフィルタ１０５０のキャパシタ及び抵抗に影響が及ぶことを防止するために、電荷ポンプ制御部１０６６は、スイッチ１０５５を制御して電圧制御発振器のための制御電圧Ｖ_ＣＴＲＬとループフィルタ１０５０との間の接続を遮断する。ここで、電荷ポンプ制御部１０６６から出力される信号ＣＰＣ＜ｎ：０＞は、複製電荷ポンプ１０７０にも伝えられる。その結果、コース・チューニング時に粗く決定された電圧もファイン・チューニング時に把握される。

本実施形態によると、位相周波数検出部１０１０を通して主電荷ポンプ１０２０に印加されるソース電流Ｉ_{ＳＯＵＲＣＥ}がシンク電流Ｉ_ＳＩＮＫよりも大きく設計される。その結果、センシングキャパシタ１０４０で生成される初期電圧は、ｈｉｇｈ電圧又はＶＤＤ（Ｖｏｌｔａｇｅ Ｄｒａｉｎ Ｄｒａｉｎ）である。

次に、電荷ポンプ制御部１０６６は、初期電圧を検出し、補助電荷ポンプ１０３０の電流ソースの１つをターンオンさせた後、再びセンシングキャパシタ１０４０の電圧を検出する。ここで、センシングキャパシタ１０４０の電圧がＧＮＤ、即ちＬｏｗに下がると、第１チューニング部１０６０の動作は終了する。

図１１は、送受信機の不整合補償部により不整合補償のためのファイン・チューニングを実行する時の回路動作の一例を示す図である。ここで、ファイン・チューニングは、コース・チューニングによる補償を補完して補償する過程を意味する。

図１１を参照すると、コース・チューニングに用いられたクロック生成部及び電荷ポンプ制御部はターンオフし、電圧制御発振器のための制御電圧Ｖ_ＣＴＲＬ及びループフィルタ１０５０は再び接続される。

ここで、電荷ポンプ制御部１０６６から出力される信号ＣＰＣ＜ｎ：０＞は、複製電荷ポンプ１０７０にも伝えられる。その結果、コース・チューニング時に粗く決定された電圧もファイン・チューニング時に把握される。

例えば、ファイン・チューニング時に位相周波数検出部１０１０を通して主電荷ポンプ１０２０に印加されたソース電流Ｉ_{ＳＯＵＲＣＥ}がシンク電流Ｉ_ＳＩＮＫよりも大きい場合、センシングキャパシタ１０４０には下記の数式（２）のようにΔＩだけの不整合電流が充電される。

決定された信号は、比較器１１８０の出力信号であり、入力信号として不整合電流ミラー部１１７０に印加される。センシングキャパシタ１０４０の両極間の電圧が上昇して比較器１１８０によって比較されると、決定された信号の結果は「ＬＯＷ」として出力される。従って、不整合電流ミラー部１１７０のスイッチＳＷＮはターンオンされ、不整合電流ミラー部１１７０のスイッチＳＷＰはターンオフされて、不整合電流ミラー部１１７０、即ち回路ＭＮ１にΔＩだけの不整合電流が流れる。

不整合電流は、回路ＭＮ１及び回路ＭＮ２のゲートが互いに接続された電流ミラー技術を用いて下記の数式（３）のように主電荷ポンプ１０２０のシンク電流Ｉ_ＳＩＮＫをΔＩだけ増加させる。ここで、ΔＩだけの不整合電流は、補助電荷ポンプ１０３０を経て主電荷ポンプ１０２０に伝えられる。

最終的に、シンク電流Ｉ_ＳＩＮＫは、補償されたシンク電流Ｉ_{ＳＩＮＫ．ＣＯＲ}と同一になる。

図１２は、送受信機の漏洩補償部によりフラッシュ（並列比較）ＡＤＣ技術で漏洩補償が行われる方法の一例を示す図である。

図１２を参照すると、送受信機の位相固定ループが動作して周波数を固定させた時、漏洩補償部は電圧制御発振器（ＶＣＯ）１２７０のための制御電圧を、Ｖｃｔｒｌ＿ｄｉｇ＜７：０＞の形態で格納する。

次に、位相固定ループがターンオフされると、制御電圧は変化する。それにより、漏洩補償部は、変化した制御電圧を受信して変化した制御電圧と、比較器１２１０を用いて位相固定ループが固定された時に格納された値とを比較する。

漏洩電流制御部１２３０は、比較器１２１０の比較結果に基づいて、漏洩電荷を補償する漏洩補償電荷ポンプ１２５０に対する制御電圧を生成する。即ち、漏洩電流制御部１２３０は、例えばＵＰ＿ＥＮ信号及びＤＮ＿ＥＮ信号を用いて、漏洩補償電荷ポンプ１２５０に対する制御電圧を調整することで電圧制御発振器（ＶＣＯ）１２７０のための制御電圧Ｖ_ＣＴＲＬを保持させる。

例えば、位相固定ループの周波数固定時の制御電圧Ｖ_ＣＴＲＬが０．６Ｖであり、比較器１２１０から出力された信号Ｖｃｔｒｌ＿ｄｉｇ＜７：０＞１がバイナリ形式で「１０００００００」であると仮定し、制御電圧が０．５Ｖに下がると、比較器１２１０から出力された信号Ｖｃｔｒｌ＿ｄｉｇ＜７：０＞２はバイナリ形式で「０１００１０００」のように小さくなる。比較器１２１０からの出力信号を比較すると、Ｖｃｔｒｌ＿ｄｉｇ＜７：０＞（１）よりＶｃｔｒｌ＿ｄｉｇ＜７：０＞（２）が小さい。このため、漏洩電流制御部１２３０は出力信号を比較してＵＰ電流側のＥＮ信号、即ちＵＰ＿ＥＮ信号をＨｉｇｈに出力し、これにより電圧制御発振器（ＶＣＯ）１２７０のための制御電圧Ｖ_ＣＴＲＬを補償する。

図１３は、送受信機でＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ）アナログ−デジタル変換器（ＡＤＣ）を用いて構成した漏洩補償部の一例を示す図である。

漏洩補償部は、アナログ−デジタル変換器１３１０、漏洩電流制御部１３３０、及び漏洩補償電荷ポンプ１３５０を含む。アナログ−デジタル変換器１３１０は、固定制御電圧と変化した制御電圧との間の差に基づいてデジタル信号を生成する。漏洩電流制御部１３３０は、アナログ−デジタル変換器１３１０で生成されたデジタル信号に基づいて、漏洩電荷を補償する漏洩補償電荷ポンプ１３５０に対する制御電圧を生成する。

漏洩補償部は、位相固定ループがオフ状態の時にアナログ−デジタル変換器１３１０の分解能（ｒｅｓｏｌｕｔｉｏｎ）を調整することによって、電圧制御発振器（ＶＣＯ）１３７０のための制御電圧を制御する。制御電圧に関する情報を予め把握しておくと、位相固定ループなしにアナログ−デジタル変換器１３１０のみを用いた補償を行って制御電圧が保持される。ここで、制御電圧の制御によって電圧制御発振器１３７０の周波数変化がヘルツ（Ｈｚ）単位になるように、アナログ−デジタル変換器１３１０の分解能を選択する。

図１４は、送受信機の漏洩補償部における電圧制御発振器（ＶＣＯ）のための制御電圧Ｖ_ＣＴＲＬを制御する方法の一例を示す図である。本実施形態によると、位相固定ループによる周波数固定後に制御電圧を求め、制御電圧に応じた適切な区間を増幅器１４１０によって増幅する。これにより、同じ分解能のアナログ−デジタル変換器１４３０に対して、電圧制御発振器（ＶＣＯ）のための制御電圧の補償効率が高まる。

アナログ−デジタル変換器１４３０の分解能＝ｎであり、１ＬＳＢ＝１／（２^ｎ−１）であると仮定する。一実施形態において、８ｂｉｔアナログ−デジタル変換器の分解能を制御電圧のフルレンジに設定すると、分解能は１ＬＳＢ＝１／（２^８−１）＝３．９ｍＶになる。しかし、例えば０．６Ｖの制御電圧Ｖ_ＣＴＲＬに対して、上下にそれぞれ０．１Ｖの増幅区間を設定すると、総増幅区間は０．２Ｖになる。ここで、８ｂｉｔを用いると、分解能は１ＬＳＢ＝０．２／（２^８−１）＝０．７８４ｍＶになる。

図１５は、送受信機の電圧制御発振器（ＶＣＯ）の一例を示す図である。図１５を参照すると、位相固定ループのターンオフ時に適する低位相雑音クラスＣタイプ電圧制御発振器を示す。本実施形態による送受信機の電圧制御発振器は、ＬＣタンク（ＬＣ Ｔａｎｋ）１５７０を有するクラスＣタイプ（Ｃｌａｓｓ−Ｃ Ｔｙｐｅ）の電圧制御発振器で構成される。

クラスＣタイプの場合、ＭＯＳＦＥＴ１５１０、１５３０にバイアス電圧１５５０を印加して動作点を１８０°よりも小さく調整することで電流消費が減少する。

また、本実施形態によると、テール電流ソース（Ｔａｉｌ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ）の側にＬＣタンク１５７０を追加することによって、フィルタリング効果によりフリッカー雑音が効率よく除去される。更に、ＬＣタンク１５７０によって、位相固定ループがターンオフされた時に、電圧制御発振器（ＶＣＯ）が単独に動作する状況であっても、位相雑音特性は向上する。

図１６は、図１５に示す電圧制御発振器（ＶＣＯ）の位相雑音の特性の一例を示す図である。図１６を参照すると、本実施形態による電圧制御発振器は、他の異なるタイプの電圧制御発振器と異なり、バイアス電圧１５５０を調整して動作点を変化させることで、電流消費が最小化され、スイング（ｓｗｉｎｇ）幅が増加する。

図１７は、図１５に示す電圧制御発振器（ＶＣＯ）に含まれるＬＣタンク１５７０によってフリッカー雑音が減少する一例を示す図である。図１７を参照すると、周波数軸が能動素子の内部で発生する雑音を示すために用いられる場合、フリッカー雑音は低周波側で急激に大きく増加し、一般的に、周波数が１００Ｈｚ以下になると、能動素子内部の雑音が大きく増加し、このような低周波で発生する雑音は高周波回路で大きな影響を受けないものの、電圧制御発振器のような発振器は雑音によって大きな影響を受ける。発振器は、スペクトル上で所望する周波数で鮮明（シャープ）な波形を有することが理想的であるが、実際の波形は、シャープな波形ではなく、図１７の左側のグラフに示すように発振周波数から遠くなるほどスロープが急激に減少する細く尖った山の形状である。

ここで、位相雑音は、スロープがどの程度減少して発振器が所望する周波数のみで発振するかをチェックする指標である。フリッカー雑音は、このように中心周波数に対してシャープな形状を有することなく傾斜を有して減衰する主な原因になる。フリッカー雑音は、活性素子の固有の雑音であり、周波数に反比例するため「１／ｆ雑音」とも称される。従って、本実施形態によると、フリッカー雑音は、ＬＣタンク１５７０のようなＬＣタンク、即ちインダクター（Ｌ）とキャパシタ（Ｃ）で構成されたＬＣフィルタを用いて除去され、これにより雑音要素が減少し、図１７の右側のグラフに示すように位相雑音が向上する。

ＬＣタンクのインダクターＬは、クォリティーファクターＱを向上させたインダクターである。インダクターＬのクォリティーファクターＱは、複数のリードピン及びボードトレース（ｂｏａｒｄ ｔｒａｃｅ）の各構成要素の長さ、各構成要素で形成された閉ループの表面積などを調整することによって大きく向上する。

図１８は、送受信機に含まれる位相固定ループの固定時間をシミュレーションした結果の一例を示すグラフである。図１８を参照すると、送受信機の位相固定ループの固定時間は、約５０μｓであり、一般的な位相固定ループの固定時間である１００μｓに比べて小さい。

また、位相固定ループの制御電圧Ｖ_ＣＴＲＬも周波数固定の後に一定になることが確認される。

図１９は、送受信機に含まれる位相固定ループにおいて不整合が発生しない時の固定制御電圧Ｖ_ＣＴＲＬと電流との関係をシミュレーションした結果の一例を示すグラフである。図１９を参照すると、位相固定ループの主電荷ポンプで不整合が発生しない場合、ソース電流Ｉ_{ＳＯＵＲＣＥ}及びシンク電流Ｉ_ＳＩＮＫは同じ値を有する。

図２０は、送受信機に含まれる位相固定ループにおいて不整合が発生してシンク電流がソース電流より低くなった場合（Ｉ_{ＳＯＵＲＣＥ}＞Ｉ_ＳＩＮＫ）の一例を示すグラフである。図２０を参照すると、例えば位相固定ループの主電荷ポンプで不整合が発生してシンク電流Ｉ_ＳＩＮＫが補償前シンク電流Ｉ_ＳＩＮＫ１８３０のように低くなった場合、位相固定ループは、不整合に対応する電流量ΔＩ１８１０を補償してソース電流Ｉ_{ＳＯＵＲＣＥ}と殆ど同一の補償後シンク電流Ｉ_ＳＩＮＫ１８５０を得る。ここで、補償後シンク電流Ｉ_ＳＩＮＫ１８５０＝補償前シンク電流Ｉ_ＳＩＮＫ１８３０＋不整合に対応する電流量ΔＩ１８１０＝ソース電流Ｉ_{ＳＯＵＲＣＥ}を満たす。不整合に対応する電流量ΔＩは、ソース電流Ｉ_{ＳＯＵＲＣＥ}−シンク電流Ｉ_ＳＩＮＫにより得られる。

図２１は、送受信機に含まれる位相固定ループにおいて不整合が発生してソース電流がシンク電流より低くなった場合（Ｉ_{ＳＯＵＲＣＥ}＜Ｉ_ＳＩＮＫ）の一例を示すグラフである。図２１を参照すると、位相固定ループの主電荷ポンプで不整合が発生してソース電流が補償前ソース電流１９３０のように低くなった場合、位相固定ループは、不整合に対応する電流量ΔＩ１９１０を補償してシンク電流Ｉ_ＳＩＮＫと殆ど同一の補償後ソース電流Ｉ_{ＳＯＵＲＣＥ}１９５０を得る。即ち、補償後ソース電流Ｉ_{ＳＯＵＲＣＥ}１９５０＝補償前ソース電流Ｉ_{ＳＯＵＲＣＥ}１９３０＋不整合に対応する電流量ΔＩ１９１０＝シンク電流Ｉ_ＳＩＮＫを満たす。不整合に対応する電流量ΔＩは、シンク電流Ｉ_ＳＩＮＫ−ソース電流Ｉ_{ＳＯＵＲＣＥ}により得られる。

図２２は、複数の電圧制御発振器及び複数の発振制御信号発生器を含む送受信機の動作の一例を示す図である。図２２を参照すると、複数のＲＦ−Ｆｒｏｎｔ Ｅｎｄ（ＲＦ−ＦＥ）は、発振制御信号発生器（Ｑｕｅｎｃｈｉｎｇ Ｗａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ：ＱＷＧ）及び電圧制御発振器（ＶＣＯ）を各々含む。ＲＦ−ＦＥは、送信ＲＦ部及び受信ＲＦ部で共通に用いられ、例えば送受信機は少なくとも２つのＲＦ−ＦＥを含む。一実施形態において、ＲＦ−ＦＥ１が送信部であり、ＲＦ−ＦＥ２が受信部であると仮定する。送受信機は、第１発振制御信号発生器ＱＷＧ１、第２発振制御信号発生器ＱＷＧ２、第１電圧制御発振器ＶＣＯ１、及び第２電圧制御発振器ＶＣＯ２を含む。第１発振制御信号発生器ＱＷＧ１は、第１ＲＦ部、即ちＲＦ−ＦＥ１の発振制御信号を制御し、第２発振制御信号発生器ＱＷＧ２は、第２ＲＦ部、即ちＲＦ−ＦＥ２の発振制御信号を制御する。第１電圧制御発振器ＶＣＯ１及び第２電圧制御発振器ＶＣＯ２は、生成されたＲＦ−ＦＥ１の発振制御信号及びＲＦ−ＦＥ２の発振制御信号に従ってそれぞれ同一の周波数で動作する。第１発振制御信号発生器ＱＷＧ１及び第２発振制御信号発生器ＱＷＧ２で生成された発振制御信号は、各発振制御信号がオーバーラップしないように、第１電圧制御発振器ＶＣＯ１及び第２電圧制御発振器ＶＣＯ２を制御する。

ここで、第１ＲＦ部（ＲＦ−ＦＥ１）の発振制御信号と第２ＲＦ部（ＲＦ−ＦＥ２）の発振制御信号との間には、第１電圧制御発振器ＶＣＯ１の出力が第２電圧制御発振器ＶＣＯ２の出力に干渉することを防止するためのガードタイムが設定される。ガードタイムについては、下記の図２３を参照してより詳細に説明する。

また、２つのＲＦ部、例えば第１ＲＦ部（ＲＦ−ＦＥ１）及び第２ＲＦ部（ＲＦ−ＦＥ２）を含む送受信機は、１つ又は複数のアンテナを含む。

送受信機が１つのアンテナを含む場合、第１発振制御信号発生器は１つのアンテナに対応する第１ＲＦ部の発振制御信号を生成し、同時に第２発振制御信号発生器は１つのアンテナに対応する第２ＲＦ部の発振制御信号を生成する。

送受信機が複数のアンテナ、例えば第１アンテナ及び第２アンテナを含む場合、第１発振制御信号発生器は第１アンテナに対応する第１ＲＦ部の発振制御信号を生成し、第２発振制御信号発生器は第２アンテナに対応する第２ＲＦ部の発振制御信号を生成する。

複数のＲＦ−ＦＥのそれぞれに含まれる発振制御信号発生器ＱＷＧは、時間的に分離された発振制御信号によって、複数の電圧制御発振器ＶＣＯがそれぞれ異なる時間に発振するように複数の電圧制御発振器の動作時間を決定する。第１ＲＦ部の第１発振制御信号発生器ＱＷＧ１は、第１電圧制御発振器ＶＣＯ１に入力される電流を調整してその発振を制御する。例えば、第１発振制御信号機ＱＷＧ１は、第１電圧制御発振器ＶＣＯ１のバイアス電流を調整する。第１電圧制御発振器ＶＣＯ１は、バイアス電流が閾値電流以上の時に発振するが、バイアス電流が閾値電流より低い時に発振しない。

図２２に示す実施形態によると、送受信機は、Ｌ個の送信ＲＦ部及び受信ＲＦ部と、少なくともＬ個のアンテナを含む。ここで、第１アンテナに対応する第１ＲＦ部に含まれる第１発振制御信号発生器（ＱＷＧ）は、第１アンテナに対応する第１送信ＲＦ部の発振制御信号及び第１受信ＲＦ部の発振制御信号を生成する。

また、第２アンテナに対応する第２ＲＦ部に含まれる第２発振制御信号発生器は、第２アンテナに対応する第２送信ＲＦ部の発振制御信号及び第２受信ＲＦ部の発振制御信号を生成する。

ここで、それぞれの発振制御信号は、同一の周波数で動作する複数の電圧制御発振器のために生成される。第１発振制御信号発生器及び第２発振制御信号発生器によって生成された発振制御信号は、各発振制御信号がオーバーラップしないように複数の電圧制御発振器を制御する。

複数の電圧制御発振器、例えばＶＣＯ１、ＶＣＯ２、…、ＶＣＯ Ｌは、後述する図２５に示すように、それぞれ対応する異なる位相固定ループ及び発振制御信号発生器によって制御される。また、ＶＣＯ１、ＶＣＯ２、…、ＶＣＯ Ｌは、図２６に示すように、それぞれ対応する発振制御信号発生器及び共有される位相固定ループによって制御される。一実施形態において、電圧制御発振器（ＶＣＯ）はＳｕｐｅｒ Ｒｅｇｅｎｅｒａｔｉｖｅ Ｏｓｃｉｌｌａｔｏｒ（ＳＲＯ）によって具現される。

各発振制御信号発生器、例えばＱＷＧ１、ＱＷＧ２、…、ＱＷＧ Ｌは、複数の電圧制御発振器間の干渉を回避するため、図２２の下側のタイミング図に示すように、各ＲＦ部、例えばＲＦ−ＦＥ１、ＲＦ−ＦＥ２、…ＲＦ−ＦＥ Ｎのための発振制御信号がオーバーラップしないように発振制御信号を発生する。

図２３は、複数の電圧制御発振器に印加されるオーバーラップしない発振制御信号及び対応する出力包絡線の一例を示す図である。複数の発振制御信号発生器は、対応する電圧制御発振器に印加されるオーバーラップしない発振制御信号を各々生成する。オーバーラップしない発振制御信号を受信した電圧制御発振器は、オーバーラップしない出力包絡線を発生する。

図２３で電圧制御発振器ＶＣＯ ｎ−１に対する発振制御信号２３１０は、電圧制御発振器ＶＣＯ ｎ−１の動作時間を調整する信号である。そして、電圧制御発振器ＶＣＯ ｎに対する発振制御信号２３３０は、電圧制御発振器ＶＣＯ ｎの動作時間を調整する信号である。

ここで、電圧制御発振器に対する発振制御信号２３１０、２３３０は、電圧制御発振器が同時に発振しないように設計され、これによって複数の電圧制御発振器が同時に動作する時に発生する干渉を回避する。

発振制御信号２３１０及び発振制御信号２３３０は、順次動作する電圧制御発振器ＶＣＯ ｎ−１及び電圧制御発振器ＶＣＯ ｎを制御する信号であり、発振制御信号間にはガードタイム２３５０が設定される。ガードタイム２３５０は、複数の電圧制御発振器のうちのいずれか１つの電圧制御発振器の出力が異なる電圧制御発振器の出力に干渉することを防止するための時間間隔を意味する。例えば、ガードタイム２３５０は、電圧制御発振器ＶＣＯ ｎ−１の出力が電圧制御発振器ＶＣＯ ｎの出力に干渉することを防止するための保護区間である。ここで、ガードタイム２３５０は、電圧制御発振器の放電に対応する出力包絡線２３２０が消える間に発生する発振遅延時間２３６０よりも十分大きくなるように選択される。従って、電圧制御発振器ＶＣＯ ｎ−１の出力包絡線２３２０が電圧制御発振器ＶＣＯ ｎの発振区間にオーバーラップして電圧制御発振器ＶＣＯ ｎの入力に伝達される場合に発生する干渉が防止される。

図２３に示すように、発振制御周期（Ｑｕｅｎｃｈｉｎｇ Ｉｎｔｅｒｖａｌ）２３７０は次のように決定される。

合計Ｌ個の電圧制御発振器があると仮定し、Ｌ個の電圧制御発振器の全てが順次動作を終了すると、電圧制御発振器１の動作が繰り返される。ここで、動作制御によってＬ個の電圧制御発振器の全てが順次動作を終了する迄の時間が発振制御周期２３７０として決定される。

本実施形態において、Ｌ個の発振制御信号発生器は、順次発振するようにＬ個の発振制御信号によって制御される。従って、複数の電圧制御発振器の出力信号間の独立的な動作が保障され、これにより、電圧制御発振器間の干渉なしに多重経路利得（ｍｕｌｔｉｐａｔｈ ｇａｉｎ）が確保される。

図２４は、オーバーラップしない発振制御信号を用いた多重経路ダイバシティに基づく受信ＲＦ部の構成の一例を示す図である。本実施形態によると、受信ＲＦ部は、送受信機２４００を構成する多重アンテナダイバシティ受信機として具現される。送受信機２４００は、複数のアンテナ２４１０、第１発振制御信号発生器（ＱＷＧ）２４２０、第２発振制御信号発生器２４３０、第１電圧制御発振器（ＶＣＯ）２４４０、第２電圧制御発振器２４５０、遅延器（Ｄｅｌａｙ Ｄ）２４６０、及びクロック発生器２４７０を含む。

図２４を参照すると、クロック発生器２４７０及び遅延器２４６０を用いてオーバーラップしない発振制御信号を生成する受信ＲＦ部の構成、及び受信ＲＦ部で生成される発振制御信号を示す。

複数のアンテナ２４１０は、少なくとも第１アンテナ及び第２アンテナを含む。

第１発振制御信号発生器（ＱＷＧ）２４２０は、第１アンテナに対応する第１受信ＲＦ部の発振制御信号を生成する。第２発振制御信号発生器２４３０は、第２アンテナに対応する第２受信ＲＦ部の発振制御信号を生成する。発振制御信号は、同一の周波数で動作する第１電圧制御発振器２４４０及び第２電圧制御発振器２４５０に対してそれぞれ生成される。即ち、第１受信ＲＦ部の発振制御信号は第１電圧制御発振器２４４０を制御するために生成され、第２受信ＲＦ部の発振制御信号は第２電圧制御発振器２４５０を制御するために生成される。ここで、第１電圧制御発振器２４４０及び第２電圧制御発振器２４５０は同一の周波数で動作する。

第１発振制御信号発生器２４２０及び第２発振制御信号発生器２４３０は、オーバーラップしない第１受信ＲＦ部の発振制御信号及び第２受信ＲＦ部の発振制御信号を用いて第１電圧制御発振器２４４０及び第２電圧制御発振器２４５０を制御する。ここで、第１受信ＲＦ部の発振制御信号と第２受信ＲＦ部の発振制御信号との間には、例えばガードタイム２３５０のようなガードタイムが設定される。上述したように、ガードタイムは、複数の電圧制御発振器のうちのいずれか１つの電圧制御発振器の出力が他の電圧制御発振器の出力に干渉することを防止するための区間である。ガードタイムは、いずれか１つの電圧制御発振器の放電による発振遅延よりも大きい時間値を有する。

第１発振制御信号発生器２４２０は、対応する第１電圧制御発振器２４４０に入力される電流量を調整することによって第１電圧制御発振器２４４０の発振時点を調整する。同様に、第２発振制御信号発生器２４３０は、対応する第２電圧制御発振器２４５０に入力される電流量を調整することによって第２電圧制御発振器２４５０の発振時点を調整する。

第１発振制御信号発生器２４２０及び第２発振制御信号発生器２４３０は、図２３に示すように、対応する電圧制御発振器のバイアス電流が予め設定された閾値電流に該当する時に対応する電圧制御発振器が発振するように、対応する電圧制御発振器の発振時点をそれぞれ調整する。ここで、電圧制御発振器の発振時点を調整するために遅延器（Ｄｅｌａｙ Ｄ）２４６０及びクロック発生器２４７０を用いる。即ち、クロック発生器２４７０によって生成された同一のクロックを遅延器２４６０により遅延させて第２発振制御信号発生器２４３０に印加することで、第２電圧制御発振器２４５０の発振時点を調整する。

図２５は、複数の位相固定ループ、複数の電圧制御発振器、及び複数の発振制御信号発生器を含む送受信機の一例を示す図である。図２５に示す送受信機は、独立的な複数の位相固定ループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）、及び発振制御信号発生器（ＱＷＧ）を用いた位相固定ループの切替え方式と多重経路ダイバシティ方式とを組合せた構成である。本実施形態において、位相固定ループ（ＰＬＬ）は電圧制御発振器（ＶＣＯ）に入力される電圧を調整して電圧制御発振器（ＶＣＯ）の周波数を制御し、発振制御信号発生器（ＱＷＧ）は電圧制御発振器（ＶＣＯ）に入力される電流量を調整して電圧制御発振器（ＶＣＯ）の発振を制御する。発振制御信号発生器（ＱＷＧ）は、電圧制御発振器（ＶＣＯ）のバイアス電流を調整する。

図２５に示すように、電圧制御発振器（ＶＣＯ）は、それぞれ異なる位相固定ループ（ＰＬＬ）及び発振制御信号発生器（ＱＷＧ）によって制御される。位相固定ループ（ＰＬＬ）は電圧制御発振器（ＶＣＯ）の動作周波数を決定し、同時に発振制御信号発生器（ＱＷＧ）は電圧制御発振器（ＶＣＯ）の動作時間を決定する。本実施形態による複数の発振制御信号発生器（ＱＷＧ）は、複数の電圧制御発振器（ＶＣＯ）間の干渉を回避するため、図２３に示すように、発振制御信号がオーバーラップしないように発振制御信号を成生する。

図２６は、送受信機の送信ＲＦ部及び受信ＲＦ部を含む送受信機２６００の一例を示す図である。図２６に示すように、送受信機２６００は、送信ＲＦ部２６１０、位相固定ループ２６３０、及び受信ＲＦ部２６５０を含む。

送信ＲＦ部２６１０は、送信発振制御信号発生器（ＱＷＧ Ｔｘ）２６１１及び送信電圧制御発振器（ＶＣＯ Ｔｘ）２６１３を含む。送信発振制御信号発生器２６１１は、送信電圧制御発振器２６１３に対して生成される発振制御信号の発振時点を制御する。例えば、送信発振制御信号発生器２６１１は、送信電圧制御発振器２６１３に入力される電流量を調整して送信電圧制御発振器２６１３の動作時間を決定する。

位相固定ループ２６３０は、送信電圧制御発振器２６１３及び受信電圧制御発振器２６５３に入力される電圧を調整することによって、送信ＲＦ部２６１０及び受信ＲＦ部２６５０に対する動作周波数を決定する。ここで、送信電圧制御発振器２６１３及び受信電圧制御発振器２６５３は、同一の周波数で動作する。

受信ＲＦ部２６５０は、受信発振制御信号発生器（ＱＷＧ Ｒｘ）２６５１及び受信電圧制御発振器（ＶＣＯ Ｒｘ）２６５３を含む。受信発振制御信号発生器２６５１は、受信電圧制御発振器２６５３を制御する発振制御信号に対する発振時点を制御する。送信発振制御信号発生器２６１１及び送信発振制御信号発生器２６５１は、対応する電圧制御発振器に対する発振制御信号がオーバーラップしないように、送信電圧制御発振器２６１３及び受信電圧制御発振器２６５３を制御する。

図２７は、送受信機２７００の構成の他の例を示す図である。図２７を参照すると、送受信機２７００は、第１ＲＦ部２７１０、第２ＲＦ部２７３０、及び複数のアンテナ２７５０を含む。第１ＲＦ部２７１０は、第１送信ＲＦ部２７１３、第１位相固定ループ（ＰＬＬ）２７１６、及び第１受信ＲＦ部２７１９を含む。第２ＲＦ部２７３０は、第２送信ＲＦ部２７３３、第２位相固定ループ（ＰＬＬ）２７３６、及び第２受信ＲＦ部２７３９を含む。

第１位相固定ループ（ＰＬＬ）２７１６及び第２位相固定ループ（ＰＬＬ）２７３６は、それぞれ、対応する受信部に受信周波数を提供し、対応する送信部に送信周波数を提供し、対応する受信部又は送信部がターンオンされたか否かに応じて制御される。ここで、第１送信ＲＦ部２７１３及び第２送信ＲＦ部２７３３は図２６に示す送信ＲＦ部２６１０と同様の構成であり、また第１受信ＲＦ部２７１９及び第２受信ＲＦ部２７３９は図２６に示す受信ＲＦ部２６５０と同様の構成であるため、第１送信ＲＦ部２７１３、第２送信ＲＦ部２７３３、第１受信ＲＦ部２７１９、及び第２受信ＲＦ部２７３９の構成については、上述の対応する説明を参照する。

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

２００、５００、２４００、２６００、２７００ 送受信機
２１０、２６５０ 受信（Ｒｘ）ＲＦ部
２２０、２６１０ 送信（Ｔｘ）ＲＦ部
２３０、２６３０ 位相固定ループ（ＰＬＬ）
２３１、５１０、１０１０ 位相周波数検出部（ＰＦＤ）
２４０、１２７０、１３７０ 電圧制御発振器（ＶＣＯ）
２４１、２６５３ 受信電圧制御発振器（ＶＣＯ Ｒｘ）
２４３、２６１３ 送信電圧制御発振器（ＶＣＯ Ｔｘ）
２５０ 単一の共通制御回路
２５１、５２０、１０２０ 主電荷ポンプ（Ｍａｉｎ ＣＰ）
２５３、５７０、１０５０ ループフィルタ（ＬＰ）
２５５ 不整合補償部
２５７、５６０ 漏洩補償部
２５８、２５９、１０５５ スイッチ
２８０ 周波数分周（ＦＤ）器
２８１ 分周器
５２５ 帯域（ＢＷ）幅制御ブロック
５３０、１０３０ 補助電荷ポンプ（Ａｕｘ ＣＰ）
５３５、１０４０ センシングキャパシタ
５４０、１０６０ 第１チューニング部（コース・チューニング部）
５４３、１０６３ クロック生成部
５４６、１０６６ 電荷ポンプ制御部
５５０ 第２チューニング部（ファイン・チューニング部）
５５１、１０７０ 複製電荷ポンプ
５５３、１１７０ 不整合電流ミラー部
５５７、５６１、１１８０、１２１０ 比較器
５６３、１２３０、１３３０ 漏洩電流制御部
５６５、１２５０、１３５０ 漏洩補償電荷ポンプ
１３１０、１４３０ アナログ−デジタル変換器（ＡＤＣ）
１４１０ 増幅器
１５１０、１５３０ ＭＯＳＦＥＴ
１５５０ バイアス電圧
１５７０ ＬＣタンク
２３１０、２３３０ 発振制御信号
２３２０、２３４０ 出力包絡線
２３５０ ガードタイム
２３７０ 発振制御周期
２４１０ 受信アンテナ
２４２０ 第１発振制御信号発生器
２４３０ 第２発振制御信号発生器
２４４０ 第１電圧制御発振器
２４５０ 第２電圧制御発振器
２４６０ 遅延器（Ｄｅｌａｙ Ｄ）
２４７０ クロック発生器
２６１１ 送信発振制御信号発生器
２６５１ 受信発振制御信号発生器
２７１０ 第１ＲＦ部
２７３０ 第２ＲＦ部
２７５０ アンテナ
２７１３ 第１送信ＲＦ部
２７１６ 第１位相固定ループ
２７１９ 第１受信ＲＦ部
２７３３ 第２送信ＲＦ部
２７３６ 第２位相固定ループ
２７３９ 第２受信ＲＦ部

Claims (13)

1. 周波数を可変し出力包絡線を生成する第１電圧制御発振器（ＶＣＯ）と、該第１電圧制御発振器の出力包絡線を制御する発振制御信号を生成する第１発振制御信号発生器（ＱＷＧ）と、を含む第１ＲＦ部と、
   前記第１電圧制御発振器と同一の周波数で動作して出力包絡線を生成する第２電圧制御発振器と、前記第１発振制御信号発生器によって生成された発振制御信号が時間内でオーバーラップしないように前記第２電圧制御発振器を制御する発振制御信号を生成する第２発振制御信号発生器（ＱＷＧ）と、を含む第２ＲＦ部と、を備え、
   前記第１及び第２電圧制御発振器の出力包絡線はオーバーラップすることなく前記第１及び第２電圧制御発振器間の干渉が回避されることを特徴とする送受信機。
2. １つのアンテナを更に含み、
   前記第１発振制御信号発生器は、前記第１電圧制御発振器を制御し、前記１つのアンテナに対応する第１ＲＦ部の発振制御信号を生成し、
   前記第２発振制御信号発生器は、前記第２電圧制御発振器を制御し、前記１つのアンテナに対応する第２ＲＦ部の発振制御信号を生成することを特徴とする請求項１に記載の送受信機。
3. 第１アンテナ及び第２アンテナを含み、
   前記第１発振制御信号発生器は、前記第１アンテナに対応する第１ＲＦ部の発振制御信号を生成し、
   前記第２発振制御信号発生器は、前記第２アンテナに対応する第２ＲＦ部の発振制御信号を生成することを特徴とする請求項１に記載の送受信機。
4. 前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、対応する電圧制御発振器に入力される電流を調整することによって、前記対応する電圧制御発振器の発振時点を調整することを特徴とする請求項１に記載の送受信機。
5. 前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記対応する電圧制御発振器のバイアス電流が予め設定された閾値電流よりも大きい時に、前記対応する電圧制御発振器が発振するように前記対応する電圧制御発振器の発振時点を調整することを特徴とする請求項４に記載の送受信機。
6. 前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記第１電圧制御発振器の出力が前記第２電圧制御発振器の出力に干渉することを防止するために、前記第１ＲＦ部の発振制御信号と前記第２ＲＦ部の発振制御信号との間に割り当てられるガードタイムを設定することを特徴とする請求項１に記載の送受信機。
7. 前記ガードタイムは、前記第１電圧制御発振器又は前記第２電圧制御発振器の放電によって発生する発振制御遅延よりも大きい時間値を有することを特徴とする請求項６に記載の送受信機。
8. 第１アンテナ及び第２アンテナを含む複数のアンテナと、
   前記第１アンテナに対応する第１送信ＲＦ部の発振制御信号及び第１受信ＲＦ部の発振制御信号を生成する複数の第１発振制御信号発生器（ＱＷＧ）と、
   前記第２アンテナに対応する第２送信ＲＦ部の発振制御信号及び第２受信ＲＦ部の発振制御信号を生成する複数の第２発振制御信号発生器と、を備え、
   前記発振制御信号は、同一の周波数で動作する複数の電圧制御発振器（ＶＣＯ）を制御し、
   前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、互いにオーバーラップしない前記発振制御信号を生成することによって前記複数の電圧制御発振器を制御することを特徴とする送受信機。
9. 前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、対応する電圧制御発振器に入力される電流を調整することによって、前記対応する電圧制御発振器の発振時点を調整することを特徴とする請求項８に記載の送受信機。
10. 前記第１発振制御信号発生器及び前記第２発振制御信号発生器は、前記複数の電圧制御発振器のいずれか１つの出力が前記複数の電圧制御発振器のうちのいずれか１つの電圧制御発振器の出力に干渉することを防止するために、発振制御信号間に割り当てられるガードタイムを設定することを特徴とする請求項８に記載の送受信機。
11. 前記ガードタイムは、前記複数の電圧制御発振器のうちのいずれか１つの放電によって発生する発振制御遅延よりも大きい時間値を有することを特徴とする請求項１０に記載の送受信機。
12. 第１アンテナ及び第２アンテナを含む複数のアンテナと、
    前記第１アンテナに対応する第１送信ＲＦ部及び第１受信ＲＦ部を含む第１ＲＦ部と、
    前記第２アンテナに対応する第２送信ＲＦ部及び第２受信ＲＦ部を含む第２ＲＦ部と、を備え、
    前記第１ＲＦ部及び前記第２ＲＦ部の各々は、
    対応する受信部に受信周波数を提供し、対応する送信部に送信周波数を提供し、前記対応する受信部又は前記対応する送信部がターンオンされるか否かに応じて制御される位相固定ループ（ＰＬＬ）と、
    同一の周波数で動作する複数の電圧制御発振器と、
    対応する送信部のための発振制御信号及び対応する受信部のための発振制御信号を生成し、前記発振制御信号が時間内でオーバーラップしないように前記複数の電圧制御発振器の動作を制御する複数の発振制御信号発生器と、を含むことを特徴とする送受信機。
13. 前記発振制御信号発生器は、前記対応する送信部のための発振制御信号及び前記対応する受信部のための発振制御信号が時間内でオーバーラップしないように対応する電圧制御発振器を制御することを特徴とする請求項１２に記載の送受信機。

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