JP6261754B2 - 平面表示に用いられる修復可能なｇｏａ回路及び表示装置 - Google Patents

平面表示に用いられる修復可能なｇｏａ回路及び表示装置 Download PDF

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Description

本発明は、平面表示技術に関し、特に、平面表示に用いられる修復可能なＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行駆動）回路及び表示装置に関する。
現在、アクティブ型平面表示パネルにおける水平走査線の駆動は、主にパネルに外部接続されたＩＣによって行われる。外部接続ＩＣは、パネルにおける各ステージの画素（ｐｉｘｅｌ）とつながった水平走査線の順次充電と放電を制御することが出来る。またＧＯＡ技術、即ちＧａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ（アレイ基板行駆動）技術は、平面表示パネルの従来の製造工程を利用して水平走査線の駆動回路を表示エリア周囲の基板上に作成することで、外部接続ＩＣを代替して水平走査線の駆動を行うことが出来る。ＧＯＡ技術は、表示パネルの製造工程を簡略化して、水平走査線方向のＩＣボンディング（ｂｏｎｄｉｎｇ）工程を省くことが可能であり、生産能力向上とコスト削減が望める。加えて、平面表示パネルの集積度を高めることで、近年の平面表示分野で広く注目を集めている狭額縁或はフレームレスの表示製品の製造に、より適するようになる。
従来のＧＯＡ回路は、通常、縦続接続された複数個のＧＯＡユニットからなるとともに、各ステージのＧＯＡユニットは一つのステージの水平走査線と対応して駆動する。ＧＯＡユニットの主な構造は、プルアップ回路（Ｐｕｌｌ−ｕｐ ｐａｒｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ ｃｏｎｔｒｏｌ ｐａｒｔ）と、トランスファ回路（Ｔｒａｎｓｆｅｒ Ｐａｒｔ）と、プルダウン回路（Ｋｅｙ Ｐｕｌｌ−ｄｏｗｎ Ｐａｒｔ）と、プルダウン保持回路（Ｐｕｌｌ−ｄｏｗｎ Ｈｏｌｄｉｎｇ Ｐａｒｔ）と、電位上昇を担うブートストラップコンデンサ（Ｂｏｏｓｔ）とからなる。プルアップ回路は、主にクロック信号（Ｃｌｏｃｋ）をゲート（Ｇａｔｅ）信号として出力する。プルアップ制御回路は、プルアップ回路のオン時間を制御するとともに、一般に前ステージのＧＯＡ回路から送られたトランスファ信号或はＧａｔｅ信号と接続される。プルダウン回路は、第一時間においてＧａｔｅを低電位に引き下げて、Ｇａｔｅ信号をオフにする。プルダウン保持回路は、Ｇａｔｅ出力信号とプルアップ回路のＧａｔｅ信号（通常Ｑ点と呼ばれる）のオフ状態（即ち負電位）を保持（Ｈｏｌｄｉｎｇ）するとともに、通常二個のプルダウン保持モジュールが交替で作用する。ブートストラップコンデンサ（Ｃ ｂｏｏｓｔ）は、Ｑ点の二次上昇を担い、これによりプルアップ回路のＧ（Ｎ）出力を利する。
しかし、現在のＧＯＡ技術には、一定の限界がある。例えば、ＧＯＡのゲート駆動（Ｇａｔｅ Ｄｒｉｖｅｒ）回路は効果的な修復が難しく、一部のＧａｔｅ Ｄｒｉｖｅｒ回路が無効になると表示パネル全体が効力を失い、製品良品率の低下を招いてしまう。よって、一定の修復機能を有するＧａｔｅ Ｄｒｉｖｅｒ回路の開発は、ＧＯＡ技術の推進にとって非常に重要な意義を持っている。
よって、本発明は、ＧＯＡ回路に一定の修復性を持たせることで、ＧＯＡ表示パネルの良品率を向上させる、平面表示に用いられる修復可能なＧＯＡ回路を提供することを目的とする。
また本発明は、上述の前記平面表示に用いられる修復可能なＧＯＡ回路を使用して、ＧＯＡ表示パネルの良品率を向上させる、表示装置を提供することを目的とする。
上述の目的を達成するために、本発明が提供する平面表示に用いられる修復可能なＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御する。前記第ｎステージ水平走査線の両端には、それぞれ前記第ｎステージＧＯＡユニットが接続される。前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサと、第一薄膜トランジスタとからなる。前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路は、前記ゲート信号点と接続される。前記第一薄膜トランジスタのゲートは現ステージのクロック信号を入力し、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続されるために用いられる。前記第ｎステージＧＯＡユニットが正常に動作している時、前記第一薄膜トランジスタのドレイン及びソースの中の少なくとも一つは、前記第ｎステージＧＯＡユニットと非導通状態を保つ。前記プルダウン保持回路に異常が生じた時、前記プルダウン保持回路を前記第ｎステージＧＯＡユニットから隔離するとともに、前記第一薄膜トランジスタが前記第ｎステージＧＯＡユニットと完全に接続されるようにすることで、修復が完了する。
このうち、前記プルダウン保持回路は、レーザー溶断の手法によって、前記第ｎステージＧＯＡユニットから隔離される。
このうち、前記第一薄膜トランジスタのドレイン或はソースとつながった金属線は、絶縁層を隔てて、対応する前記ゲート信号点或は前記第ｎステージ水平走査線とつながった金属線と交差する。
このうち、前記第一薄膜トランジスタは、レーザー溶接の手法によって、前記第ｎステージＧＯＡユニットと完全に接続される。
このうち、前記プルアップ制御回路は、以下の第二及び第三薄膜トランジスタからなる。
前記第二薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される。
前記第三薄膜トランジスタにおいて、ゲートは第ｎ−１ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
このうち、前記プルダウン保持回路は、以下の第四〜第十三薄膜トランジスタからなる。
第四薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力する。
第五薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。
第六薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
第八薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力する。
第九薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力する。
第十薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続される。
第十一薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続される。
第十二薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続される。
第十三薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続される。
動作時、前記第一クロック信号と前記第二クロック信号の周波数は、前記現ステージのクロック信号よりも低く、且つ前記第一回路点と前記第二回路点は、交替で前記第一クロック信号と前記第二クロック信号の充電を受けて高電位となる。
このうち、前記プルアップ回路は、第十四薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記現ステージのクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される。
このうち、前記プルダウン回路は、第十五薄膜トランジスタと、第十六薄膜トランジスタとからなる。第十五薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第十六薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
このうち、前記第一クロック信号・前記第二クロック信号或は前記直流低電圧は、それぞれコモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
また、本発明が提供する平面表示に用いられる修復可能なＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御する。前記第ｎステージ水平走査線の両端には、それぞれ前記第ｎステージＧＯＡユニットが接続される。前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサと、第一薄膜トランジスタとからなる。前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路は、前記ゲート信号点と接続される。前記第一薄膜トランジスタのゲートは現ステージのクロック信号を入力し、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続されるために用いられる。前記第ｎステージＧＯＡユニットが正常に動作している時、前記第一薄膜トランジスタのドレイン及びソースの中の少なくとも一つは、前記第ｎステージＧＯＡユニットと非導通状態を保つ。前記プルダウン保持回路に異常が生じた時、前記プルダウン保持回路を前記第ｎステージＧＯＡユニットから隔離するとともに、前記第一薄膜トランジスタが前記第ｎステージＧＯＡユニットと完全に接続されるようにすることで、修復が完了する。
このうち、前記プルダウン保持回路は、レーザー溶断の手法によって、前記第ｎステージＧＯＡユニットから隔離される。
このうち、前記第一薄膜トランジスタのドレイン或はソースとつながった金属線は、絶縁層を隔てて、対応する前記ゲート信号点或は前記第ｎステージ水平走査線とつながった金属線と交差する。
このうち、前記第一薄膜トランジスタは、レーザー溶接の手法によって、前記第ｎステージＧＯＡユニットと完全に接続される。
このうち、前記プルアップ制御回路は、以下の第二及び第三薄膜トランジスタからなる。
前記第二薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される。
前記第三薄膜トランジスタにおいて、ゲートは第ｎ−１ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
前記プルダウン保持回路は、以下の第四〜第十三薄膜トランジスタからなる。
第四薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力する。
第五薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。
第六薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される。
第八薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力する。
第九薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力する。
第十薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続される。
第十一薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続される。
第十二薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続される。
第十三薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続される。
動作時、前記第一クロック信号と前記第二クロック信号の周波数は、前記現ステージのクロック信号よりも低く、且つ前記第一回路点と前記第二回路点は、交替で前記第一クロック信号と前記第二クロック信号の充電を受けて高電位となる。
前記プルアップ回路は、第十四薄膜トランジスタからなるとともに、ゲートは前記ゲート信号点と接続され、ドレインは前記現ステージのクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される。
前記プルダウン回路は、第十五薄膜トランジスタと、第十六薄膜トランジスタとからなる。第十五薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第十六薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
前記第一クロック信号・前記第二クロック信号或は前記直流低電圧は、それぞれコモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
また、本発明が提供する表示装置は、上述した前記平面表示に用いられる修復可能なＧＯＡ回路からなる。
本発明の平面表示に用いられる修復可能なＧＯＡ回路は、シングルステージのＧＯＡ回路における半数以上のＴＦＴ素子が破損した時、レーザー溶接とレーザー溶断によって修復を行うことが可能であるため、本発明はＧＯＡ表示パネルの良品率を向上させることが出来る。また本発明のＧＯＡ回路を使用して、低コストの狭額縁或はフレームレスの平面表示製品を製造することで、ＧＯＡ表示パネルの良品率を向上させることが出来る。
下記の図を合わせて本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。
本発明の平面表示に用いられる修復可能なＧＯＡ回路（シングルステージ）の実施例における回路図である。 本発明の平面表示に用いられる修復可能なＧＯＡ回路のマルチステージ構造の概略図である。 本発明の平面表示に用いられる修復可能なＧＯＡ回路を使用した平面表示装置の構造概略図である。 本発明の平面表示に用いられる修復可能なＧＯＡ回路の修復過程を示した概略図である。 Ｅｌｄｏ−ＳＰＩＣＥソフトウェアを用いて行った、本発明の平面表示に用いられる修復可能なＧＯＡ回路の修復機能に対する検査結果図である。
（実施例１）
図１を参照する。図は、本発明の平面表示に用いられる修復可能なＧＯＡ回路（シングルステージ）の実施例における回路図である。本発明の平面表示に用いられる修復可能なＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線Ｇ（ｎ）に対する充電を制御する。第ｎステージ水平走査線Ｇ（ｎ）の両端には、それぞれ前記第ｎステージＧＯＡユニットが接続される。前記第ｎステージＧＯＡユニットは、主にプルアップ回路１００と、プルダウン回路２００と、プルダウン保持回路３００と、プルアップ制御回路４００と、ブートストラップコンデンサ５００と、第一薄膜トランジスタＴ１３とからなる。プルアップ回路１００・プルダウン回路２００・プルダウン保持回路３００・ブートストラップコンデンサ５００（Ｃｂ）は、それぞれゲート信号点Ｑ（ｎ）及び第ｎステージ水平走査線Ｇ（ｎ）と接続される。プルアップ制御回路４００は、ゲート信号点Ｑ（ｎ）と接続される。第一薄膜トランジスタＴ１３のゲートは現ステージのクロック信号ＣＫを入力し、ドレイン及びソースはそれぞれゲート信号点Ｑ（ｎ）及び第ｎステージ水平走査線Ｇ（ｎ）と接続されるために用いられる。前記第ｎステージＧＯＡユニットが正常に動作している時、第一薄膜トランジスタＴ１３のドレイン及びソースの中の少なくとも一つは、前記第ｎステージＧＯＡユニットと非導通状態を保つ。
図１に示した実施例において、回路製造の際、Ｔ１３のゲートは高周波クロック信号ＣＫと接続され、Ｔ１３のドレインはＧ（ｎ）と接続されるように設けられる。図１における点線円で示した位置で、Ｔ１３ソースとつながった金属線と、Ｑ（ｎ）とつながった金属線とは、窒化ケイ素（ＳｉＮｘ）絶縁層を隔てて一部が交差する。これにより通常状況下では、Ｔ１３のソースとＱ（ｎ）は接続されない。しかし修復（レーザー溶接）後には、Ｔ１３のソースとＱ（ｎ）は接続される。同様の原理で、Ｔ１３のドレインはＧ（ｎ）と接続待機の状態で設けられ、Ｔ１３のソースはＱ（ｎ）と接続を保つように設けられることも可能である。
プルアップ回路１００は、表示領域の第ｎステージ水平走査線Ｇ（ｎ）に対する充電実行を直接制御する薄膜トランジスタＴ２１からなるとともに、ゲートはゲート信号点Ｑ（ｎ）と接続され、Ｔ２１のドレインは第ｎステージクロック信号ＣＫを入力し、ソースは第ｎステージ水平走査線Ｇ（ｎ）と接続される。Ｔ２１ゲートＱ（ｎ）の電位は、ＣＫがＧ（ｎ）を充電するように直接働きかける。
プルダウン回路２００は、Ｇ（ｎ）充電終了時に放電を行う一組の薄膜トランジスタ、即ちＧ（ｎ）に対する放電を実行するＴ３１と、Ｑ（ｎ）に対する放電を実行するＴ４１とからなる。Ｔ３１において、ゲートは第ｎ＋２ステージ水平走査線Ｇ（ｎ＋２）と接続され、ドレインは第ｎステージ水平走査線Ｇ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。Ｔ４１において、ゲートは第ｎ＋２ステージ水平走査線Ｇ（ｎ＋２）と接続され、ドレインはゲート信号点Ｑ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。Ｔ３１とＴ４１は、Ｇ（ｎ＋２）が高電位の状態である時にオンになって放電を実行する。
プルダウン保持回路３００に設けられた一群の薄膜トランジスタは、ＧＯＡ回路の非充電期間においてＧ（ｎ）とＱ（ｎ）の低電位を保つことが出来る。プルダウン保持回路３００は、薄膜トランジスタＴ３２・Ｔ３３・Ｔ４２・Ｔ４３・Ｔ５２・Ｔ６２・Ｔ５３・Ｔ５４・Ｔ６３・Ｔ６４からなる。薄膜トランジスタＴ３２において、ゲートは第一回路点Ｐと接続され、ドレインはＧ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ３３において、ゲートは第二回路点Ｋと接続され、ドレインはＧ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ４２において、ゲートは第一回路点Ｐと接続され、ドレイン及びソースはそれぞれＧ（ｎ−１）及びゲート信号点Ｑ（ｎ）と接続される。薄膜トランジスタＴ４３において、ゲートは第二回路点Ｋと接続され、ドレイン及びソースはそれぞれＧ（ｎ−１）及びゲート信号点Ｑ（ｎ）と接続される。薄膜トランジスタＴ５２において、ゲートはゲート信号点Ｑ（ｎ）と接続され、ドレインは第一回路点Ｐと接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ６２において、ゲートはゲート信号点Ｑ（ｎ）と接続され、ドレインは第二回路点Ｋと接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ５３において、ゲートは低周波クロック信号ＬＣ１を入力し、ドレインは低周波クロック信号ＬＣ１を入力し、ソースは第一回路点Ｐと接続される。薄膜トランジスタＴ５４において、ゲートは低周波クロック信号ＬＣ２を入力し、ドレインは低周波クロック信号ＬＣ１を入力し、ソースは第一回路点Ｐと接続される。薄膜トランジスタＴ６３において、ゲートは低周波クロック信号ＬＣ２を入力し、ドレインは低周波クロック信号ＬＣ２を入力し、ソースは第二回路点Ｋと接続される。薄膜トランジスタＴ６４において、ゲートは低周波クロック信号ＬＣ１を入力し、ドレインは低周波クロック信号ＬＣ２を入力し、ソースは第二回路点Ｋと接続される。
動作時、低周波クロック信号ＬＣ１と低周波クロック信号ＬＣ２の周波数は、高周波クロック信号ＣＫよりも低く、且つ第一回路点Ｐと第二回路点Ｋは、交替で低周波クロック信号ＬＣ１と低周波クロック信号ＬＣ２の充電を受けて高電位の状態になり、これにより交替で薄膜トランジスタＴ３２＆Ｔ４２或はＴ３３＆Ｔ４３のオンを制御して、Ｇ（ｎ）或はＱ（ｎ）の非充電期間における低電位を保持するとともに、薄膜トランジスタＴ３２＆Ｔ４２或はＴ３３＆Ｔ４３が長時間にわたってゲート電圧ストレスの影響を受けることを防止する。薄膜トランジスタＴ５４とＴ６４は、低周波クロック信号ＬＣ２とＬＣ１の電位に基づいて交替でオンになることでＰ点或はＫ点の放電が実行されるようにして、Ｔ３２＆Ｔ４２及びＴ３３＆Ｔ４３の交替動作をより確実に保証し、これにより薄膜トランジスタが長時間にわたってゲート電圧ストレスの影響を受けることを防止して、ＧＯＡ回路の動作寿命を向上させる。薄膜トランジスタＴ５２はＰ点及び直流低電圧Ｖｓｓと接続され、薄膜トランジスタＴ６２はＫ点及び直流低電圧Ｖｓｓと接続されるとともに、Ｔ５２とＴ６２はＱ（ｎ）が高電位の状態にある時にオンになることでＴ３２・Ｔ４２・Ｔ３３・Ｔ４３をオフにして、Ｑ（ｎ）とＧ（ｎ）の充電に影響しないようにする。
プルアップ制御回路４００は、薄膜トランジスタＴ１１とＴ１２とからなるとともに、前ステージのＧＯＡ信号が現ステージのＧＯＡ回路に伝送されるように制御することが可能であり、これによりＧＯＡ信号が順次伝送される。薄膜トランジスタＴ１１において、ゲートは第ｎ−２ステージ水平走査線Ｇ（ｎ−２）と接続され、ドレイン及びソースはそれぞれ第ｎ−２ステージ水平走査線Ｇ（ｎ−２）及びゲート信号点Ｑ（ｎ）と接続される。薄膜トランジスタＴ１２において、ゲートは第ｎ−１ステージ水平走査線Ｇ（ｎ−１）と接続され、ドレイン及びソースはそれぞれ第ｎ−１ステージ水平走査線Ｇ（ｎ−１）及びゲート信号点Ｑ（ｎ）と接続される。本発明は、各ステージのＧＯＡ回路中に１つの薄膜トランジスタＴ１２を加えてＱ（ｎ）を充電することで、Ｑ（ｎ）の上昇前における漏れ電流を補い、これによりＱ（ｎ）が高温下での上昇前においてより安定した状態を保つようにすることが出来る。
Ｑ（ｎ）とＧ（ｎ）の間に接続されたブートストラップ機能を有するコンデンサＣｂは、Ｇ（ｎ）電位の上昇時にＣｂの結合効果によってＱ（ｎ）電位を上昇させ、これにより、更に高いＱ（ｎ）電位と、より小さいＧＯＡ充電信号のＲＣ遅延（ＲＣ ｄｅｌａｙ）が得られる。
図２を参照する。図は、本発明の平面表示に用いられる修復可能なＧＯＡ回路のマルチステージ構造の概略図である。図２に示した本発明のＧＯＡ回路のマルチステージ接続方法において、表示領域の各水平走査線（ｇａｔｅ ｌｉｎｅ、ゲート線）の両端にはＧＯＡユニット回路（シングルステージ回路の構造は図１を参照）が接続される。ＧＯＡユニットは、左右両辺から水平走査線に対して充電と放電を実行することが可能であり、これにより更に均一な充電効果が得られる。低周波クロック信号ＬＣ１とＬＣ２・直流低電圧Ｖｓｓ・ＣＫ１〜ＣＫ４の４つの高周波クロック信号の金属線は、各ステージのＧＯＡ回路の周辺に設けられる。第ｎステージＧＯＡ回路（内部接続は図１を参照）は、ＬＣ１・ＬＣ２・Ｖｓｓ・ＣＫ１〜ＣＫ４の中の１つのＣＫ信号・第ｎ−２ステージＧＯＡ回路が発したＧ（ｎ−２）信号・第ｎ−１ステージＧＯＡ回路が発したＧ（ｎ−１）信号・第ｎ＋２ステージＧＯＡ回路が発したＧ（ｎ＋２）信号をそれぞれ受け取るとともに、Ｇ（ｎ）信号を発する。図２に示した回路のマルチステージ接続方法は、ＧＯＡ信号がステージ毎に順次伝送されるように保証するとともに、各ステージのＧＯＡ回路が順次左・右両辺から表示エリアの水平走査線（ゲート線）に対する充電と放電を実行することで、画素スイッチがオンになり、これによりデータ線を通してデータ信号が入力される。
本発明の平面表示に用いられる修復可能なＧＯＡ回路は、平面表示パネルの従来の製造工程を利用して表示エリア周囲の基板上に製造されるとともに、外部接続ＩＣを代替して平面表示パネルの各ステージにおける水平走査線の駆動を行うことが出来る。本発明は特に、狭額縁或はフレームレスの平面表示製品の製造に適している。
（実施例２）
図３を参照する。図は、本発明の平面表示に用いられる修復可能なＧＯＡ回路を使用した平面表示装置の構造概略図である。図３において、平面表示装置には表示基板１０が設けられ、表示基板１０上方の駆動制御盤２０は表示基板１０に駆動及び制御信号を提供し、表示基板１０の左側領域３０と右側領域４０にはＧＯＡ回路が設けられて、左側と右側の二つの方向から表示領域５０の水平走査線を駆動することが出来る。ＧＯＡ回路は、駆動制御盤２０の入力信号を受け取るとともに、ステージ毎に水平走査線の制御信号を発して、表示領域５０中の画素が順次オンになるように制御することが出来る。
図４を参照する。図は、本発明の平面表示に用いられる修復可能なＧＯＡ回路の修復過程を示した概略図である。また、合わせて図１及び図２を参照されたい。図４上部に示したＧＯＡ回路において、回路中のＴ５３・Ｔ５４・Ｔ６３・Ｔ６４・Ｔ３２・Ｔ４２・Ｔ３３・Ｔ４３・Ｔ５２・Ｔ６２の中の一部の薄膜トランジスタに異常が生じた時、即ちプルダウン保持回路３００に異常が生じた時、レーザー溶接とレーザー溶断の手法によって修復を行うことで、元の回路を図４下部に示したＧＯＡ回路のように変化させることが出来る。図４において、プルダウン保持回路３００に異常が生じた時、点線円で示した位置で、レーザー溶断の手法を用いてプルダウン保持回路３００を第ｎステージＧＯＡユニットから隔離することにより、異常が生じたプルダウン保持回路３００がＱ（ｎ）とＧ（ｎ）の電位に影響しないようにするとともに、実線円で示した位置でレーザー溶接の手法を用いて薄膜トランジスタＴ１３を前記第ｎステージＧＯＡユニットと完全に接続させることで、修復が完了する。また、図４下部に示した修復後のＧＯＡ回路において、Ｑ（ｎ）の非充電期間における低電位は、薄膜トランジスタＴ１３（ゲートは高周波クロック信号ＣＫと接続され、ソース及びドレインはそれぞれＱ（ｎ）及びＧ（ｎ）と接続される）を用いて保持することが出来る。Ｇ（ｎ）の非充電期間における低電位は、修復が必要なＧＯＡ回路の行走査線（ｇａｔｅ ｌｉｎｅ、ゲート線）他側とつながったＧＯＡ回路中でＧ（ｎ）電位を保持する薄膜トランジスタによって保持される。行走査線の左右両端にはそれぞれＧＯＡユニットが接続されているため、この中の一つのＧＯＡユニットが正常に動作していれば、図４に従って異常が生じたＧＯＡユニットに対する修復を行うことが出来る。よって、本発明のＧＯＡ回路は、一定の修復性を備えており、シングルステージＧＯＡ回路中の半数以上のＴＦＴ素子に異常が生じた時でも、レーザー溶接とレーザー溶断によってＧＯＡ回路の機能のほぼ正常な回復が望める。
図５を参照する。図は、Ｅｌｄｏ−ＳＰＩＣＥソフトウェアを用いて行った、本発明の平面表示に用いられる修復可能なＧＯＡ回路の修復機能に対する検査結果図である。Ｅｌｄｏ−ＳＰＩＣＥソフトウェアを用いて、マルチステージのＧＯＡ回路の水平走査線に対する充電をシミュレートするとともに、第２１ステージ左側のＧＯＡ回路におけるＴ５３・Ｔ５４・Ｔ６３・Ｔ６４・Ｔ３２・Ｔ４２・Ｔ３３・Ｔ４３・Ｔ５２・Ｔ６２の中の一部の薄膜トランジスタに異常が生じたと仮定し、且つ第２１ステージ左側のＧＯＡ回路を修復後の回路（修復方法は図４を参照）によって代替した。代替後、２７℃及び８０℃の時に、第２１ステージ左側のＧａｔｅ Ｄｒｉｖｅｒ回路の出力Ｇ（２１）＿Ｌ・その前の第１９ステージ左側のＧＯＡ回路の出力Ｇ（１９）＿Ｌ・その後ろの第２３ステージ左側のＧＯＡ回路の出力Ｇ（２３）＿Ｌは、いずれも修復前のＧＯＡ出力と比べてごく僅かな差しかなく、ＧＯＡ回路の機能はほぼ正常に回復した。
総じて言えば、本発明の平面表示に用いられる修復可能なＧＯＡ回路は、シングルステージのＧＯＡ回路における半数以上のＴＦＴ素子が破損した時、レーザー溶接とレーザー溶断によって修復を行うことが可能であるため、本発明はＧＯＡ表示パネルの良品率を向上させることが出来る。また本発明のＧＯＡ回路を使用して、低コストの狭額縁或はフレームレスの平面表示製品を製造することで、ＧＯＡ表示パネルの良品率を向上させることが出来る。
以上の記述により、本発明の分野の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形はいずれも、後述する本発明の特許請求の保護範囲に属する。
１０ 表示基板
２０ 駆動制御盤
３０ 左側領域
４０ 右側領域
５０ 表示領域
１００ プルアップ回路
２００ プルダウン回路
３００ プルダウン保持回路
４００ プルアップ制御回路
５００ ブートストラップコンデンサ（Ｃｂ）
ＣＫ 高周波クロック信号
ＣＫ１ 高周波クロック信号
ＣＫ２ 高周波クロック信号
ＣＫ３ 高周波クロック信号
ＣＫ４ 高周波クロック信号
Ｇ（ｎ） 第ｎステージ水平走査線
Ｇ（ｎ−１） 第ｎ−１ステージ水平走査線
Ｇ（ｎ−２） 第ｎ−２ステージ水平走査線
Ｇ（ｎ＋２） 第ｎ＋２ステージ水平走査線
Ｇ（２１）＿Ｌ 第２１ステージ左側のＧａｔｅ Ｄｒｉｖｅｒ回路の出力
Ｇ（１９）＿Ｌ 第１９ステージ左側のＧＯＡ回路の出力
Ｇ（２３）＿Ｌ 第２３ステージ左側のＧＯＡ回路の出力
Ｐ 第一回路点
Ｋ 第二回路点
ＬＣ１ 低周波クロック信号
ＬＣ２ 低周波クロック信号
Ｔ１３ 第一薄膜トランジスタ
Ｔ１１ 薄膜トランジスタ
Ｔ１２ 薄膜トランジスタ
Ｔ２１ 薄膜トランジスタ
Ｔ３１ 薄膜トランジスタ
Ｔ３２ 薄膜トランジスタ
Ｔ３３ 薄膜トランジスタ
Ｔ４１ 薄膜トランジスタ
Ｔ４２ 薄膜トランジスタ
Ｔ４３ 薄膜トランジスタ
Ｔ５２ 薄膜トランジスタ
Ｔ５３ 薄膜トランジスタ
Ｔ５４ 薄膜トランジスタ
Ｔ６２ 薄膜トランジスタ
Ｔ６３ 薄膜トランジスタ
Ｔ６４ 薄膜トランジスタ
Ｑ（ｎ） ゲート信号点
ＶＳＳ 直流低電圧

Claims (15)

  1. 平面表示に用いられる修復可能なＧＯＡ回路であって、
    前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
    前記第ｎステージ水平走査線の両端には、それぞれ前記第ｎステージＧＯＡユニットが接続され、
    前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサと、第一薄膜トランジスタとからなり、
    前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
    前記プルアップ制御回路は、前記ゲート信号点と接続され、
    前記第一薄膜トランジスタのゲートは、現ステージのクロック信号を入力し、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続されるために用いられ、
    前記第ｎステージＧＯＡユニットが正常に動作している時、前記第一薄膜トランジスタのドレイン及びソースの中の少なくとも一つは、前記第ｎステージＧＯＡユニットと非導通状態を保ち、
    前記プルダウン保持回路に異常が生じた時、前記プルダウン保持回路を前記第ｎステージＧＯＡユニットから隔離するとともに、前記第一薄膜トランジスタが前記第ｎステージＧＯＡユニットと完全に接続されるようにすることで、修復が完了する
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  2. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルダウン保持回路は、レーザー溶断の手法によって、前記第ｎステージＧＯＡユニットから隔離される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  3. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記第一薄膜トランジスタのドレイン或はソースとつながった金属線は、絶縁層を隔てて、対応する前記ゲート信号点或は前記第ｎステージ水平走査線とつながった金属線と交差する
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  4. 請求項３に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記第一薄膜トランジスタは、レーザー溶接の手法によって、前記第ｎステージＧＯＡユニットと完全に接続される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  5. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルアップ制御回路は、第二薄膜トランジスタと、第三薄膜トランジスタとからなり、
    前記第二薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第三薄膜トランジスタにおいて、ゲートは第ｎ−１ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  6. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルダウン保持回路は、第四〜第十三薄膜トランジスタからなり、
    前記第四薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
    前記第五薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
    前記第六薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第八薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
    前記第九薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
    前記第十薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続され、
    前記第十一薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続され、
    前記第十二薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続され、
    前記第十三薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続され、
    動作時において、
    前記第一クロック信号と前記第二クロック信号の周波数は、前記現ステージのクロック信号よりも低く、
    且つ前記第一回路点と前記第二回路点は、交替で前記第一クロック信号と前記第二クロック信号の充電を受けて高電位となる
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  7. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルアップ回路は、第十四薄膜トランジスタからなるとともに、
    前記第十四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記現ステージのクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  8. 請求項１に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルダウン回路は、第十五薄膜トランジスタと、第十六薄膜トランジスタとからなり、
    前記第十五薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
    前記第十六薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  9. 請求項６に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記第一クロック信号・前記第二クロック信号或は前記直流低電圧は、それぞれコモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  10. 平面表示に用いられる修復可能なＧＯＡ回路であって、
    前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
    前記第ｎステージ水平走査線の両端には、それぞれ前記第ｎステージＧＯＡユニットが接続され、
    前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサと、第一薄膜トランジスタとからなり、
    前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
    前記プルアップ制御回路は、前記ゲート信号点と接続され、
    前記第一薄膜トランジスタのゲートは、現ステージのクロック信号を入力し、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続されるために用いられ、
    前記第ｎステージＧＯＡユニットが正常に動作している時、前記第一薄膜トランジスタのドレイン及びソースの中の少なくとも一つは、前記第ｎステージＧＯＡユニットと非導通状態を保ち、
    前記プルダウン保持回路に異常が生じた時、前記プルダウン保持回路を前記第ｎステージＧＯＡユニットから隔離するとともに、前記第一薄膜トランジスタが前記第ｎステージＧＯＡユニットと完全に接続されるようにすることで、修復が完了し、
    このうち、
    更に、前記プルダウン保持回路は、レーザー溶断の手法によって、前記第ｎステージＧＯＡユニットから隔離され、
    更に、前記第一薄膜トランジスタのドレイン或はソースとつながった金属線は、絶縁層を隔てて、対応する前記ゲート信号点或は前記第ｎステージ水平走査線とつながった金属線と交差し、
    更に、前記第一薄膜トランジスタは、レーザー溶接の手法によって、前記第ｎステージＧＯＡユニットと完全に接続され、
    更に、前記プルアップ制御回路は、第二薄膜トランジスタと、第三薄膜トランジスタとからなり、
    前記第二薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第三薄膜トランジスタにおいて、ゲートは第ｎ−１ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  11. 請求項１０に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルダウン保持回路は、第四〜第十三薄膜トランジスタからなり、
    前記第四薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
    前記第五薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
    前記第六薄膜トランジスタにおいて、ゲートは前記第一回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第七薄膜トランジスタにおいて、ゲートは前記第二回路点と接続され、ドレイン及びソースはそれぞれ前記第ｎ−１ステージ水平走査線及び前記ゲート信号点と接続され、
    前記第八薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
    前記第九薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
    前記第十薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続され、
    前記第十一薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第一回路点と接続され、
    前記第十二薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続され、
    前記第十三薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第二回路点と接続され、
    動作時において、
    前記第一クロック信号と前記第二クロック信号の周波数は、前記現ステージのクロック信号よりも低く、
    且つ前記第一回路点と前記第二回路点は、交替で前記第一クロック信号と前記第二クロック信号の充電を受けて高電位となる
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  12. 請求項１０に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルアップ回路は、第十四薄膜トランジスタからなるとともに、
    前記第十四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記現ステージのクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  13. 請求項１０に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記プルダウン回路は、第十五薄膜トランジスタと、第十六薄膜トランジスタとからなり、
    前記第十五薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
    前記第十六薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  14. 請求項１０に記載の平面表示に用いられる修復可能なＧＯＡ回路において、
    更に、前記第一クロック信号・前記第二クロック信号或は前記直流低電圧は、それぞれコモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
    ことを特徴とする平面表示に用いられる修復可能なＧＯＡ回路。
  15. 表示装置であって、
    請求項１に記載の前記平面表示に用いられる修復可能なＧＯＡ回路からなる
    ことを特徴とする表示装置。
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