JP6498772B2 - Ｇｏａ回路及び液晶表示装置 - Google Patents
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Description
本発明は、２０１４年１２月３１日に提出した申請番号２０１４１０８５６５５６．０・発明名称 「ＧＯＡ回路及び液晶表示装置」の先願優先権を要求し、前記先願の内容は引用の方法で本文中に合併される。
本発明は、液晶表示技術に関し、特にＧＯＡ回路及び液晶表示装置に関する。
液晶表示装置は、軽く薄くて、省エネであり、放射能の数値も全体的にＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ、ブラウン管）より低いという長所があり、徐々にＣＲＴ表示装置に代わって各種電子製品において、広く応用されている。現在アクティブ液晶表示パネルの水平走査線の駆動は、主にパネルに外接したＩＣによって行われ、外接したＩＣは、各ステージの水平走査線のステージに応じて充電及び放電を制御することができる。ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行走査駆動）技術は、ＴＦＴ（Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）を用いて、液晶表示装置の配列工程内で、Ｇａｔｅ行走査駆動信号回路を配列基板に設けることで、Ｇａｔｅに逐一走査駆動をさせることができ、それゆえ、液晶表示パネルに元々ある工程を用いて、表示領域の周りの基板に水平走査線の駆動回路を設けることができる。ＧＯＡ技術は、外接したＩＣのバインディング工程を減らすことができ、また、生産能率を上げるとともに、生産コストを下げることができ、さらに、薄型フレームまたはノーフレームのディスプレイ装置を製造しやすくすることを可能にする。
ＧＯＡ回路の主な構造は、プルアップ回路と、プルアップ制御回路と、トランスファ回路と、プルダウン回路と、プルダウン保持回路と、電位を上昇させる役割のＢｏａｓｔ（ブースト）コンデンサと、からなる。従来の技術において、ＧＯＡ回路のトランスファ回路及びプルアップ回路の内、主にＣＫ（クロック信号）を走査駆動信号及びステージトランスファ信号の出力ソースとしていたが、ＣＫがＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ、チップオンフィルム）からＧＯＡまでのルートを通過した後、その元々の信号がひどく遅延してしまい、ＧＯＡステージトランスファに影響するだけでなく、走査駆動信号の出力品質にも影響し、一定の充電率を犠牲にしなければならない。ＣＫ遅延を緩和するために、よくＣＫの幅を厚くする方法が用いられるが、このようにすると、液晶表示装置のフレームの幅が厚くなる。
本発明の実施例は、ＧＯＡ回路内のＧＯＡユニットのステージトランスファ効率を高め、走査駆動信号の出力品質及び液晶表示管の充電率を高めることができ、さらに、走査駆動信号のプルダウン速度を早くすることができるＧＯＡ回路及び液晶表示装置を提供する。
本発明の実施例は、ＧＯＡ回路及び液晶表示装置を提供する。前記回路は、複数のカスケード接続されたＧＯＡユニットからなり、その内第ｎステージＧＯＡユニットは、表示領域の第ｎステージ水平走査線に充電させる。前記第ｎステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、第一プルダウン制御回路と、第一プルダウン回路と、第二プルダウン制御回路と、第二プルダウン回路と、メインプルダウン回路と、からなり、その内ｎは正の整数である。
前記プルアップ制御回路は、第ｎ−２ステージＧＯＡユニットが出力するｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）を受信するとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に基づき、プルアップ制御信号Ｑ（ｎ）を出力する。
前記プルアップ回路は、直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）を受信するとともに、前記直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）に基づき、走査駆動信号Ｇ（ｎ）を出力する。
前記トランスファ回路は、クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）を受信するとともに、前記クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）に基づき、ｎステージのステージトランスファ信号ＳＴ（ｎ）を出力する。
前記第一プルダウン制御回路は、第一低周波信号ＬＣ１及び第ｎ＋２ステージＧＯＡユニットが発生させる第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第一低周波信号ＬＣ１及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第一プルダウン制御信号Ｐ（ｎ）を出力する。
前記第一プルダウン回路は、前記第一プルダウン制御信号Ｐ（ｎ）及び直流低電圧信号Ｖｓｓを受信するとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をし、さらに、前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）にプルダウン処理を行う。
前記第二プルダウン制御回路は、第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第二プルダウン制御信号Ｋ（ｎ）を出力する。
前記第二プルダウン回路は、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をし、さらに、前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）にプルダウン処理を行う。
前記メインプルダウン回路は、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、前記プルアップ制御信号Ｑ（ｎ）及び前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う。
その内、前記第一プルダウン制御回路は、さらに、前記直流高電圧信号ＶＤＤ及び前記第二低周波信号ＬＣ２を受信するとともに、前記第一低周波信号ＬＣ１と、前記直流高電圧信号ＶＤＤと、前記第二低周波信号ＬＣ２と、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）とに基づき、前記第一プルダウン制御信号Ｐ（ｎ）を出力する。
その内、前記第二プルダウン制御回路は、さらに、前記直流高電圧信号ＶＤＤ及び前記第一低周波信号ＬＣ１を受信するとともに、前記第一低周波信号ＬＣ１と、前記直流高電圧信号ＶＤＤと、前記第二低周波信号ＬＣ２と、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）とに基づき、前記第二プルダウン制御信号Ｋ（ｎ）を出力する。
その内、前記第一低周波信号ＬＣ１及び前記第二低周波信号ＬＣ２の位相は逆である。
その内、前記ＧＯＡ回路は、さらに、プルアップ保持回路を備え、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）にプルダウン処理をし、前記プルアップ回路及び前記トランスファ回路が、前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）を、それぞれ出力し続けることができるようにする。
その内、前記プルアップ制御回路は、前記直流高電圧信号ＶＤＤを受信するとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する。
その内、前記プルアップ制御回路は、第一薄膜トランジスタ（Ｔ１１）と、第二薄膜トランジスタ（Ｔ２１）と、からなる。前記第一薄膜トランジスタ（Ｔ１１）の制御端には、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）が入力され、前記第一薄膜トランジスタ（Ｔ１１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、前記第一薄膜トランジスタ（Ｔ１１）の第二端は、プルアップ制御信号点Ｑに接続されるとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する。第二薄膜トランジスタ（Ｔ２１）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第二薄膜トランジスタ（Ｔ２１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、前記第二薄膜トランジスタ（Ｔ２１）の第二端には、水平走査線Ｇが接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流高電圧信号ＶＤＤに基づき、走査駆動信号Ｇ（ｎ）を出力する。
その内、前記トランスファ回路は、第三薄膜トランジスタ（Ｔ２２）からなり、前記第三薄膜トランジスタ（Ｔ２２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、また、前記第三薄膜トランジスタ（Ｔ２２）の第一端には、前記クロック信号ＣＫ（ｎ）が入力され、前記第三薄膜トランジスタ（Ｔ２２）の第二端は、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記ステージトランスファ信号ＳＴ（ｎ）を出力する。
その内、前記第一プルダウン制御回路は、第四薄膜トランジスタ（Ｔ５１）と、第五薄膜トランジスタ（Ｔ５３）と、第六薄膜トランジスタ（Ｔ５４）と、からなる。前記第四薄膜トランジスタ（Ｔ５１）の制御端及び第一端には、前記第一低周波信号ＬＣ１が入力される。前記第五薄膜トランジスタ（Ｔ５３）の制御端には、前記第四薄膜トランジスタ（Ｔ５１）の第二端を接続させ、その第一端には前記第一低周波信号ＬＣ１が入力される。前記第六薄膜トランジスタ（Ｔ５４）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第六薄膜トランジスタ（Ｔ５４）の第一端には、前記第一低周波信号ＬＣ１が入力される。前記第四薄膜トランジスタ（Ｔ５１）と、前記第五薄膜トランジスタ（Ｔ５３）と、前記第六薄膜トランジスタ（Ｔ５４）の第二端は、第一プルダウン制御信号点Ｐと接続させるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を出力する。
その内、前記第一プルダウン回路は、第七薄膜トランジスタ（Ｔ４２）と、第八薄膜トランジスタ（Ｔ３２）と、からなる。前記第七薄膜トランジスタ（Ｔ４２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第七薄膜トランジスタ（Ｔ４２）の第二端には、直流低電圧信号Ｖｓｓが入力され、前記第七薄膜トランジスタ（Ｔ４２）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行う。前記第八薄膜トランジスタ（Ｔ３２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第八薄膜トランジスタ（Ｔ３２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第八薄膜トランジスタ（Ｔ３２）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う。
その内、前記第二プルダウン制御回路は、第九薄膜トランジスタ（Ｔ６１）と、第十薄膜トランジスタ（Ｔ６３）と、第十一薄膜トランジスタ（Ｔ６４）と、からなる。前記第九薄膜トランジスタ（Ｔ６１）の制御端及び第一端に前記第二低周波信号ＬＣ２が入力される。前記第十薄膜トランジスタ（Ｔ６３）の制御端は、前記第九薄膜トランジスタ（Ｔ６１）の第一端に接続され、前記第十薄膜トランジスタ（Ｔ６３）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第十一薄膜トランジスタ（Ｔ６４）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十薄膜トランジスタ（Ｔ６３）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第九薄膜トランジスタ（Ｔ６１）と、前記第十薄膜トランジスタ（Ｔ６３）と、前記第十一薄膜トランジスタ（Ｔ６４）の第二端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を出力する。
その内、前記第二プルダウン回路は、第十二薄膜トランジスタ（Ｔ４３）と、第十三薄膜トランジスタ（Ｔ３３）と、からなる。前記第十二薄膜トランジスタ（Ｔ４３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十二薄膜トランジスタ（Ｔ４３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十二薄膜トランジスタ（Ｔ４３）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行う。前記第十三薄膜トランジスタ（Ｔ３３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十三薄膜トランジスタ（Ｔ３３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十三薄膜トランジスタ（Ｔ３３）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う。
その内、前記メインプルダウン回路は、第十四薄膜トランジスタ（Ｔ４１）と、第十五薄膜トランジスタ（Ｔ３１）と、からなる。前記第十四薄膜トランジスタ（Ｔ４１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行う。前記第十五薄膜トランジスタ（Ｔ３１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う。
その内、前記プルアップ保持回路は、第十六薄膜トランジスタ（Ｔ５２）と、第十七薄膜トランジスタ（Ｔ５６）と、第十八薄膜トランジスタ（Ｔ６２）と、第十九薄膜トランジスタ（Ｔ６６）と、第二十薄膜トランジスタ（Ｔ５５）と、からなる。前記第十六薄膜トランジスタ（Ｔ５２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十六薄膜トランジスタ（Ｔ５２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十六薄膜トランジスタ（Ｔ５２）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｐ（ｎ）にプルダウン処理を行う。前記第十七薄膜トランジスタ（Ｔ５６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十七薄膜トランジスタ（Ｔ５６）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十七薄膜トランジスタ（Ｔ５６）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｐ（ｎ）にプルダウン処理を行う。前記第十八薄膜トランジスタ（Ｔ６２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十八薄膜トランジスタ（Ｔ６２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十八薄膜トランジスタ（Ｔ６２）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理を行う。前記第十九薄膜トランジスタ（Ｔ６６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十九薄膜トランジスタ（Ｔ６６）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十九薄膜トランジスタ（Ｔ６６）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理を行う。前記第二十薄膜トランジスタ（Ｔ５５）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第二十薄膜トランジスタ（Ｔ５５）の第二端は、前記第二プルダウン制御信号点Ｋに接続され、前記第二十薄膜トランジスタ（Ｔ５５）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）に基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）が同じ電位を保持するように制御する。
その内、前記トランスファ回路は、さらに、ブーストコンデンサ（Ｃ）を備え、前記ブーストコンデンサ（Ｃ）を、前記第三薄膜トランジスタ（Ｔ２２）の制御端及び第二端に接合させ、前記プルアップ制御信号Ｑ（ｎ）を引き上げる。
その内、前記第一プルダウン制御回路は、第四薄膜トランジスタ（Ｔ５１）と、第五薄膜トランジスタ（Ｔ５３）と、第六薄膜トランジスタ（Ｔ５４）と、第二十一薄膜トランジスタ（Ｔ１０）と、からなる。前記第四薄膜トランジスタ（Ｔ５１）の制御端及び第一端には、前記第一低周波信号ＬＣ１が入力される。前記第五薄膜トランジスタ（Ｔ５３）の制御端は、前記第四薄膜トランジスタ（Ｔ５１）の第二端に接続され、前記第五薄膜トランジスタ（Ｔ５３）の第一端には、前記第一低周波信号ＬＣ１が入力される。前記第六薄膜トランジスタ（Ｔ５４）の制御端には、前記第二低周波信号ＬＣ２が入力され、前記第六薄膜トランジスタ（Ｔ５４）の第一端には、前記第一低周波信号ＬＣ１が入力される。前記第二十一薄膜トランジスタ（Ｔ１０）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十一薄膜トランジスタ（Ｔ１０）の第一端には、前記直流高電圧信号ＶＤＤが入力される。前記第四薄膜トランジスタ（Ｔ５１）と、前記第五薄膜トランジスタ（Ｔ５３）と、前記第二十一薄膜トランジスタ（Ｔ１０）と、前記第六薄膜トランジスタ（Ｔ５４）の第二端は、第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を出力する。
その内、前記第二プルダウン制御回路は、第九薄膜トランジスタ（Ｔ６１）と、第十薄膜トランジスタ（Ｔ６３）と、第十一薄膜トランジスタ（Ｔ６４）と、第二十二薄膜トランジスタ（Ｔ１２）と、からなる。前記第九薄膜トランジスタ（Ｔ６１）の制御端及び第一端には、前記第二低周波信号ＬＣ２が入力される。前記第十薄膜トランジスタ（Ｔ６３）の制御端は、前記第九薄膜トランジスタ（Ｔ６１）の第二端に接続され、前記第十薄膜トランジスタ（Ｔ６３）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第十一薄膜トランジスタ（Ｔ６４）の制御端には、前記第一低周波信号ＬＣ１が入力され、前記第十一薄膜トランジスタ（Ｔ６４）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第二十二薄膜トランジスタ（Ｔ１２）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十二薄膜トランジスタ（Ｔ１２）の第一端には、前記直流高電圧信号ＶＤＤが入力される。前記第九薄膜トランジスタ（Ｔ６１）と、前記第十薄膜トランジスタ（Ｔ６３）と、前記第二十二薄膜トランジスタ（Ｔ１２）と、前記第十一薄膜トランジスタ（Ｔ６４）の第二端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を出力する。
その内、前記プルアップ制御回路は、第一薄膜トランジスタ（Ｔ１１）からなり、前記第一薄膜トランジスタ（Ｔ１１）の制御端及び第一端には、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）が入力され、また、前記第一薄膜トランジスタ（Ｔ１１）の第二端は、及び前記プルアップ制御信号点Ｑに接続されるとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する。
対応して、本発明はさらに、上記の液晶表示に使われるＧＯＡ回路からなる液晶表示装置を提供する。
本発明の実施例は、直流高電圧信号をＧＯＡユニット内のプルアップ回路の入力ソースとするとともに、クロック信号をステージトランスファ信号だけのための入力ソースとすることで、クロック信号の遅延がＧＯＡのステージトランスファ効率に影響するのを防ぐことができ、それにより、ＧＯＡユニットのステージトランスファ効率を高めることができ、さらに、走査駆動信号の出力品質を高め、液晶表示管の充電率も高めることができる。
本発明の実施例の技術考案についてさらに詳しく説明するため、以下では実施例の説明において用いられる図について簡単な説明を行う。以下において示す図は、本発明の一実施例に過ぎず、本領域の一般的な技術者は、創作ではない前提のもと、さらに図に基づきその他の図を得ることができる。
本発明の実施例が提供するＧＯＡ回路の構造概略図である。
本発明の実施例が提供するもう一つのＧＯＡ回路の構造概略図である。
本発明の実施例が提供するまた別のＧＯＡ回路の構造概略図である。
本発明の実施例が提供するさらに別のＧＯＡ回路の構造概略図である。
本発明の実施例が提供するさらに別のＧＯＡ回路の構造概略図である。
本発明の実施例が提供するＧＯＡ回路の各キーノードの波形概略図である。
以下では、本発明の実施例内の図を用いて、本発明の実施例内の技術考案についての詳しい説明を行う。説明する実施例は、本発明のうち一部分の実施例であって、すべての実施例ではない。本発明内の実施例に基づき、本領域の一般的な技術者は、創作によらない前提のもとで得られたすべてのその他実施例も、すべて本発明の保護範囲に含まれるものとする。
以下では、図１から図６を参照しつつ本発明の実施例が提供するＧＯＡ回路及び液晶表示装置について具体的に説明する。
図１を参照する。図１は、本発明の実施例が提供するＧＯＡ回路の構造概略図である。図が示すように、ＧＯＡ回路は少なくとも、プルアップ制御回路１００と、プルアップ回路２００と、トランスファ回路３００と、第一プルダウン制御回路４００と、第一プルダウン回路５００と、第二プルダウン制御回路６００と、第二プルダウン回路７００と、メインプルダウン回路８００と、からなる。
前記プルアップ制御回路１００は、第ｎ−２ステージＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行走査駆動）ユニットが出力するｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）を受信するとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に基づき、プルアップ制御信号Ｑ（ｎ）を出力する。
前記プルアップ回路２００は、前記プルアップ制御回路１００と電気的に接続されるとともに、直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）を受信し、前記直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）に基づき、走査駆動信号Ｇ（ｎ）を出力する。
前記トランスファ回路３００は、前記プルアップ制御回路１００及び前記プルアップ回路２００と、電気的に接続され、クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）を受信するとともに、前記クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）に基づき、ｎステージのステージトランスファ信号ＳＴ（ｎ）を出力する。
前記第一プルダウン制御回路４００は、第一低周波信号ＬＣ１及び第ｎ＋２ステージＧＯＡユニットが発生する第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第一低周波信号ＬＣ１及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第一プルダウン制御信号Ｐ（ｎ）を出力する。
前記第一プルダウン回路５００は、前記第一プルダウン制御回路４００と電気的に接続され、前記第一プルダン制御信号Ｐ（ｎ）及び直流低電圧信号Ｖｓｓを受信するとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理し、さらに、前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）にプルダウン処理をする。
前記第二プルダウン制御回路６００は、第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第二プルダウン制御信号Ｋ（ｎ）を出力する。
前記第二プルダウン回路７００は、前記プルアップ制御回路１００と、前記プルアップ回路２００と、前記トランスファ回路３００と、前記第二プルダウン制御回路６００と電気的に接続され、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理し、さらに前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）にプルダウン処理をする。
前記主プルダウン回路８００は、前記プルアップ制御回路１００と、前記プルアップ回路２００と、前記トランスファ回路３００と電気的に接続され、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するととともに、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、前記プルアップ制御信号Ｑ（ｎ）及び前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
実施例のオプションの内、前記ＧＯＡ回路は、さらに、プルアップ保持回路９００を備えており、前記プルアップ保持回路９００は、前記プルアップ制御回路１００と、前記第一プルダウン制御回路４００と、前記第一プルダウン回路５００と、前記第二プルダウン制御回路６００と、前記第二プルダウン回路７００と電気的に接続され、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）にプルダウン処理をし、前記プルアップ回路２００及び前記トランスファ回路３００に前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）をそれぞれ出力し続ける。
本発明の実施例は、直流高電圧信号をＧＯＡユニット内のプルアップ回路の入力ソースとするとともに、クロック信号をステージトランスファ信号だけのための入力ソースとすることによって、クロック信号の遅延がＧＯＡのステージトランスファ効率に影響するのを防ぐことができ、ＧＯＡユニットのステージトランスファ効率を高めることができ、ひいては走査駆動信号の出力品質を高めるとともに、液晶表示管の充電率をも高めることができる。
図２を参照する。図２は、本発明の実施例が提供するもう一つのＧＯＡ回路の構造概略図である。図１が示すＧＯＡ回路の構造概略図と合わせると、図２が示すＧＯＡ回路は、プルアップ制御回路１００と、プルアップ回路２００と、トランスファ回路３００と、第一プルダウン制御回路４００と、第一プルダウン回路５００と、第二プルダウン制御回路６００と、第二プルダウン回路７００と、メインプルダウン回路８００と、プルアップ保持回路９００と、からなる。本実施例内で、説明しやすくするため、また上記各回路及び各回路内に含まれるトランジスタ間の接続関係はいずれも図において示すため、明細書においては記載を省略する。
その内、前記プルアップ制御回路１００は、具体的に、第一薄膜トランジスタ（Ｔ１１）からなり、前記第一薄膜トランジスタ（Ｔ１１）の制御端には、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）が入力される。第一薄膜トランジスタ（Ｔ１１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、また、第一薄膜トランジスタ（Ｔ１１）の第二端は、プルアップ制御信号点Ｑに接続されるとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する。
前記プルアップ回路２００は、具体的に、第二薄膜トランジスタ（Ｔ２１）からなり、前記第二薄膜トランジスタ（Ｔ２１）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、また、前記第二薄膜トランジスタ（Ｔ２１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、さらに、第二薄膜トランジスタ（Ｔ２１）の第二端は、水平走査線Ｇに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流高電圧信号ＶＤＤに基づき、走査駆動信号Ｇ（ｎ）を出力する。
前記トランスファ回路３００は、具体的に、第三薄膜トランジスタ（Ｔ２２）からなり、前記第三薄膜トランジスタ（Ｔ２２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第三薄膜トランジスタ（Ｔ２２）の第一端には、前記クロック信号ＣＫ（ｎ）が入力され、第三薄膜トランジスタ（Ｔ２２）の第二端は、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記のステージトランスファ信号ＳＴ（ｎ）を出力する。
前記第一プルダウン制御回路４００は、具体的に、第四薄膜トランジスタ（Ｔ５１）と、第五薄膜トランジスタ（Ｔ５３）と、第六薄膜トランジスタ（Ｔ５４）と、からなる。前記第四薄膜トランジスタ（Ｔ５１）の制御端及び第一端には、前記第一低周波信号ＬＣ１が入力される。また、前記第五薄膜トランジスタ（Ｔ５３）の制御端は、前記第四薄膜トランジスタ（Ｔ５１）の第一端に接続され、前記第五薄膜トランジスタ（Ｔ５３）の第一端には、前記第一低周波信号ＬＣ１が入力される。さらに、前記第六薄膜トランジスタ（Ｔ５４）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第六薄膜トランジスタ（Ｔ５４）の第一端には、前記第一低周波信号ＬＣ１が入力される。前記第四薄膜トランジスタ（Ｔ５１）と、前記第五薄膜トランジスタ（Ｔ５３）と、前記第六薄膜トランジスタ（Ｔ５４）の第二端は、第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を出力する。
前記第一プルダウン回路５００は、具体的に、第七薄膜トランジスタ（Ｔ４２）と、第八薄膜トランジスタ（Ｔ３２）と、からなる。前記第七薄膜トランジスタ（Ｔ４２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第七薄膜トランジスタ（Ｔ４２）の第二端には、直流低電圧信号Ｖｓｓが入力され、前記第七薄膜トランジスタ（Ｔ４２）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。前記第八薄膜トランジスタ（Ｔ３２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第八薄膜トランジスタ（Ｔ３２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第八薄膜トランジスタ（Ｔ３２）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理する。
前記第二プルダウン制御回路６００は、具体的に、第九薄膜トランジスタ（Ｔ６１）と、第十薄膜トランジスタ（Ｔ６３）と、第十一薄膜トランジスタ（Ｔ６４）と、からなる。前記第九薄膜トランジスタ（Ｔ６１）の制御端及び第一端には、前記第二低周波信号ＬＣ２が入力される。前記第十薄膜トランジスタ（Ｔ６３）の制御端は、前記第九薄膜トランジスタ（Ｔ６１）の第一端に接続され、前記第十薄膜トランジスタ（Ｔ６３）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第十一薄膜トランジスタ（Ｔ６４）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十一薄膜トランジスタ（Ｔ６４）の第一端には、前記第二低周波信号ＬＣ２が入力される。前記第九薄膜トランジスタ（Ｔ６１）と、前記第十薄膜トランジスタ（Ｔ６３）と、前記第十一薄膜トランジスタ（Ｔ６４）の第二端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を出力する。
前記第二プルダウン回路７００は、具体的に、第十二薄膜トランジスタ（Ｔ４３）と、第十三薄膜トランジスタ（Ｔ３３）と、からなる。前記第十二薄膜トランジスタ（Ｔ４３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十二薄膜トランジスタ（Ｔ４３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十二薄膜トランジスタ（Ｔ４３）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。前記第十三薄膜トランジスタ（Ｔ３３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十三薄膜トランジスタ（Ｔ３３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十三薄膜トランジスタ（Ｔ３３）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
前記メインプルダウン回路８００は、具体的に、第十四薄膜トランジスタ（Ｔ４１）と、第十五薄膜トランジスタ（Ｔ３１）と、からなる。前記第十四薄膜トランジスタ（Ｔ４１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第一端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十四薄膜トランジスタ（Ｔ４１）の第二端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。前記第十五薄膜トランジスタ（Ｔ３１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十五薄膜トランジスタ（Ｔ３１）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
前記プルアップ保持回路９００は、具体的に、第十六薄膜トランジスタ（Ｔ５２）と、第十七薄膜トランジスタ（Ｔ５６）と、第十八薄膜トランジスタ（Ｔ６２）と、第十九薄膜トランジスタ（Ｔ６６）と、第二十薄膜トランジスタ（Ｔ５５）と、からなる。前記第十六薄膜トランジスタ（Ｔ５２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十六薄膜トランジスタ（Ｔ５２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、また、前記第十六薄膜トランジスタ（Ｔ５２）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｐ（ｎ）にプルダウン処理をする。前記第十七薄膜トランジスタ（Ｔ５６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十七薄膜トランジスタ（Ｔ５６）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十七薄膜トランジスタ（Ｔ５６）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｐ（ｎ）にプルダウン処理をする。前記第十八薄膜トランジスタ（Ｔ６２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十八薄膜トランジスタ（Ｔ６２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十八薄膜トランジスタ（Ｔ６２）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理をする。前記第十九薄膜トランジスタ（Ｔ６６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十九薄膜トランジスタ（Ｔ６６）の第二端には前記直流低電圧信号Ｖｓｓが入力され、前記第十九薄膜トランジスタ（Ｔ６６）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理をする。前記第二十薄膜トランジスタ（Ｔ５５）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第二十薄膜トランジスタ（Ｔ５５）の第二端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二十薄膜トランジスタ（Ｔ５５）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）に基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）が同じ電位を保持するように制御する。
その内、前記第二十薄膜トランジスタ（Ｔ５５）は、前記プルアップ制御信号Ｑ（ｎ）を受信したときオンになり、第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）が同じ電位を保持するようにするとともに、前記第二十薄膜トランジスタ（Ｔ５５）は、さらに前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）の放電経路を増やすことができる。例えば、前記第二十薄膜トランジスタ（Ｔ５５）に接続しているプルアップ信号点Ｐに入力しているプルアップ制御信号Ｐ（ｎ）がハイレベルである時、前記第二十薄膜トランジスタ（Ｔ５５）はオンになり、もしこの時前記第一低周波信号ＬＣ１がハイレベルであれば、前記プルダウン制御回路は、前記第一プルダウン制御信号点Ｐを充電し、前記第一プルダウン制御信号Ｐ（ｎ）をハイレベルにさせ、また、この時第十一薄膜トランジスタ（Ｔ６４）の制御端に入力されている第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）はハイレベルであり、前記第二低周波信号ＬＣ２はローレベルであり、さらに、第十一薄膜トランジスタ（Ｔ６４）をオンにさせ、プルダウン制御信号点Ｋが出力する前記第二プルダウン制御信号Ｋ（ｎ）はローレベルであり、第一プルダウン制御信号点Ｐが出力する第一プルダウン制御信号Ｐ（ｎ）が第二プルダウン制御信号点Ｋに放電できるようにする。
本発明の実施例は、直流高電圧信号をＧＯＡユニット内のプルアップ回路の入力ソースとするとともに、クロック信号をステージトランスファ信号の入力ソースとすることで、ＧＯＡユニットのステージトランスファ効率及び走査駆動信号の出力の品質を高めることができるのみならず、プルアップ保持回路の保持のステージトランスファ信号及び走査駆動信号の出力を増加させることによって、ステージトランスファ信号及び走査駆動信号の安定性をも高めることができる。
図３を参照する。図３は、本発明の実施例が提供するさらに別のＧＯＡ回路の構造概略図である。図３の実施例及び図２の実施例の主な相違点は、プルアップ制御回路１００である。簡潔にするため、図２に示す本実施例内で重複する部分は記載を省略する。
図３に示すＧＯＡ回路のプルアップ制御回路１００の内、第一薄膜トランジスタ（Ｔ１１）の制御端及び第一端には、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）が入力され、第一薄膜トランジスタ（Ｔ１１）の第二端は、プルアップ制御信号点Ｑに接続されるとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する。
本発明の実施例は、ＧＯＡユニットのステージトランスファ効率及び走査駆動信号の出力品質を高めることができるのみならず、さらにステージトランスファ信号及び走査駆動信号出力の安定性を保持できる。プルアップ制御回路内の第一薄膜トランジスタ（Ｔ１１）の第一端に入力させた直流高電圧信号ＶＤＤをｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に変えることによって、第一薄膜トランジスタ（Ｔ１１）の電圧の圧力を減少させることができ、第一薄膜トランジスタ（Ｔ１１）の使用寿命を長くすることができる。
図４を参照する。図４は、本発明の実施例が提供するさらに別のＧＯＡ回路の構造概略図である。図４が示す実施例及び図２が示す実施例の主な相違点は第一プルダウン制御回路４００及び第二プルダウン制御回路６００である。簡潔にするために、重複する部分は記載を省略する。
図４が示すＧＯＡ回路の第一プルダウン制御回路４００は、第四薄膜トランジスタ（Ｔ５１）と、第五薄膜トランジスタ（Ｔ５３）と、第六薄膜トランジスタ（Ｔ５４）と、第二十一薄膜トランジスタ（Ｔ１０）と、からなる。
前記第四薄膜トランジスタ（Ｔ５１）の制御端及び第一端には、前記第一低周波信号ＬＣ１が入力される。
前記第五薄膜トランジスタ（Ｔ５３）の制御端は、前記第四薄膜トランジスタ（Ｔ５１）の第二端に接続され、前記第五薄膜トランジスタの第一端には、前記第一低周波信号ＬＣ１が入力される。
前記第六薄膜トランジスタ（Ｔ５４）の制御端には、前記第二低周波信号ＬＣ２が入力され、前記第六薄膜トランジスタ（Ｔ５４）の第一端には、前記第一低周波信号ＬＣ１が入力される。
前記第二十一薄膜トランジスタ（Ｔ１０）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十一薄膜トランジスタ（Ｔ１０）の第一端には、前記直流高電圧信号ＶＤＤが入力される。
前記第四薄膜トランジスタ（Ｔ５１）と、前記第五薄膜トランジスタ（Ｔ５３）と、前記第二十一薄膜トランジスタ（Ｔ１０）と、前記第六薄膜トランジスタ（Ｔ５４）の第二端は、第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を出力する。
図４が示すＧＯＡ回路の第二プルダウン制御回路６００は、第九薄膜トランジスタ（Ｔ６１）と、第十薄膜トランジスタ（Ｔ６３）と、第十一薄膜トランジスタ（Ｔ６４）と、第二十二薄膜トランジスタ（Ｔ１２）と、からなる。
前記第九薄膜トランジスタ（Ｔ６１）の制御端及び第一端には、前記第二低周波信号ＬＣ２が入力される。
前記第十薄膜トランジスタ（Ｔ６３）の制御端は、前記第九薄膜トランジスタ（Ｔ６１）の第二端に接続されるとともに、前記第十薄膜トランジスタ（Ｔ６３）の第一端には、前記第二低周波信号ＬＣ２が入力される。
前記第十一薄膜トランジスタ（Ｔ６４）の制御端には、前記第一低周波信号ＬＣ１が入力され、前記第十一薄膜トランジスタ（Ｔ６４）の第一端には、前記第二低周波信号ＬＣ２が入力される。
前記第二十二薄膜トランジスタ（Ｔ１２）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十二薄膜トランジスタ（Ｔ１２）の第一端には、前記直流高電圧信号ＶＤＤが入力される。
前記第九薄膜トランジスタ（Ｔ６１）と、前記第十薄膜トランジスタ（Ｔ６３）と、前記第二十二薄膜トランジスタ（Ｔ１２）と、前記第十一薄膜トランジスタ（Ｔ６４）の第二端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を出力する。
本発明の実施例は、ＧＯＡユニットのステージトランスファ効率及び走査駆動信号の出力品質を高めることができるのみならず、ステージトランスファ信号及び走査駆動信号出力の安定性を保持することができ、さらに第一プルダウン制御回路及び第二プルダウン制御回路内に、それぞれ第二十一薄膜トランジスタ（Ｔ１０）及び第二十二薄膜トランジスタ（Ｔ１２）を増やし、その第一端に直流高電圧信号ＶＤＤが入力され、その制御端に第ｎ＋２ステージのステージトランスファ信号が入力され、その第二端を第一プルダウン制御信号点Ｐ及び第二プルダウン制御信号点Ｋにそれぞれ接続させることで、プルダウン第一プルダウン制御信号Ｐ（ｎ）及び第二プルダウン制御信号Ｋ（ｎ）のプルダウン速度を早くすることができる。
図５を参照する。本発明の実施例が提供するもう一つのＧＯＡ回路の構造概略図である。図５が示す実施例と、図４が示す実施例の主な相違点は、第一プルダウン回路５００及び第二プルダウン回路７００及びメインプルダウン回路８００である。簡潔にするため、重複する部分は記載を省略する。
図５が示すＧＯＡ回路の内、第一プルダウン回路５００は、第七薄膜トランジスタ（Ｔ４２）と、第八薄膜トランジスタ（Ｔ３２）と、からなる。
前記第七薄膜トランジスタ（Ｔ４２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第七薄膜トランジスタ（Ｔ４２）の第二端には、第一直流低電圧信号Ｖｓｓ１が入力され、また、前記第七薄膜トランジスタ（Ｔ４２）の第二端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第一直流低電圧信号Ｖｓｓ１に基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。
前記第八薄膜トランジスタ（Ｔ３２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第八薄膜トランジスタ（Ｔ３２）の第二端には、第二直流低電圧信号Ｖｓｓ２が入力され、前記第八薄膜トランジスタ（Ｔ３２）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二直流低電圧信号Ｖｓｓ２に基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
図５が示すＧＯＡ回路内の、第二プルダウン回路５００は、第十二薄膜トランジスタ（Ｔ４３）と、第十三薄膜トランジスタ（Ｔ３３）と、からなる。
前記第十二薄膜トランジスタ（Ｔ４３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十二薄膜トランジスタ（Ｔ４３）の第二端には、前記第一直流低電圧信号Ｖｓｓ１が入力され、また、前記第十二薄膜トランジスタ（Ｔ４３）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記第一直流低電圧信号Ｖｓｓ１に基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。
前記第十三薄膜トランジスタ（Ｔ３３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十三薄膜トランジスタ（Ｔ３３）の第二端には、前記第二直流低電圧信号Ｖｓｓ２が入力され、前記第十三薄膜トランジスタ（Ｔ３３）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記第二直流低電圧信号Ｖｓｓ２に基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
図５が示すＧＯＡ回路内の、メインプルダウン回路８００は、第十四薄膜トランジスタ（Ｔ４１）と、第十五薄膜トランジスタ（Ｔ３１）と、からなる。
前記第十四薄膜トランジスタ（Ｔ４１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第二端には、前記第一直流低電圧信号Ｖｓｓ１が入力され、また、前記第十四薄膜トランジスタ（Ｔ４１）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記第一直流低電圧信号Ｖｓｓ１に基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をする。
前記第十五薄膜トランジスタ（Ｔ３１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第二端には、前記第二直流低電圧信号Ｖｓｓ２が入力され、また、前記第十五薄膜トランジスタ（Ｔ３１）の第二端は、前記水平走査線Ｇに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記第二直流低電圧信号Ｖｓｓ２に基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理をする。
本発明の実施例は、ＧＯＡユニットのステージトランスファ効率及び走査駆動信号の出力品質を高めることができるだけでなく、ステージトランスファ信号及び走査駆動信号出力の安定性を保持することができる。さらに本実施例は、二本の低電圧直流信号を採用し、第一プルダウン制御信号Ｐ（ｎ）及び第二プルダウン制御信号Ｋ（ｎ）のプルダウンソースとする。その内、ＶＳＳ１はＶｓｓ２より大きく、それにより、第二薄膜トランジスタ（Ｔ２１）の制御端及び第二端の間の電圧は０より小さくなることで、漏電を減らすことができる。
図６を参照する。図６は、本発明の実施例が提供するＧＯＡ回路の各キーノードの波形概略図である。波形概略図は、直流高電圧信号ＶＤＤと、クロック信号ＣＫ（ｎ）と、ｎステージのステージトランスファ信号ＳＴ（ｎ）と、第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）と、走査駆動信号Ｇ（ｎ）と、第一プルダウン制御信号Ｐ（ｎ）と、第一低周波信号ＬＣ１と、第二低周波信号ＬＣ２及ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）と、からなる。その内、第一低周波信号ＬＣ１と第二低周波信号ＬＣ２は逆方向である。
波形図から見て分かるように、ＳＴ（ｎ−２）電位が高電位である時、ＶＤＤはＱ点に対して充電させ、Ｑ（ｎ）点は高電位に変わり、Ｐ（ｎ）が低電位に変わる。この時、クロック信号ＣＫ（ｎ）は低電位であり、ＳＴ（ｎ）は低電位であり、Ｇ（ｎ）は高電位である。ＳＴ（ｎ−２）電位が低電位である時、Ｑ（ｎ）点は高電位に変わり、ＣＫ（ｎ）は高電位であり、ＳＴ（ｎ）は高電位であり、Ｃとの連結において、Ｑ（ｎ）は更に高電位にさせられ、Ｇ（ｎ）は高電位である。ＳＴｎ＋２が高電位である時、ＣＫ（ｎ）は低電位であり、Ｑ（ｎ）及びＧ（ｎ）は、低電位に変わる。
本発明の実施例は、さらに対応して、上記図２から図５内の各実施例が示す液晶表示に用いられるＧＯＡ回路からなる液晶表示装置を提供する。
本発明の実施例は、直流高電圧信号をＧＯＡユニット内のプルアップ回路の入力ソースとするとともに、クロック信号をステージトランスファ信号だけのための入力ソースすることで、クロック信号の遅延がＧＯＡのステージトランスファ效率に影響するのを防ぐことができ、ＧＯＡユニットのステージトランスファ効率を高めることができるだけでなく、走査駆動信号の出力品質、ひいては提高液晶表示管の充電率を高めることができる。
以上は、本発明の実施例が示すＧＯＡ回路及び液晶表示装置についての詳細な説明である。上記において説明した内容は、本発明についての実施例に過ぎず、当然これにより本発明の権利保護範囲を限定するものではなく、それゆえ、本発明の権利請求に基づきなされる同様の変更も、やはり本発明の保護範囲に含まれるものとする。
１００ プルアップ制御回路
２００ プルアップ回路
３００ トランスファ回路
４００ 第一プルダウン制御回路
５００ 第一プルダウン回路
６００ 第二プルダウン制御回路
７００ 第二プルダウン回路
８００ メインプルダウン回路
９００ プルアップ保持回路
ＳＴ（ｎ） ステージトランスファ信号
ＳＴ（ｎ−２） ステージトランスファ信号
ＳＴ（ｎ＋２） ステージトランスファ信号
ＶＤＤ 直流高電圧信号
Ｑ（ｎ） プルアップ制御信号
Ｇ（ｎ） 走査駆動信号
ＣＫ（ｎ） クロック信号
Ｐ（ｎ） 第一プルダウン制御信号
Ｋ（ｎ） 第二プルダウン制御信号
Ｖｓｓ 直流低電圧信号
Ｔ１１ 第一薄膜トランジスタ
Ｔ２１ 第二薄膜トランジスタ
Ｔ２２ 第三薄膜トランジスタ
Ｔ５１ 第四薄膜トランジスタ
Ｔ５３ 第五薄膜トランジスタ
Ｔ５４ 第六薄膜トランジスタ
Ｔ４２ 第七薄膜トランジスタ
Ｔ３２ 第八薄膜トランジスタ
Ｔ６１ 第九薄膜トランジスタ
Ｔ６３ 第十薄膜トランジスタ
Ｔ６４ 第十一薄膜トランジスタ
Ｔ４３ 第十二薄膜トランジスタ
Ｔ３３ 第十三薄膜トランジスタ
Ｔ４１ 第十四薄膜トランジスタ
Ｔ３１ 第十五薄膜トランジスタ
Ｔ５２ 第十六薄膜トランジスタ
Ｔ５６ 第十七薄膜トランジスタ
Ｔ６２ 第十八薄膜トランジスタ
Ｔ６６ 第十九薄膜トランジスタ
Ｔ５５ 第二十薄膜トランジスタ
Ｔ１０ 第二十一薄膜トランジスタ
Ｔ１２ 第二十二薄膜トランジスタ
ＬＣ１ 第一低周波信号
ＬＣ２ 第二低周波信号
２００ プルアップ回路
３００ トランスファ回路
４００ 第一プルダウン制御回路
５００ 第一プルダウン回路
６００ 第二プルダウン制御回路
７００ 第二プルダウン回路
８００ メインプルダウン回路
９００ プルアップ保持回路
ＳＴ（ｎ） ステージトランスファ信号
ＳＴ（ｎ−２） ステージトランスファ信号
ＳＴ（ｎ＋２） ステージトランスファ信号
ＶＤＤ 直流高電圧信号
Ｑ（ｎ） プルアップ制御信号
Ｇ（ｎ） 走査駆動信号
ＣＫ（ｎ） クロック信号
Ｐ（ｎ） 第一プルダウン制御信号
Ｋ（ｎ） 第二プルダウン制御信号
Ｖｓｓ 直流低電圧信号
Ｔ１１ 第一薄膜トランジスタ
Ｔ２１ 第二薄膜トランジスタ
Ｔ２２ 第三薄膜トランジスタ
Ｔ５１ 第四薄膜トランジスタ
Ｔ５３ 第五薄膜トランジスタ
Ｔ５４ 第六薄膜トランジスタ
Ｔ４２ 第七薄膜トランジスタ
Ｔ３２ 第八薄膜トランジスタ
Ｔ６１ 第九薄膜トランジスタ
Ｔ６３ 第十薄膜トランジスタ
Ｔ６４ 第十一薄膜トランジスタ
Ｔ４３ 第十二薄膜トランジスタ
Ｔ３３ 第十三薄膜トランジスタ
Ｔ４１ 第十四薄膜トランジスタ
Ｔ３１ 第十五薄膜トランジスタ
Ｔ５２ 第十六薄膜トランジスタ
Ｔ５６ 第十七薄膜トランジスタ
Ｔ６２ 第十八薄膜トランジスタ
Ｔ６６ 第十九薄膜トランジスタ
Ｔ５５ 第二十薄膜トランジスタ
Ｔ１０ 第二十一薄膜トランジスタ
Ｔ１２ 第二十二薄膜トランジスタ
ＬＣ１ 第一低周波信号
ＬＣ２ 第二低周波信号
Claims (15)
- 複数のカスケード接続されたＧＯＡユニットからなるＧＯＡ回路であって、
そのうち、第ｎステージＧＯＡユニットは、表示領域第ｎステージ水平走査線を充電させ、また、
前記第ｎステージＧＯＡユニットは、プルアップ制御回路と、プルアップ回路と、トランスファ回路と、第一プルダウン制御回路と、第一プルダウン回路と、第二プルダウン制御回路と、第二プルダウン回路と、メインプルダウン回路と、からなり、
そのうち、ｎは正の整数であり、
前記プルアップ制御回路は、第ｎ−２ステージＧＯＡユニットが出力するｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）を受信するとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）に基づき、プルアップ制御信号Ｑ（ｎ）を出力し、
前記プルアップ回路は、直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）を受信するとともに、前記直流高電圧信号ＶＤＤ及び前記プルアップ制御信号Ｑ（ｎ）に基づき、走査駆動信号Ｇ（ｎ）を出力し、
前記トランスファ回路は、クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）を受信するとともに、前記クロック信号ＣＫ（ｎ）及び前記プルアップ制御信号Ｑ（ｎ）に基づき、ｎステージのステージトランスファ信号ＳＴ（ｎ）を出力し、
前記第一プルダウン制御回路は、第一低周波信号ＬＣ１及び第ｎ＋２ステージＧＯＡユニットが出力する第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第一低周波信号ＬＣ１及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第一プルダウン制御信号Ｐ（ｎ）を出力し、
前記第一プルダウン回路は、前記第一プルダウン制御信号Ｐ（ｎ）及び直流低電圧信号Ｖｓｓを受信するとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をし、さらに、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行い、
前記第二プルダウン制御回路は、第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記第二低周波信号ＬＣ２及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、第二プルダウン制御信号Ｋ（ｎ）を出力し、
前記第二プルダウン回路は、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理をし、さらに、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行い、
前記メインプルダウン回路は、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）を受信するとともに、前記直流低電圧信号Ｖｓｓ及び前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）に基づき、前記プルアップ制御信号Ｑ（ｎ）及び前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行い、
前記第一プルダウン制御回路は、さらに、前記直流高電圧信号ＶＤＤ及び前記第二低周波信号ＬＣ２を受信するとともに、前記第一低周波信号ＬＣ１と、前記直流高電圧信号ＶＤＤと、前記第二低周波信号ＬＣ２と、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）とに基づき、前記第一プルダウン制御信号Ｐ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記第二プルダウン制御回路は、さらに、前記直流高電圧信号ＶＤＤ及び前記第一低周波信号ＬＣ１を受信するとともに、前記第一低周波信号ＬＣ１と、前記直流高電圧信号ＶＤＤと、前記第二低周波信号ＬＣ２と、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）とに基づき、前記第二プルダウン制御信号Ｋ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記第一低周波信号ＬＣ１及び前記第二低周波信号ＬＣ２の位相は、逆である
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記ＧＯＡ回路は、さらに、プルアップ保持回路を備え、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓを受信するとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）にプルダウン処理をし、
前記プルアップ回路及び前記トランスファ回路が、前記走査駆動信号Ｇ（ｎ）及び前記ｎステージのステージトランスファ信号ＳＴ（ｎ）を、それぞれ出力し続けることができるようにする
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記プルアップ制御回路は、前記直流高電圧信号ＶＤＤを受信するとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項４に記載のＧＯＡ回路において、
前記プルアップ制御回路は、第一薄膜トランジスタ（Ｔ１１）からなり、前記第一薄膜トランジスタ（Ｔ１１）の制御端には、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）が入力され、前記第一薄膜トランジスタ（Ｔ１１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、第一薄膜トランジスタ（Ｔ１１）の第二端は、プルアップ制御信号点Ｑに接続されるとともに、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記プルアップ制御信号Ｑ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項６に記載のＧＯＡ回路において、
前記プルアップ回路は、第二薄膜トランジスタ（Ｔ２１）からなり、前記第二薄膜トランジスタ（Ｔ２１）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第二薄膜トランジスタ（Ｔ２１）の第一端には、前記直流高電圧信号ＶＤＤが入力され、前記第二薄膜トランジスタ（Ｔ２１）の第二端は、水平走査線Ｇに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流高電圧信号ＶＤＤに基づき、走査駆動信号Ｇ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項６に記載のＧＯＡ回路において、
前記トランスファ回路は、第三薄膜トランジスタ（Ｔ２２）からなり、前記第三薄膜トランジスタ（Ｔ２２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第三薄膜トランジスタ（Ｔ２２）の第一端には、前記クロック信号ＣＫ（ｎ）が入力され、第三薄膜トランジスタ（Ｔ２２）の第二端は、前記ｎ−２ステージのステージトランスファ信号ＳＴ（ｎ−２）及び前記直流高電圧信号ＶＤＤに基づき、前記ステージトランスファ信号ＳＴ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項７に記載のＧＯＡ回路において、
前記第一プルダウン回路は、第七薄膜トランジスタ（Ｔ４２）と、第八薄膜トランジスタ（Ｔ３２）と、からなり、
前記第七薄膜トランジスタ（Ｔ４２）の制御端は、第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第七薄膜トランジスタ（Ｔ４２）の第二端には、直流低電圧信号Ｖｓｓが入力され、前記第七薄膜トランジスタ（Ｔ４２）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行い、
前記第八薄膜トランジスタ（Ｔ３２）の制御端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を受信し、前記第八薄膜トランジスタ（Ｔ３２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第八薄膜トランジスタ（Ｔ３２）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う
ことを特徴とするＧＯＡ回路。 - 請求項９に記載のＧＯＡ回路において、
前記第二プルダウン回路は、第十二薄膜トランジスタ（Ｔ４３）と、第十三薄膜トランジスタ（Ｔ３３）と、からなり、
前記第十二薄膜トランジスタ（Ｔ４３）の制御端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十二薄膜トランジスタ（Ｔ４３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十二薄膜トランジスタ（Ｔ４３）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行い、
前記第十三薄膜トランジスタ（Ｔ３３）の制御端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を受信し、前記第十三薄膜トランジスタ（Ｔ３３）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十三薄膜トランジスタ（Ｔ３３）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う
ことを特徴とするＧＯＡ回路。 - 請求項７に記載のＧＯＡ回路において、
前記メインプルダウン回路は、第十四薄膜トランジスタ（Ｔ４１）と、第十五薄膜トランジスタ（Ｔ３１）と、からなり、
前記第十四薄膜トランジスタ（Ｔ４１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十四薄膜トランジスタ（Ｔ４１）の第一端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルアップ制御信号Ｑ（ｎ）にプルダウン処理を行い、
前記第十五薄膜トランジスタ（Ｔ３１）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十五薄膜トランジスタ（Ｔ３１）の第一端は、前記水平走査線Ｇに接続されるとともに、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）及び前記直流低電圧信号Ｖｓｓに基づき、前記走査駆動信号Ｇ（ｎ）にプルダウン処理を行う
ことを特徴とするＧＯＡ回路。 - 請求項１０に記載のＧＯＡ回路において
前記プルアップ保持回路は、第十六薄膜トランジスタ（Ｔ５２）と、第十七薄膜トランジスタ（Ｔ５６）と、第十八薄膜トランジスタ（Ｔ６２）と、第十九薄膜トランジスタ（Ｔ６６）と、第二十薄膜トランジスタ（Ｔ５５）と、からなり、
前記第十六薄膜トランジスタ（Ｔ５２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十六薄膜トランジスタ（Ｔ５２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十六薄膜トランジスタ（Ｔ５２）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記第一プルダウン制御信号Ｐ（ｎ）にプルダウン処理を行い、
前記第十七薄膜トランジスタ（Ｔ５６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十七薄膜トランジスタ（Ｔ５６）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十七薄膜トランジスタ（Ｔ５６）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｐ（ｎ）にプルダウン処理を行い、
前記第十八薄膜トランジスタ（Ｔ６２）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十八薄膜トランジスタ（Ｔ６２）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十八薄膜トランジスタ（Ｔ６２）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理を行い、
前記第十九薄膜トランジスタ（Ｔ６６）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第十九薄膜トランジスタ（Ｔ６６）の第二端には、前記直流低電圧信号Ｖｓｓが入力され、前記第十九薄膜トランジスタ（Ｔ６６）の第一端は、前記第二プルダウン制御信号点Ｋに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）及び前記直流低電圧信号Ｖｓｓに基づき、前記プルダウン制御信号Ｋ（ｎ）にプルダウン処理を行い、
前記第二十薄膜トランジスタ（Ｔ５５）の制御端は、前記プルアップ制御信号点Ｑに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）を受信し、前記第二十薄膜トランジスタ（Ｔ５５）の第二端は、前記第二プルダウン制御信号点Ｋに接続され、前記第二十薄膜トランジスタ（Ｔ５５）の第一端は、前記第一プルダウン制御信号点Ｐに接続されるとともに、前記プルアップ制御信号Ｑ（ｎ）に基づき、前記第一プルダウン制御信号Ｐ（ｎ）及び前記第二プルダウン制御信号Ｋ（ｎ）が同じ電位を保持するように制御する
ことを特徴とするＧＯＡ回路。 - 請求項８に記載のＧＯＡ回路において、
前記トランスファ回路は、さらに、ブーストコンデンサ（Ｃ）を備え、前記ブーストコンデンサ（Ｃ）は、前記第三薄膜トランジスタ（Ｔ２２）の制御端及び第二端に接合されるとともに、前記プルアップ制御信号Ｑ（ｎ）を引き上げる
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記第一プルダウン制御回路は、第四薄膜トランジスタ（Ｔ５１）と、第五薄膜トランジスタ（Ｔ５３）と、第六薄膜トランジスタ（Ｔ５４）と、第二十一薄膜トランジスタ（Ｔ１０）と、からなり、
前記第四薄膜トランジスタ（Ｔ５１）の制御端及び第一端には、前記第一低周波信号ＬＣ１が入力され、
前記第五薄膜トランジスタ（Ｔ５３）の制御端は、前記第四薄膜トランジスタ（Ｔ５１）の第二端に接続され、前記第五薄膜トランジスタ（Ｔ５３）の第一端には、前記第一低周波信号ＬＣ１が入力され、
前記第六薄膜トランジスタ（Ｔ５４）の制御端には、前記第二低周波信号ＬＣ２が入力され、前記第六薄膜トランジスタ（Ｔ５４）の第一端には、前記第一低周波信号ＬＣ１が入力され、
前記第二十一薄膜トランジスタ（Ｔ１０）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十一薄膜トランジスタ（Ｔ１０）の第一端には、前記直流高電圧信号ＶＤＤが入力され、
前記第四薄膜トランジスタ（Ｔ５１）と、前記第五薄膜トランジスタ（Ｔ５３）と、前記第二十一薄膜トランジスタ（Ｔ１０）と、前記第六薄膜トランジスタ（Ｔ５４）の第二端は、第一プルダウン制御信号点Ｐに接続されるとともに、前記第一プルダウン制御信号Ｐ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。 - 請求項１に記載のＧＯＡ回路において、
前記第二プルダウン制御回路は、第九薄膜トランジスタ（Ｔ６１）と、第十薄膜トランジスタ（Ｔ６３）と、第十一薄膜トランジスタ（Ｔ６４）と、第二十二薄膜トランジスタ（Ｔ１２）と、からなり、
前記第九薄膜トランジスタ（Ｔ６１）の制御端及び第一端には前記第二低周波信号ＬＣ２が入力され、
前記第十薄膜トランジスタ（Ｔ６３）の制御端は、前記第九薄膜トランジスタ（Ｔ６１）の第二端に接続され、前記第十薄膜トランジスタ（Ｔ６３）の第一端には前記第二低周波信号ＬＣ２が入力され、
前記第十一薄膜トランジスタ（Ｔ６４）の制御端には、前記第一低周波信号ＬＣ１が入力され、その第一端に前記第二低周波信号ＬＣ２が入力され、
前記第二十二薄膜トランジスタ（Ｔ１２）の制御端には、前記第ｎ＋２ステージのステージトランスファ信号ＳＴ（ｎ＋２）が入力され、前記第二十二薄膜トランジスタ（Ｔ１２）の第一端には、前記直流高電圧信号ＶＤＤが入力され、
前記第九薄膜トランジスタ（Ｔ６１）と前記第十薄膜トランジスタ（Ｔ６３）と前記第二十二薄膜トランジスタ（Ｔ１２）と前記第十一薄膜トランジスタ（Ｔ６４）の第二端は、第二プルダウン制御信号点Ｋに接続されるとともに、前記第二プルダウン制御信号Ｋ（ｎ）を出力する
ことを特徴とするＧＯＡ回路。
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